JPH04177452A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04177452A JPH04177452A JP30349690A JP30349690A JPH04177452A JP H04177452 A JPH04177452 A JP H04177452A JP 30349690 A JP30349690 A JP 30349690A JP 30349690 A JP30349690 A JP 30349690A JP H04177452 A JPH04177452 A JP H04177452A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- data
- cpus
- rom
- predetermined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 13
- 230000004913 activation Effects 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に複数のＣＰＵＩ備え
た情報処理装置に関する。
た情報処理装置に関する。
従来の複数のＣＰＵを備えた情報処理装置の一例を第２
図に示す、第２図においてＣＰＵＩＩ。
図に示す、第２図においてＣＰＵＩＩ。
ＣＰＵ１２はそれぞれのバス１６．１７上に起動に必要
なデータを格納したＲＯＭＩ ４ 、ＲＯＭ１５を持つ
と共に各ＣＰＵが共通に使用する共通メモリ１３が、パ
ス１６．１７の間に備えられていた。
なデータを格納したＲＯＭＩ ４ 、ＲＯＭ１５を持つ
と共に各ＣＰＵが共通に使用する共通メモリ１３が、パ
ス１６．１７の間に備えられていた。
上記従来の情報処理装置においては、複数のＣＰＵのそ
れぞれが起動するために必要なデータを格納したＲＯＭ
をバス上に持たなければならないためＣＰＵの数と同じ
だけのＲＯＭが必要となり、また、データがＲＯＭに格
納されているためＣＰＵの動作を変更するためにはＲＯ
Ｍを交換しなければならず、ＣＰＵの動作の柔軟性があ
る程度制限されるという欠点があった。
れぞれが起動するために必要なデータを格納したＲＯＭ
をバス上に持たなければならないためＣＰＵの数と同じ
だけのＲＯＭが必要となり、また、データがＲＯＭに格
納されているためＣＰＵの動作を変更するためにはＲＯ
Ｍを交換しなければならず、ＣＰＵの動作の柔軟性があ
る程度制限されるという欠点があった。
そこで本発明は、上記の欠点を解消して複数のＣＰＵが
そわぞれの起動のために必要なデータを格納するＲＯＭ
をそれぞれのバス上に持つ必要もなく、また各ＣＰＵが
それぞれの動作を変更するためには各自のＲＯＭが交換
されるので各自の動作の柔軟性がある程度制限されるが
、この制限も無くなる効率的な情報処理装置を提供する
ことを目的とする。
そわぞれの起動のために必要なデータを格納するＲＯＭ
をそれぞれのバス上に持つ必要もなく、また各ＣＰＵが
それぞれの動作を変更するためには各自のＲＯＭが交換
されるので各自の動作の柔軟性がある程度制限されるが
、この制限も無くなる効率的な情報処理装置を提供する
ことを目的とする。
（課題を解決するための手段〕
本発明の情報処理装置は、
複数のｃｐｕの中の所定のＣＰＵ以外のＣＰＵを起動す
るために必要なデータが格納され、前記複数のＣＰＵの
それぞれに接続されている共通メモリと、 前記所定のＣＰＵを起動するために必要なプログラム、
前記所定のＣＰＵか起動後に前記データをその格納位置
から共通メモリに書込むために必要なアドレス情報と命
令および前記データを共通メモリに書込んだ後前記所定
のＣＰＵがそれ以外のＣＰＵに起動信号を送信すべき旨
の命令が格納されているＲＯＭを有し、 前記所定のＣＰＵ以外のＣＰＵは、起動信号を受信した
ときには、共通メモリに記憶されている前記データを読
出す。
るために必要なデータが格納され、前記複数のＣＰＵの
それぞれに接続されている共通メモリと、 前記所定のＣＰＵを起動するために必要なプログラム、
前記所定のＣＰＵか起動後に前記データをその格納位置
から共通メモリに書込むために必要なアドレス情報と命
令および前記データを共通メモリに書込んだ後前記所定
のＣＰＵがそれ以外のＣＰＵに起動信号を送信すべき旨
の命令が格納されているＲＯＭを有し、 前記所定のＣＰＵ以外のＣＰＵは、起動信号を受信した
ときには、共通メモリに記憶されている前記データを読
出す。
［作 用］
このように、所定のＣＰＵはＲＯＭに格納されたデータ
を使用して起動を行い、さらに所定のＣＰＵ以外のＣＰ
Ｕが起動するために必要なデータをＲＯＭもしくはその
他の記憶装置から読みだして共通メモリ上に書込んだ上
で、所定のＣＰＵ以外のＣＰＵに起動信号を送る。所定
のＣＰＵ以外のＣＰＵはこの起動信号を受けて共通メモ
リ上に書込まれたデータを使用して起動を行う。
を使用して起動を行い、さらに所定のＣＰＵ以外のＣＰ
Ｕが起動するために必要なデータをＲＯＭもしくはその
他の記憶装置から読みだして共通メモリ上に書込んだ上
で、所定のＣＰＵ以外のＣＰＵに起動信号を送る。所定
のＣＰＵ以外のＣＰＵはこの起動信号を受けて共通メモ
リ上に書込まれたデータを使用して起動を行う。
〔実施例１
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の情報処理装置の一実施例のブロック図
である。
である。
第１図において、所定のＣＰＵＩ、ＲＯＭ４および共通
メモリ３は同一バス６上に接続され、更に共通メモリ３
はバス７により所定のＣＰＵ１以外のＣＰＵ２に接続さ
れている。また、ＣＰＵ２と所定のＣＰＵＩとは起動信
号線８により連結される。そしてＲＯＭ４には所定のＣ
ＰＵ１が起動するために必要なデータおよびその他のデ
ータが格納されている。
メモリ３は同一バス６上に接続され、更に共通メモリ３
はバス７により所定のＣＰＵ１以外のＣＰＵ２に接続さ
れている。また、ＣＰＵ２と所定のＣＰＵＩとは起動信
号線８により連結される。そしてＲＯＭ４には所定のＣ
ＰＵ１が起動するために必要なデータおよびその他のデ
ータが格納されている。
次に、本実施例の作用を説明する。
所定のＣＰＵ１はＲＯＭ４に格納されたデータを使用し
て起動を行い、ざらにＣＰＵ２が起動するために必要な
データをＲＯＭ４もしくはその他の記憶装置（図示せず
）から読みだして共通メモリ３上に書込んだ上で起動信
号線８を介してＣＰＵ２に起動信号を送る。ＣＰＵ２は
所定のＣＰＵＩから送られた起動信号を受け、共通メモ
リ３上に書きこまれたデータを使用して起動を行う。
て起動を行い、ざらにＣＰＵ２が起動するために必要な
データをＲＯＭ４もしくはその他の記憶装置（図示せず
）から読みだして共通メモリ３上に書込んだ上で起動信
号線８を介してＣＰＵ２に起動信号を送る。ＣＰＵ２は
所定のＣＰＵＩから送られた起動信号を受け、共通メモ
リ３上に書きこまれたデータを使用して起動を行う。
以上の説明においては、本実施例は所定のＣＰＵＩとＣ
ＰＵ２の２つのＣＰＵを有するものとしだがこれに限ら
れることはなく、２つ以上のＣＰＵを有する情報処理装
置においても同様な作用が実現される。さらに単一のＣ
ＰＵををする情報処理装置においても外部制御装置また
は上記説明で所定のＣＰＵＩが果した機能を代行する装
置を利用することで同様な作用が得られることとなり、
本発明の目的が達成される。
ＰＵ２の２つのＣＰＵを有するものとしだがこれに限ら
れることはなく、２つ以上のＣＰＵを有する情報処理装
置においても同様な作用が実現される。さらに単一のＣ
ＰＵををする情報処理装置においても外部制御装置また
は上記説明で所定のＣＰＵＩが果した機能を代行する装
置を利用することで同様な作用が得られることとなり、
本発明の目的が達成される。
以上説明したように本発明は、１つまたは複数のＣＰＵ
を起動するためのデータを共通メモリに格納し、これら
のＣＰＵはこの格納されたデータを使用して起動を行う
ことにより、これらの１つまたは複数のＣＰＵが起動の
ために使用するデータが格納されるＲＯＭの数が削減さ
れると共にＣＰＵの動作の柔軟性が増すという効果があ
る。
を起動するためのデータを共通メモリに格納し、これら
のＣＰＵはこの格納されたデータを使用して起動を行う
ことにより、これらの１つまたは複数のＣＰＵが起動の
ために使用するデータが格納されるＲＯＭの数が削減さ
れると共にＣＰＵの動作の柔軟性が増すという効果があ
る。
第１図は本発明の情報処理装置の一実施例のブロック図
、第２図は従来例の複数のＣＰＵを備えた情報処理装置
のブロック図である。 １・・・・・・・・・−・・・・・・・所定のＣＰＵ、
２．１１．１２ −・・・・・・・・ＣＰＵ、３．１３
−・・・・・・・・・・・・・・共通メモリ、４．１４
．１５ −・・・・・・・・ＲＯＭ、６．７，１６．１
７−−−−−・バス、８・・・・・・・・・・・・−・
・・・起動信号線。
、第２図は従来例の複数のＣＰＵを備えた情報処理装置
のブロック図である。 １・・・・・・・・・−・・・・・・・所定のＣＰＵ、
２．１１．１２ −・・・・・・・・ＣＰＵ、３．１３
−・・・・・・・・・・・・・・共通メモリ、４．１４
．１５ −・・・・・・・・ＲＯＭ、６．７，１６．１
７−−−−−・バス、８・・・・・・・・・・・・−・
・・・起動信号線。
Claims (1)
- 【特許請求の範囲】 １、複数のＣＰＵを有する情報処理装置において、 前記複数のＣＰＵの中の所定のＣＰＵ以外のＣＰＵを起
動するために必要なデータが格納され、前記複数のＣＰ
Ｕのそれぞれに接続されている共通メモリと、 前記所定のＣＰＵを起動するために必要なプログラム、
前記所定のＣＰＵが起動後に前記データをその格納位置
から共通メモリに書込むために必要なアドレス情報と命
令および前記データを共通メモリに書込んだ後前記所定
のＣＰＵがそれ以外のＣＰＵに起動信号を送信すべき旨
の命令が格納されているＲＯＭを有し、 前記所定のＣＰＵ以外のＣＰＵは、起動信号を受信した
ときには、共通メモリに記憶されている前記データを読
出すことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30349690A JPH04177452A (ja) | 1990-11-08 | 1990-11-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30349690A JPH04177452A (ja) | 1990-11-08 | 1990-11-08 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177452A true JPH04177452A (ja) | 1992-06-24 |
Family
ID=17921666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30349690A Pending JPH04177452A (ja) | 1990-11-08 | 1990-11-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009532783A (ja) * | 2006-03-30 | 2009-09-10 | シリコン イメージ，インコーポレイテッド | 共用不揮発性メモリ・アーキテクチャ |
| US10860331B2 (en) | 2016-08-26 | 2020-12-08 | Canon Kabushiki Kaisha | Information processing apparatus with semiconductor integrated circuits, control method therefor, and storage medium |
-
1990
- 1990-11-08 JP JP30349690A patent/JPH04177452A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009532783A (ja) * | 2006-03-30 | 2009-09-10 | シリコン イメージ，インコーポレイテッド | 共用不揮発性メモリ・アーキテクチャ |
| US10860331B2 (en) | 2016-08-26 | 2020-12-08 | Canon Kabushiki Kaisha | Information processing apparatus with semiconductor integrated circuits, control method therefor, and storage medium |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04177452A (ja) | 情報処理装置 | |
| JPH05197619A (ja) | マルチｃｐｕ用メモリ制御回路 | |
| JPS63184147A (ja) | チャネル制御装置のイニシャライズ方法及びそのイニシャライズのためのシステム | |
| JPH0240760A (ja) | 情報処理装置 | |
| JP3076155B2 (ja) | マルチプロセッサシステムの初期設定方式 | |
| JP2000207275A (ja) | 処理装置 | |
| JPH04359350A (ja) | ワークステーション統合手段用のレジスタ制御装置 | |
| JP2001290790A (ja) | ディスク制御装置 | |
| JPH04160549A (ja) | パーソナルコンピュータシステム | |
| JPH01199257A (ja) | データ転送制御装置 | |
| JPH02293964A (ja) | 情報処理装置 | |
| JPS6376041A (ja) | 複数ポ−トに対するデ−タのリ−ド，ライト方式 | |
| JPS59206924A (ja) | 入出力制御装置 | |
| JP2002244857A (ja) | 制御装置 | |
| JPS6379161A (ja) | 半導体記憶装置 | |
| JPS644220B2 (ja) | ||
| JPH0333951A (ja) | マイクロコンピュータシステム | |
| JPH11161620A (ja) | 通信方法及び通信装置 | |
| JPH04116750A (ja) | Ｄｍａメモリ転送装置 | |
| JPH0512184A (ja) | 情報処理システム | |
| JPH04130917A (ja) | 電子ディスク装置 | |
| JPH05120210A (ja) | マイクロコンピユータ | |
| JPH04311232A (ja) | 情報処理装置の共有メモリアクセス方式 | |
| JPH01261767A (ja) | データ通信方式 | |
| JPS6061976A (ja) | 記憶装置 |