JPS6061976A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は１例えばコンピュータ・システムのデータの
書き込み及び読み出しを行なう記憶装置（１） において、特に高速の読み出しを必要とする記憶装置に
関するものである。

〔従来技術Ｊ 第１図は、従来のこの種記憶装置の例を示す図である。

第１図において、（１）は外部からの制御によってデー
タを記憶しておく記憶部、（２）はこの記憶部（１）か
らの読み出しデータを外部に伝達するための読み出しデ
ータ線、（３）は外部から供給されるイネーブル信号を
、上記配憶部（１）に伝達するためのイネーブル制御線
、（４）は外部から供給される書き込みデータを、上記
記憶部（１）に伝達するための書き込みデータ線、（５
）は外部かな供給される書き込みアドレスまたは読み出
しアドレスを、上記記憶部（１）に伝達するためのアド
レス線、（６）は外部から供給される書き込み信号を、
上記記憶部（１）に伝達するための書き込み制御線であ
る。

従来の記憶装置は上記のように構成されているため、記
憶部（璽）へのデータの書き込みは、アドレス線（５）
を介して書き込みアドレスを、書き込データ線（４）を
介して書き込みデータを、イネーブル制（２） 脚線（３）を介してイネーブル信号を、各々記憶部＋１
）に供給しておき、更に書き込み制御線（６）を介して
書き込み信号を記憶部（１）に供給することによって行
なわれる。

一方、データの読み出しは、アドレス線（５）を介して
読み出しアドレスを、イネーブル制御線（３）を介して
イネーブル信号を、各々記憶部（１）に供給すると、記
憶部（１）からその性能に依存した所定の読み出し時間
経過後に出力される読み出しデータを。

読み出しデータ線（２）を介して受け取ることにより行
なわれる。

従来の記憶装置はこのように構成されており。

記憶部に記憶しであるデータを例えばｎ個読み出す場合
、ｎ回の読み出し動作を行なう必要があるので、読み出
しに長時間を要するという欠点があった・ 〔発明の概要Ｊ この発明はかかる欠点を改善する目的でなされたもので
、必要とする記憶容量の記憶部を例えばｎ個持つことに
より、ｎ個のデータを１回の読み（３） 出し動作で読み出すことができる高速読み出しが可能な
記憶装置を提案するものである。

〔発明の実施例」 第２図に、この発明の記憶装置の例を示す。第２図にお
いて、（１ａ）（１ｂ）（Ｉｎ）は外部からの制御によ
ってデータを記憶しておく記憶部であり、各々が記憶装
置が必要とする記憶容量をもっている。

（２ａ）は上記記憶部（１ａ）からの読み出しデータを
外部に伝達するための読み出しデータ線である。

（２ｂ）は上記記憶部（１ｂ）からの読み出しデータを
外部に伝達するための読み出しデータ線である。

（２０）は上記記憶部（１ｎ）からの読み出しデータを
外部に伝達するための読み出しデータ線である。（３）
は外部から供給されるイネーブル信号を、上記記憶部（
１ａ）（１ｂ）（Ｉｎ）に伝達するためのイネーブル制
御線である。（４）は外部から供給される書き込みデー
タを、上記記憶部（１ａ）（１ｂ）（Ｉｎ）に伝達する
ための書き込みデータ線である。（６）は外部から供給
される書き込み信号を、上記記憶部（１ａ）（１ｂ）（
Ｉｎ）に伝達するための書き込み制御線である。　（７
ａ）は上記（４） 記憶部（１ａ）に書き込みアドレスと読み出しアドレス
のいずれを供給するかを選択するためのセレクタである
。　（７ｂ）は上記記憶部（１ｂ）に書き込みアドレス
と読み出しアドレスのいずれを供給するかを選択するた
めのセレクタである。　（７ｎ）は上記記憶部（１ｎ）
に書き込みアドレスと読み出しアドレスのいずれかを供
給するかを選択するためのセレクタである。（８）は外
部から供給される書き込みアドレスを、上記セレクタ（
７ａ）（７ｂ）（７ｎ）に伝達するための書き込みアド
レス線である。　（９ａ）は外部から供給される上記記
憶部（１ａ）の読み出しアドレスを、上記セレクタ（７
ａ）に伝達するための読み出しアドレス線である。（９
ｂ）は外部から供給される上記記憶部（１ｂ）の読み出
しアドレスを、上記セレクタ（７ｂ）に伝達するための
読み出しアドレス線である。

（９ｎ）は外部から供給される上記記憶部（１ｎ）の読
み出しアドレスを、上記セレクタ（７ｎ）に伝達するた
めの読み出しアドレス線である。　（１（Ｉは外部から
供給されるセレクト信号を上記セレクタ（７ａ）（７ｂ
）（７ｎ）に伝達するためのセレクト制御線である。　
（１１ａ）（５） は上記セレクタ（７ａ）の出力である書き込みアドレス
または読み出しアドレスを、上記記憶部（１ａ）に伝達
するためのアドレス線である。（１１ｂ）ハ上記セレク
タ（７ｂ）の出力である書き込みアドレスまたは読み出
しアドレスを、上記記憶部（１ｂ）に伝達するためのア
ドレス線である。（１１ｎ）は上記セレクタ（７ｎ）の
出力である書き込みアドレスまたは読み出しアドレスを
、上記記憶部（１ｎ）に伝達するためのアドレス線であ
る。

この発明の記憶装置は上記のように構成されている。記
憶部（１ａ）（１ｂ）（Ｉｎ）のデータの書き込みは。

まずセレクト制御線−を介してセレクタ（７ａ）（７ｂ
）（７ｎ）を書き込みアドレスを選択する側に制御する
。

次に、書き込みアドレス線（８１，セレクタ（７ａ）（
７ｂ）（７ｎ）およびアトＬ／ス線（１１ａ）（１１ｂ
）（１１ｎ）を介して書き込みアドレスを、書き込みデ
ータ線（４）を介して書き込みデータを、イネーブル制
御線（３）を介してイネーブル信号を、各々記憶部（１
ａ）（１ｂＸ１ｎ）に同時に供給しておき、更に書き込
み制御線（６）を介して書き込み信号を記憶部（１ａＸ
　１ｂＸ１ｎ）に同時に供（ｃ） 給することによって行なわれる。従って、データの書き
込みは、ｎ個の記憶部の同一アドレスに対し、１回の書
き込み動作によって同時に行なわれる。

一方、データの読み出しは、まずセレクト制御線ａ・を
介してセレクタ（７ａ）（７ｂ）（７ｎ）を読み出しア
ドレスを選択する側に制御する０次に、読み出しアドレ
ス線（９ａ）、セレクタ（７ａ）、アドレス線（１１ａ
）を介して記憶部（１ａ）に１番目に読み出したいアド
レスを、読み出しアドレス線（ｓｂ）、セレクタ（７ｂ
）。

アドレス線（１１ｂ）を介して記憶部（１ｂ）に２番目
に読み出したいアドレスを、読み出しアドレス線（９ｎ
）　、セレクタ（７ｎ）　、アドレス線（１１ｎ）を介
して記憶部（１ｎ）にｎ番目に読み出したいアドレスを
。

各々同時に供給し、更にイネーブル制御線（３）を介し
てイネーブル信号を記憶部（１ａ）（１ｂ）（Ｉｎ）に
供給すると、記憶部（１ａ）（１ｂ）（Ｉｎ）の性能に
依存した所定の読み出し時間経過後に、記憶部（１ａ）
の読み出しデータが読み出しデータ線（２ａ）に、記憶
部（１ｂ）の読み出しデータが読み出しデータ線（２ｂ
）に、記（７） 憶部（１ｎ）の読み出しデータが読み出しデータ線（２
ｒＩ）に、各々出力され、これらの読み出しデータを同
時に受け取ることによって行なわれる。従って。

ｎ種類のアドレスのデータを１回の読み出し動作によっ
て読み出すことができる。

なお、この発明はコンピュータ・システムの記憶装置に
限らず、特殊プロセッサの記憶装置など高速の読み出し
が必要とされる記憶装置にも利用し得ることはいうまで
もない。

〔発明の効果Ｊ との憚明け１以上説明したように記憶装置が必要とする
記憶容量の記憶部を複数個有し、各々の記憶部に異なる
読み出しアドレスを同時に供給でき、かつ各々の記憶部
からの読み出しデータを同時に受け取ることができる構
成であるから、記憶装置からのデータの読み出しを短時
間で行なうことができる効果がある。

【図面の簡単な説明】

第１図は従来の記憶装置例の図、第２図はこの発明の記
憶装置例の図である。 （８） 図において、　ｏ）（１ａ）（１ｂ）（Ｉｎ）は記憶部
、（２）（２ａ）（２ｂ）（２ｎ）は読み出しデータ線
、（３）はイネーブル制御線、（４）は書き込みデータ
線、（５）はアドレス線。 （６）は書き込み制御線、（７ａ）（７ｂＸ７ｎ）はセ
レクタ。 （８）は書き込みアドレス線、（９ａ）（９ｂ）（９ｎ
）は読み出しアドレス線、　Ｑｌはセレクト制御線、（
１１ａ）（１１ｂ）（１１ｎ）はアドレス線である。 なお、各図中同一符号は同一または相当部分を示すもの
とする。 代理人大岩増雄 （９） 第　１　図

Claims (1)

1. 【特許請求の範囲】 同一の記憶部を複数個と、これらの各記憶部の入力に共
   通に接続されている書き込みデータ線。 書き込み制御線及びイネーブル制御線と、上記各記憶部
   の入力端に独立して接続されているアドレス線と、これ
   らの各アドレス線が出方端に接続されているセレクタと
   、これらの各セレクタの入力に共通に接続されている書
   き込みアドレス線及びセレクト制御線と、上記各セレク
   タの入力に独立して接続されて−る読み出しアドレス線
   と、上記各記憶部の出力に独立して接続されている読み
   出しデータ線を備えていることを特徴とする記憶装置。