JPS61264450A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS61264450A JPS61264450A JP10577985A JP10577985A JPS61264450A JP S61264450 A JPS61264450 A JP S61264450A JP 10577985 A JP10577985 A JP 10577985A JP 10577985 A JP10577985 A JP 10577985A JP S61264450 A JPS61264450 A JP S61264450A
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- JP
- Japan
- Prior art keywords
- data
- address
- ram
- storage means
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はコシピユータ、ワークステーション、ワープロ
等の処理システムやロジック回路に使用する記憶装置に
関し、特に高速でアクセスし、書き変え可能な不揮発性
の記憶装置に関するものである。
等の処理システムやロジック回路に使用する記憶装置に
関し、特に高速でアクセスし、書き変え可能な不揮発性
の記憶装置に関するものである。
鎧ｍ術
例えば固定データを索出するテーブルを記憶しておく記
憶装置に使用する等、記憶内容が固定されたメモリを効
率的に使用する場合には、高速でアクセスし、電源のバ
ックアップなしに不揮発であって、またデバッグ作業の
ためには書き変え可能であることが望ましい。しかしな
がら従来のメモリには次のような欠点があった。
憶装置に使用する等、記憶内容が固定されたメモリを効
率的に使用する場合には、高速でアクセスし、電源のバ
ックアップなしに不揮発であって、またデバッグ作業の
ためには書き変え可能であることが望ましい。しかしな
がら従来のメモリには次のような欠点があった。
ＥＦＲＯＭを用いた記憶装置は、書き変え可能であり、
電源のバックアップなしに不揮発であるが、アクセス速
度が遅いため処理速度を向上させることができなかった
。
電源のバックアップなしに不揮発であるが、アクセス速
度が遅いため処理速度を向上させることができなかった
。
バイポーラＲＯＭまたはＰＬＡ（プログラマブル・ロジ
ック・アレイ）を用いた記憶装置は、高速でアクセスで
き、電源のバックアップなしに不揮発であるが、書き変
えが不可能であり、書き込みに特殊なライターを必要と
し、デバッグ作業の能率が悪かった。
ック・アレイ）を用いた記憶装置は、高速でアクセスで
き、電源のバックアップなしに不揮発であるが、書き変
えが不可能であり、書き込みに特殊なライターを必要と
し、デバッグ作業の能率が悪かった。
ＲＡＭを用いた記憶装置は、高速でアクセスでき、書き
変えも可能であるが、揮発性のため、記憶内容を保持し
ておくにはバックアップ用の電源およびこの電源の充電
回路、電源切替回路等の付加回路を必要とし、大きなス
ペースを要した。
変えも可能であるが、揮発性のため、記憶内容を保持し
ておくにはバックアップ用の電源およびこの電源の充電
回路、電源切替回路等の付加回路を必要とし、大きなス
ペースを要した。
目 的
本発明は、高速でアクセス可能であり、電源のバックア
ップなしに不揮発である記憶装置を提供することを目的
とする。
ップなしに不揮発である記憶装置を提供することを目的
とする。
構 成
本発明は上記の目的を達成させるため、データが固定的
に記憶される第１の記憶手段と、高速揮発性の第２の記
憶手段と、前記第１の記憶手段および第２の記憶手段を
制御する制御手段とを有し、荊記制御手段がイニシャラ
イズ時に前記第１の記憶手段から前記第２の記憶手段に
データをロードし、前記第２の記憶手段を外部からアク
セス可能とすることことを特徴としたものである。
に記憶される第１の記憶手段と、高速揮発性の第２の記
憶手段と、前記第１の記憶手段および第２の記憶手段を
制御する制御手段とを有し、荊記制御手段がイニシャラ
イズ時に前記第１の記憶手段から前記第２の記憶手段に
データをロードし、前記第２の記憶手段を外部からアク
セス可能とすることことを特徴としたものである。
以下、本発明の一実施例に基づいて具体的に説明する。
図に本発明による記憶装置の一実施例を示す。
ＲＯＭＩは、不揮発性に扱うべきデータが記憶されてい
る。ＲＯＭＩは高速でアクセスするものでなくてもよく
、ＭＯ３ＲＯＭでもよい、またＥＰＲＯＭを用いれば記
憶内容の変更が可能である。
る。ＲＯＭＩは高速でアクセスするものでなくてもよく
、ＭＯ３ＲＯＭでもよい、またＥＰＲＯＭを用いれば記
憶内容の変更が可能である。
ＲＡＭ２はシステムで扱うデータをＲＯＭＩからロード
して記憶するためのものであり、ＲＯＭ１に比較して高
速でアクセス可能である。
して記憶するためのものであり、ＲＯＭ１に比較して高
速でアクセス可能である。
制御部３は１本装置の各部を制御するためのものであり
、本実施例では布線論理により構成されている。制御部
３は、信号線３１によりＲＯＭＩと、信号線３２により
ＲＡＭ２と、信号線３４によりアドレス生成回路４と、
信号線３５によりマルチプレクサ５．６と、信号線３７
によりシステム７および他の装置とそれぞれ接続されて
いる。
、本実施例では布線論理により構成されている。制御部
３は、信号線３１によりＲＯＭＩと、信号線３２により
ＲＡＭ２と、信号線３４によりアドレス生成回路４と、
信号線３５によりマルチプレクサ５．６と、信号線３７
によりシステム７および他の装置とそれぞれ接続されて
いる。
アドレス生成回路４はＲＯＭＩからＲＡＭ２へのデータ
のロードに必要なアドレスを生成するためのものであり
１本実施例では布線論理により構成されている。アドレ
ス生成回路４は、アドレスバス４１によりＲＯＭＩ と
、アドレスバス４２によりマルチプレクサ５とそれぞれ
接続されている。
のロードに必要なアドレスを生成するためのものであり
１本実施例では布線論理により構成されている。アドレ
ス生成回路４は、アドレスバス４１によりＲＯＭＩ と
、アドレスバス４２によりマルチプレクサ５とそれぞれ
接続されている。
マルチプレクサ５は、アドレス生成回路４から出力され
るアドレス信号とシステム７から出力されるアドレス信
号とを切り換えてＲＡＭ２に出力するためのものであり
、アドレスバス４５によりＲＡＭ２と、アドレスバス４
７によりシステム７とそれぞれ接続されている。
るアドレス信号とシステム７から出力されるアドレス信
号とを切り換えてＲＡＭ２に出力するためのものであり
、アドレスバス４５によりＲＡＭ２と、アドレスバス４
７によりシステム７とそれぞれ接続されている。
マルチプレクサ６は、ＲＯＭＩからのデータとシステム
７からのデータとを切り換えてＲＡＭ２に入出力するた
めのものであり、データバス１１によりＲＯＭＩ と、
データバス１６によりＲＡＭ２し −：
Ｊ！ｐゼ −フ Ｉ’７Ｌず ← ＬＩ ご／
−ｙ さ式 Ｉ、 ７ し 】−釦 １； 委１
ヤ自続されている。
７からのデータとを切り換えてＲＡＭ２に入出力するた
めのものであり、データバス１１によりＲＯＭＩ と、
データバス１６によりＲＡＭ２し −：
Ｊ！ｐゼ −フ Ｉ’７Ｌず ← ＬＩ ご／
−ｙ さ式 Ｉ、 ７ し 】−釦 １； 委１
ヤ自続されている。
次に、この装置の動作を説明する。
本装置に電源を投入するとイニシャライズ動作を起動す
るためのイニシャライズ信号ＩＮＩＴが制御部３に入力
される。制御部３は信号線３５にマルチプレクサ選択信
号を出力してマルチプレクサ５およびマルチプレクサ８
を制御し、マルチプレクサ５をアドレスバス４２側に、
マルチプレクサ６をデータバスｌｌ側にそれぞれ切り換
える。
るためのイニシャライズ信号ＩＮＩＴが制御部３に入力
される。制御部３は信号線３５にマルチプレクサ選択信
号を出力してマルチプレクサ５およびマルチプレクサ８
を制御し、マルチプレクサ５をアドレスバス４２側に、
マルチプレクサ６をデータバスｌｌ側にそれぞれ切り換
える。
次に制御部３は信号線３４によりアドレス生成回路４を
制御する。制ｍ部３に制御されたアドレス生成回路４は
、データを最初に読み出すＲＯＭＩのアドレスを指示す
るアドレス信号をアドレスバス４１によりＲＯＭＩに出
力する。また制御部３に制御されたアドレス生成回路４
は、データを最初に書き込むＲＡＭ２のアドレスを指示
するアドレス信号をアドレスバス４２によりマルチプレ
クサ５に出力する。このようなＲＯＭＩのアドレスを指
示するアドレス信号とＲＡＭ２のアドレスを指示するア
ドレス信号は同じ値の信号でもよい。
制御する。制ｍ部３に制御されたアドレス生成回路４は
、データを最初に読み出すＲＯＭＩのアドレスを指示す
るアドレス信号をアドレスバス４１によりＲＯＭＩに出
力する。また制御部３に制御されたアドレス生成回路４
は、データを最初に書き込むＲＡＭ２のアドレスを指示
するアドレス信号をアドレスバス４２によりマルチプレ
クサ５に出力する。このようなＲＯＭＩのアドレスを指
示するアドレス信号とＲＡＭ２のアドレスを指示するア
ドレス信号は同じ値の信号でもよい。
マルチプレクサ５はアドレスバス４２側に切り換えられ
ているから、アドレスバス４２によりマルチプレクサ５
に入力されたアドレス信号はアドレスバス４５によりＲ
ＡＭ２に出力され、最初にデータを書き込むＲＡＭ２の
アドレスを指示する。
ているから、アドレスバス４２によりマルチプレクサ５
に入力されたアドレス信号はアドレスバス４５によりＲ
ＡＭ２に出力され、最初にデータを書き込むＲＡＭ２の
アドレスを指示する。
制御部３は上記アドレス信号に応じたタイミングで、信
号線３１によりＲＯＭＩにリード信号ＲＤを出力し、信
号線３２によりＲＡＭ２にライトａ号ＷＲを出力する。
号線３１によりＲＯＭＩにリード信号ＲＤを出力し、信
号線３２によりＲＡＭ２にライトａ号ＷＲを出力する。
これによってそのアドレスの記憶位置のデータがＲＯＭ
Ｉから読み出されデータバス１１によりマルチプレクサ
６に出力され、マルチプレクサ８からデータバス１Ｂに
よりＲＡＭ２の指示されたアドレスの記憶位置に書き込
まれる。
Ｉから読み出されデータバス１１によりマルチプレクサ
６に出力され、マルチプレクサ８からデータバス１Ｂに
よりＲＡＭ２の指示されたアドレスの記憶位置に書き込
まれる。
次に制御部３は再び信号線３４によりアドレス生成回路
４を制御する。制御部３に制御されたアドレス生成回路
４はアドレスカウンタ（図示せず）のカウント値をイン
クリメントし、データを次に読み出すＲＯＭＩのアドレ
スを指示するアドレス信号をアドレスバス４１によりＲ
ＯＭＩに出力するとともに、データを次に書き込むＲＡ
Ｍ２のアドレスを指示するアドレス信号をアドレスバス
４２゜マルチ、プレクサ５、アドレスバス４５を通して
ＲＡＭ２に出力する。
４を制御する。制御部３に制御されたアドレス生成回路
４はアドレスカウンタ（図示せず）のカウント値をイン
クリメントし、データを次に読み出すＲＯＭＩのアドレ
スを指示するアドレス信号をアドレスバス４１によりＲ
ＯＭＩに出力するとともに、データを次に書き込むＲＡ
Ｍ２のアドレスを指示するアドレス信号をアドレスバス
４２゜マルチ、プレクサ５、アドレスバス４５を通して
ＲＡＭ２に出力する。
制御部３は上記アドレス信号に応じたタイミングで、信
号線３１によりＲＯＭＩにリード信号ＲＤを出力し、信
号線３２によりＲＡＭ２にライト信号ＷＲを出力する。
号線３１によりＲＯＭＩにリード信号ＲＤを出力し、信
号線３２によりＲＡＭ２にライト信号ＷＲを出力する。
これによって２番目のデータがＲＯＭ１から読み出され
データバス１１、マルチプレクサ８．データバス１Ｂを
通してＲＡＭ２に書き込まれる。
データバス１１、マルチプレクサ８．データバス１Ｂを
通してＲＡＭ２に書き込まれる。
このような動作を順次行うことにより、ＲＯＭ１に記憶
されているデータは順次ＲＡＭ２にロードされる。
されているデータは順次ＲＡＭ２にロードされる。
このロードにおいてＲＯＭＩとＲＡＭ２にはアクセスタ
イムの違いがあり、一般に前者が後者より長いため、ロ
ードのタイミングをＲＯＭＩに合わせてロードを行う。
イムの違いがあり、一般に前者が後者より長いため、ロ
ードのタイミングをＲＯＭＩに合わせてロードを行う。
またこのロード作業の間、制御部３はビジーフラグを立
て信号線３７によりビジー信号をシステム７および他の
装置に出力する。これによってシステム７および他の装
置からＲＡＭ２にアクセスすることを禁止しておく。
て信号線３７によりビジー信号をシステム７および他の
装置に出力する。これによってシステム７および他の装
置からＲＡＭ２にアクセスすることを禁止しておく。
制御部３はアドレス生成回路４のアドレスカウンタが最
上位のアドレスを示すことによってＲＯＭ１からＲＡＭ
２へのロード作業を終了する。そこで制御部３は信号線
３５からマルチプレクサ選択信号を出力してマルチプレ
クサ５およびマルチプレクサ６を制御し、マルチプレク
サ５をアドレスバス４７側にマルチプレクサ８をデータ
バス１７側にそれぞれ切り換える。その後、コントロー
ラ３はビジーフラグを落とす、これによってシステム７
又は他の装置からＲＡＭ２にアクセスが可能となる。
上位のアドレスを示すことによってＲＯＭ１からＲＡＭ
２へのロード作業を終了する。そこで制御部３は信号線
３５からマルチプレクサ選択信号を出力してマルチプレ
クサ５およびマルチプレクサ６を制御し、マルチプレク
サ５をアドレスバス４７側にマルチプレクサ８をデータ
バス１７側にそれぞれ切り換える。その後、コントロー
ラ３はビジーフラグを落とす、これによってシステム７
又は他の装置からＲＡＭ２にアクセスが可能となる。
本実施例によれば、システム７はＲＡＭ２にアクセスす
るので高速でアクセスできる。またデータはＲＯＭＩに
記憶されるから不揮発性であり、バックアップのための
バッテリおよび充電、電源切換回路等の付加回路を必要
としない。
るので高速でアクセスできる。またデータはＲＯＭＩに
記憶されるから不揮発性であり、バックアップのための
バッテリおよび充電、電源切換回路等の付加回路を必要
としない。
またＲＡＭ２を設けずＲＯＭに直接アクセスするように
構成されたシステムのように、ＲＯＭとして高速のバイ
ポーラＲＯＭ、ＰＬＡを使用する必要がないか°ら１本
実施例では安価なシステム構成で高速の処理を行うこと
ができる。
構成されたシステムのように、ＲＯＭとして高速のバイ
ポーラＲＯＭ、ＰＬＡを使用する必要がないか°ら１本
実施例では安価なシステム構成で高速の処理を行うこと
ができる。
さらにＲＯＭＩとしてＥＰＲＯＭを使用すればデータの
変更が可能であり、特殊なライターを必要とせず、デバ
ッグ作業を効率的に行うことができる。
変更が可能であり、特殊なライターを必要とせず、デバ
ッグ作業を効率的に行うことができる。
なお、図示していないが、制御部３に代えて蓄積プログ
ラム制御による処理装置を用い、ＲＯＭに記憶されたイ
ニシャライズのプログラムにしたがって処理装置の制御
により上記のＲＯＭＩからＲＡＭ２へのロードを行うよ
うにしてもよい。この場合には布線論理によるアドレス
生成回路４を設けなくてもよい。
ラム制御による処理装置を用い、ＲＯＭに記憶されたイ
ニシャライズのプログラムにしたがって処理装置の制御
により上記のＲＯＭＩからＲＡＭ２へのロードを行うよ
うにしてもよい。この場合には布線論理によるアドレス
生成回路４を設けなくてもよい。
肱−】
本発明によれば、高速でアクセスし、電源のバックアッ
プなしに不揮発である記憶装置を得ることができる。
プなしに不揮発である記憶装置を得ることができる。
図は本発明による記憶装置の一実施例を示すブロック図
である。 要部分の符号の説明 １・・・・・・ＲＯＭ ２・・・・・・ＲＡＭ ３・・・・・・コントローラ ４・・・・・・アドレス生成回路 ５．６・・・・・・マルチプレクサ ７・・・・・・システム
である。 要部分の符号の説明 １・・・・・・ＲＯＭ ２・・・・・・ＲＡＭ ３・・・・・・コントローラ ４・・・・・・アドレス生成回路 ５．６・・・・・・マルチプレクサ ７・・・・・・システム
Claims (1)
- 【特許請求の範囲】 １、データが固定的に記憶される第１の記憶手段と、 高速揮発性の第２の記憶手段と、 前記第１の記憶手段および第２の記憶手段を制御する制
御手段とを有し、 前記制御手段がイニシャライズ時に前記第１の記憶手段
から前記第２の記憶手段にデータをロードし、前記第２
の記憶手段を外部からアクセス可能とすることを特徴と
する記憶装置。 ２、特許請求の範囲第１項記載の装置において、前記制
御手段は、前記第２の記憶手段を前記第１の記憶手段か
らのロードと外部からのアクセスとに切り換え可能に制
御することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10577985A JPS61264450A (ja) | 1985-05-20 | 1985-05-20 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10577985A JPS61264450A (ja) | 1985-05-20 | 1985-05-20 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264450A true JPS61264450A (ja) | 1986-11-22 |
Family
ID=14416636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10577985A Pending JPS61264450A (ja) | 1985-05-20 | 1985-05-20 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63263512A (ja) * | 1987-04-21 | 1988-10-31 | Nec Corp | モ−ド設定情報記憶装置 |
-
1985
- 1985-05-20 JP JP10577985A patent/JPS61264450A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63263512A (ja) * | 1987-04-21 | 1988-10-31 | Nec Corp | モ−ド設定情報記憶装置 |
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