KR970006412B1 - 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치 - Google Patents

멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치 Download PDF

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Abstract

내용없음.

Description

멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치
제1도는 종래의 멀티 프로세서 시스템의 메모리 액세스 제어 장치의 회로도.
제2도는 종래의 멀티 프로세서 시스템의 메모리 액세스 과정의 프로우차트.
제3도는 본 발명의 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치의 회로도.
제4도는 본 발명에서 버스 콘트롤러의 상세 회로도.
제5도는 본 발명에 의한 메모리 공유 액세스 제어 과정의 플로우차트.
제6도는 본 발명에 의한 메모리 공유 액세스 제어 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
9 : 메인 프로세서(CPU) 10 : 메인 콘트롤러
11 : (램)DRAM 12 : 서브 프로세서(CPU)
13 : 버스 콘트롤러 14 : 공유 메모리(ROM).
본 발명은 다수의 프로세서가 동작하는 시스템 보드상에서 하나의 메모리(ROM)를 두 개 이상의 프로세서(CPU)가 공유하여 액세스할 수 있도고 메모리 액세스를 제어하는 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치에 관한 것이다.
제1도는 종래에 다수의 프로세서, 즉, 메인 프로세서와 서브 프로세서가 각각 전용의 메모리(ROM)을 갖고 동작하는 경우에 대한 메모리 액세스 제어 장치의 블록 구성도이다.
제1도를 참조하면 종래의 메모리 액세스 제어장치는, 데이터 처리를 담당하는 메인 프로세서(MAIN CPU)(1)와, 메인 프로세서의 제어신호(CONTROL 신호), 데이터 버스(DATA BUS), 어드레스 버스(ADDRESS BUS)의 흐름을 제어하는 메인 콘트롤러(2)와, 메인 프로세서(1)의 어드레스를 공급하는 어드레스 버퍼(3)와, 상기 어드레스 버퍼(3)를 통해 공급된 어드레스의 데이터를 상기 메인 콘트롤러(2)의 제어를 받아 출력하여 메인 콘트롤러(2)에 제공하는 메인 메모리(ROM1)(4)와, 상기 메인 콘트롤러(2)의 제어를 받아 데이터가 일시 저장되는 램(DRAM)(5)과, 상기 메인 프로세서(1)와는 독립적으로 데이터 처리를 담당하는 서브 프로세서(SUB CPU)(6)와, 상기 서브 프로세서(6)의 데이터 및 어드레스 공급을 위한 버퍼(7)와, 상기 서브 프로세서(6)의 제어를 받아 데이터를 출력하여 버퍼(7)에 공급하는 서브 메모리(ROM2)(8)로 구성된다.
이와 같이 구성된 종래의 멀티 프로세서 시스템에 의한 메모리 액세스 제어 동작은 제2도의 (a) 및 (b)에 나타낸 바와 같이 각 프로세서(1)(6)가 서로 독립적으로 각각의 메모리(4)(8)를 액세스한다.
먼저, 메인 프로세서(1)의 경우는 제2도의 (a)에 나타낸 바와 같이, 어드레스 버스(ADDRESS BUS)에 메인 메모리(4)의 액세스 어드레스를 출력하면 이 어드레스가 어드레스 버퍼(3)를 통해 메인 메모리(4)에 제공되고, 한편 이때 메인 콘트롤러(2)는 메인 메모리(4)의 인에이블 신호(ROM1 CONTROL 신호)를 출력하여 메인 메모리(4)를 인에이블 시킨다.
이에 따라 메인 메모리(4)에서 출력된 데이터(ROM1 DATA)는 메인 콘트롤러(2)에 제공되고, 메인 콘트롤러(2)는 입력된 데이터를 데이터 버스(DATA BUS)를 통해 메인 프로세서(1)에 제공한다.
메인 프로세서(1)는 메인 메모리(4)에서 읽어온 데이터를 이용해서 명령을 해독하고, 명령을 처리하여 시스템 초기화를 수행하고, 메인 메모리(4)의 데이터를 메인 콘트롤러(2)를 통해 램(5)에 옮겨 놓는다.
데이터를 램(5)에 옮겨 놓은후 메인 프로세서(1)는 섀도우(SHADOW)된 상태로서 메인 메모리(4)의 데이터를 읽어오는 대신 램(5)으로부터 메인 메모리(4)의 데이터와 동일한 데이터를 읽어올 수 있게 된다.
한편, 서브 프로세서(6)는 제2도의 (b)에 나타낸 바와 같이, 서브 메모리(8)의 어드레스 버스를 통해 액세스 어드레스를 출력하고 서브 메모리(8)의 제어신호를 출력한다.
이에 따라 버퍼(7)를 통해 서브 메모리(8)의 어드레스(ROM2 ADDRESS)가 공급되어 해당 어드레스의 데이터(ROM2 DATA)가 출력되고, 이 데이터는 버퍼(7)를 통해 서브 프로세서(6)로 제공된다.
서브 프로세서(6)는 읽어온 데이터의 명령을 해독하여 명령 처리를 수행하고, 명령을 처리하여 시스템을 초기화 시킨후 서브 메모리(8)의 데이터를 읽어와서 자신이 담당한 데이터 처리 수행을 계속한다.
즉, 종래에는 메인 프로세서(1)와 서브 프로세서(6)가 서로 독립하여 데이터 처리를 실행하므로 각각 메인 메모리(4)와 서브 메모리(8)를 구비해야 되며, 이러한 메모리 소자의 증가는 시스템 부피의 증가와 원가 상승의 요인이 되었으며, 메인 프로세서(1)가 메인 메모리(4)의 데이터를 램(5)으로 옮긴후 섀도우 상태가 되었을 때 메인 메모리(4)로부터는 데이터를 전혀 읽어오지 않기 때문에 메모리 사용의 효율이 저하되는 등의 문제점이 있다.
본 발명은 다수의 프로세서가 데이터 처리를 실행함에 있어, 메모리를 액세스할 때 각 프로세서가 한 메모리를 공유하고, 메인 프로세서에서 공유 메모리의 데이터를 읽어 램에 옮겨놓은 후에는 서브 프로세서가 공유 메모리의 데이터를 액세스 할 수 있도록 함으로써 메모리 소자의 사용을 줄이고, 시스템의 효율적인 메모리 운용을 기할 수 있게 한 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치를 제공함을 목적으로 한다.
도면 제3도는 상기한 목적을 달성하기 위한 본 발명의 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치 구성을 나타낸다.
제3도를 참조하면 본 발명은, 공유 메모리를 갖고 자신에게 할당된 영역의 데이터를 읽어와서 명령 처리를 실행하는 메인 프로세서(9)와, 상기 메인 프로세서(9)에서 출력된 어드레스와 데이터의 흐름을 제어하며 메인 프로세서(9)의 메모리 영역을 액세스 하기 위한 선택 신호(SELECT) 및 침선택신호, 출력 인에이블 신호를 출력하는 메인 콘트롤러(10)와, 상기 메인 콘트롤러(10)의 제어를 받아 메인 프로세서(9)의 데이터가 저장되는 램(11)과, 상기 메인 프로세서(9)와 공유 메모리를 갖고 자신이 할당된 영역의 데이터를 읽어와서 명령 처리를 실행하며, 상기 메인 콘트롤러(10)의 선택신호(SELECT)에 따라 동작하는 서브 프로세서(12)와 상기 메인 콘트롤러(10)의 선택 신호(SELECT)에 따라 메인 프로세서(9)의 어드레스 버스 및 데이터 버스와 공유 메모리(ROM)(14), 또는 서브 프로세서(12)의 어드레스 버스 및 데이터 버스와 공유 메모리(14)의 전송 경로를 적절하게 제어하는 버스 콘트롤러(13)와, 상기 버스 콘트롤러(13)를 통해 입력된 어드레스의 데이터를 출력하며, 각 프로세서(9)(12)별로 할당된 메모리 영역을 갖는 공유 메모리(14)로 구성된다.
그리고, 제4도를 참조하면 상기 버스 콘트롤러(13)는, 서브 프로세서(12)의 데이터 경로를 스위칭하는 제1버퍼(15)와, 상기 선택 신호(SELECT)에 따라서 메인 프로세서(9)의 데이터 경로를 스위칭하는 제2버퍼(16)와, 서브 프로세서(12)의 어드레스 경로를 스위칭하는 제3버퍼(17)와, 상기 선택신호(SELECT)에 따라서 메인 프로세서(9)의 어드레스 경로를 스위칭하는 제4버퍼(18)와, 상기 선택 신호(SELECT)에 따라서 메인 프로세서(9)의 어드레스 경로를 스위칭하는 제4버퍼(18)와, 상기 선택 신호(SELECT)를 반전시켜 상기 제1버퍼(15) 및 제3버퍼(17)의 인에이블 제어신호(EN)로 공급하는 반전기(19)(20)와, 상기 버스 콘트롤러 (10)에서 출력된 메인 프로세서의 칩선택 신호 및 서브 프로세서의 칩선택 신호를 공유 메모리(14)의 칩선택신호로 공급하는 제1 앤드 게이트(21)와, 상기 버스 콘트롤러(10)에서 출력된 메인 프로세서의 출력 인에이블 신호 및 서브 프로세서의 출력 인에이블 신호를 공유 메모리(14)의 출력 인에이블 신호로 공급하는 제2 앤드 게이트(22)로 구성된다.
이와 같이 구성된 본 발명의 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치에 의한 공유 메모리(14)의 액세스 제어 동작은 다음과 같다.
시스템 동작이 시작되면 제5도에 나타낸 바와 같이 메인 프로세서(9)에서 공유 메모리(14)로부터 데이터를 읽어와서 시스템을 초기화시키고 공유 메모리(14)의 데이터를 램(11)으로 옮겨놓고, 이후부터는 램(11)으로부터 데이터를 읽어와서 해당 명령에 따른 데이터 처리를 실행한다.
그리고, 메인 프로세서(9)가 공유 메모리(14)의 데이터를 읽어와서 램(11)에 모두 옮겨 놓으면 이때부터는 서브 프로세서(12)가 자신에게 할당된 영역의 어드레스 데이터를 공유 메모리(14)에서 읽어와서 시스템을 초기화시키고, 해당 명령에 따른 데이터 처리를 실행한다.
즉, 메인 프로세서(9)와 서브 프로세서(12)가 메모리(14)를 공유하면서 데이터를 액세스하게 되고, 이러한 동작은 메인 콘트롤러(10)와 버스 콘트롤러(13)에서 각 데이터 버스 라인과 어드레스 버스 라인의 스위칭 제어를 통해 실행하게 된다.
이러한 스위칭 제어 동작을 제4도 및 제6도를 참조하여 설명하면 다음과 같다.
시스템 동작이 시작되면(제6도의 (a)참조) 메인 프로세서(9)가 자신에게 할당된 어드레스의 액세스를 위한 신호를 출력하고, 이 신호를 입력받은 메인 콘트롤러(10)는 선택신호(SELECT)를 로우 신호로 출력(제6도의 (b)참조)하는 한편, 메인 프로세서의 공유 메모리 칩선택신호(MAIN-ROMCS*)와 메인 프로세서의 공유 메모리 출력 인에이블신호(MAIN-ROMOE*)를 제6도의 (c)와 같이 출력한다.
이때 서브 프로세서의 공유 메모리 칩선택신호(SUB-ROMCS*) 및 출력 인에이블 신호(SUBROMOE*)는 제6도의 (d)와 같이 하이 신호로 출력된다.
이때 서브 프로세서의 공유 메모리 칩선택신호(SUB-ROMCS*) 및 출력 인에이블 신호(SUBROMOE*)는 제6도의 (d)와 같이 하이 신호로 출력된다.
따라서 제4도에서 보는 바와 같이 로우 신호로 출력되는 선택 신호(SELECT)가 반전기(19)로 반전되어 하이 신호로 제1버퍼(15) 및 제3버퍼(17)의 인에이블 신호(EN)로 공급되므로 제1버퍼(15) 및 제3버퍼(17)는 디스에이블된다.
그러나, 제2버퍼(16) 및 제4버퍼(18)는 로우인 선택신호(SLELECT)를 인에이블 신호(EN)로 입력받게 되므로 인에이블되어 메인 프로세서(9)의 어드레스 버스로 입력되는 어드레스(MAO-MAN)를 공유 메모리(14)의 어드레스 버스(ROM ADDRESS BUS)에 실어서 공급해 주게 되고, 이때 앤드 게이트(21)(22)를 통해 입력되는 메인 프로세서의 칩 선택신호(MAIN-ROMCD*) 및 출력 인에이블 신호(MAIN-ROMCS*)가 각각 앤드 게이트(21)(22)를 통해 제6도의 (e)와 같이 공유 메모리(14)의 칩선택신호(ROMCS*) 및 출력 인에이블 신호(ROMDE*)로 공급되므로 상기 어드레스에 해당되는 영역의 데이터가 제6도의 (f)와 같이 출력된다.
출력된 데이터는 제2버퍼(16)가 인에이블되어 있기 때문에 제2버퍼(16)를 통해 메인 프로세서(9)의 데이터 버스(MDO-MD7)에 실려서 메인 프로세서(9)로 전송되어 진다.
이러한 동작이 계속되어 메인 프로세서(9)는 자신에게 할당된 영역의 데이터를 읽어오고, 읽어온 데이터를 메인 콘트롤러(10)를 통해 램(11)에 모두 옮겨 놓는다.
공유 메모리(14)에서 필요한 데이터를 램(11)에 모두 옮겨 놓은 후부터 메인 프로세서(9)는 램(11)에 저장해둔 데이터를 읽어서 명령 처리를 실행하며, 이 타이밍에서 메인 콘트롤러(10)는 선택신호(SELECT)를 제6도의 (b)와 같이 하이 신호로 출력한다.
그리고, 제6도의 (c)와 같이 메인 프로세서의 공유 메모리 칩선택신호(MAIN-ROMCS*)와 메인 프로세서의 공유 메모리 출력 인이블신호(MAIN-ROMOE*)를 제6도의 (c)와 같이 하이 신호로 출력한다.
이때 서브 프로세서의 공유 메모리 칩선택신호(SUB-ROMCS*) 및 출력 인에이블 신호(SUBROMOE*)는 제6도의 (d)와 같이 출력된다.
따라서, 제4도에서 보는 바와 같이 제2버퍼(16)와 제4버퍼(18)는 인에이블 신호(EN)가 하이 신호로 입력되므로 디스에이블되고, 하이 신호로 입력되는 선택 신호(SELECT)가 반전기(19)로 반전되어 로우 신호로 제1버퍼(15) 및 제3버퍼(17)의 인에이블 신호(EN)로 공급되므로 제1버퍼(15) 및 제3버퍼(17)는 인에이블된다.
그러므로, 서브 프로세서(12)의 어드레스 버스로 입력되는 어드레스(SA0-SAN)를 제3버퍼(17)가 공유 메모리(14)의 어드레스 버스(ROM ADDRESS BUS)에 실어서 공급해 주게 되고, 이때 앤드 게이트(21)(22)를 통해 입력되는 서브 프로세서 칩 선택신호(SUB-ROMCS*) 및 출력 인에이블 신호(SUB-ROMOE*)가 각각 앤드 게이트(21)(22)를 통해 제6도의 (e)와 같이 공유 메모리(14)의 칩선택신호(ROMCS*) 및 출력 인 에이블 신호(ROMOE*)로 공급되므로 상기 어드레스에 해당되는 영역의 데이터가 제6도의 (f)와 같이 출력된다.
출력된 데이터는 제1버퍼(15)가 인에이블되어 있기 때문에 제1버퍼(16)를 통해 서브 프로세서(12)의 데이터 버스(SDO-SD7)에 실려서 서브 프로세서(12)로 전송되어 진다.
이러한 동작이 계속되어 서브 프로세서(12)는 자신에게 할당된 영역의 데이터를 읽어와서 명령 처리를 실행하게 되는 것이다.
이상에서 설명한 바와 같이 본 발명의 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치에 의하며, 메인 프로세서와 서브 프로세서가 메모리를 공유하게 되므로 회로 구성을 간소화할 수 있고, 일단 메인 프로세서가 메모리 데이터를 램에 옮긴후에는 서브 프로세서가 메모리 액세스를 실행할 수 있으므로 메모리 운용이 효율적으로 이루어질 수 있는 효과가 있다.

Claims (2)

  1. 공유 메모리를 갖고 자신에게 할당된 영역의 데이터를 읽어와서 명령 처리를 실행하는 메인 프로세서(9)와, 상기 메인 프로세서(9)에서 출력된 어드레스와 데이터의 흐름을 제어하며 메인 프로세서(9)의 메모리 영역을 액세스 하기 위한 선택 신호(SELECT) 및 칩선택신호, 출력 인에이블 신호를 출력하는 메인콘트롤러(10)와, 상기 메인 콘트롤러(10)의 제어를 받아 메인 프로세서(9)의 데이터가 저장되는 램(11)과, 상기 메인 프로세서(9)와 공유 메모리를 갖고 자신이 할당된 영역의 데이터를 읽어와서 명령 처리를 실행하며, 상기 메인 콘트롤러(10)의 선택 신호(SELECT)에 따라 동작하는 서브 프로세서(12)와, 상기 메인 콘트롤러(10)의 선택 신호(SELECT)에 따라 메인 프로세서(9)의 어드레스 버스 및 데이터 버스와 공유 메모리(ROM)(14), 또는 서브 프로세서(12)의 어드레스 버스 및 데이터 버스와 공유 메모리(14)의 전송 경로를 적절하게 제어하는 버스 콘트롤러(13)와, 상기 버스콘트롤러(13)를 통해 입력된 어드레스의 데이터를 출력하며, 각 프로세서(9)(12)별로 할당된 메모리 영역을 갖는 공유 메모리(14)로 구성된 것을 특징으로 하는 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치.
  2. 제1항에 있어서, 상기 버스 콘트롤러(13)는, 서브 프로세서(12)의 데이터 경로를 스위칭하는 제1버퍼(15)와, 상기 선택 신호(SELECT)에 따라서 메인 프로세서(9)의 데이터 경로를 스위칭하는 제2버퍼(16)와, 서브프로세서(12)의 어드레스 경로를 스위칭하는 제3버퍼(17)와, 상기 선택신호(SELECT)에 따라서 메인 프로세서(9)의 어드레스 경로를 스위칭하는 제4버퍼(18)와, 상기 선택 신호(SELECT)를 반전시켜 상기 제1버퍼(15) 및 제3버퍼(17)의 인에이블 제어신호(EN)로 공급하는 반전기(19)(20)와, 상기 버스 콘트롤러(10)에서 출력된 메인 프로세서의 칩선택 신호 및 서브 프로세서의 칩선택 신호를 공유 메모리(14)의 칩선택 신호로 공급하는 제1앤드 게이트(21)와, 상기 버스 콘트롤러(10)에서 출력된 메인 프로세서의 출력 인에이블 신호 및 서브 프로세서의 출력 인에이블 신호를 공유 메모리(14)의 출력 인에이블 신호로 공급하는 제2 앤드 게이트(22)로 구성된 것을 특징으로 하는 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치.
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