KR950020230A - 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치 - Google Patents

멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치 Download PDF

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KR950020230A
KR950020230A KR1019930031205A KR930031205A KR950020230A KR 950020230 A KR950020230 A KR 950020230A KR 1019930031205 A KR1019930031205 A KR 1019930031205A KR 930031205 A KR930031205 A KR 930031205A KR 950020230 A KR950020230 A KR 950020230A
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    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs

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Abstract

본 발명은 다수의 프로세서가 동작하는 시스템 보드상에서 하나의 메모리(ROM)를 두개 이상의 프로세서(CPU)가 공유하여 액세스할 수 있도록 메모리 액세스를 제어하는 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치에 관한 것이다. 종래에는 메인 프로세서(7)와 서브 프로세서(5)가 서로 독립하여 데이타 처리를 실행 하므로 각각 메인 메모리(4)와 서브 메모리(8)를 구비해야 되며, 이러한 메모리 소자의 증가는 시스템 부피의 증가와 원가 상승의 요인이 되었으며, 메인 프로세서(1)가 메인 메모리(4)의 데이타를 램(5)으로 옮긴 후 섀도우 상태가 되었을 때 메인 메모리(4)부터는 데이타를 전혀 읽어오지 않기 때문에 메모리 사용의 효울이 저하되는 등의 문제점이 있다. 본 발명은 메인프로세서(7)와, 공유 메모리 액세스 제어신호를 출력하는 메인 콘트롤러(10)와, 메인 로세서(9)의 데이타가 저장되는 램(11)과, 서브 프로세서(12)와, 상기 프로세서(9)(12)의 어드레스 및 데이타 버스 전송 경로를 적절하게 제어하는 버스 콘트를러(13)와 각 프로세서서(9)(12)의 어드레스 및 데이타 버스 전송 경로를 적절하게 제어하는 버스 콘트롤러(13)와, 각 프로세서서(9)(12)별로 할당된 메모리 영역을 갖는 공유 메모리(14)로 구성된 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치로서, 다수의 프로세서가 데이타 처리를 실랭함에 있어. 메모리를 액세스할 때 각 프로세서가 한 메모리를 공유하고. 메인 프로세서에서 공유 메모리의 데이타를 읽어 램에 옳겨놓은 후에는 서브 프로세서가 공유 메모리의 데이타를 액세스 할 수 있도록하여 메모리 소자 사용을 줄이고 시스템의 효율적인 메모리 운용을 기할수 있게 한 멀티프로세서 시스템의 메모리 공유 액세스 제어장치이다.

Description

멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치의 회로도.
제5도는 본 발명에 의한 메모리 공유 액세스 제어 과정의 플로우차트.
제6도는 본 발명에 의한 메모리 공유 액세스 제어 타이밍도.

Claims (2)

  1. 공유 메모리를 갖고 자신에게 할당된 영역의 데이터를 읽어와서 명령 처리를 실행하는 메인 프로세서(9)와, 상기 메인 프로세서(9)에서 출력된 어드레스와 데이터의 흐름을 제어하며 메인 프로세서(9)의 메모리 영역을 액세스 하기 위한 선택 신호(SELECT) 및 칩선택신호, 출력 인에이블 신호를 출력하는 메인콘트롤러(10)와, 상기 메인 콘트롤러(10)의 제어를 받아 메인 프로세서(9)의 데이터가 저장되는 램(11)과, 상기 메인 프로세서(9)와 공유 메모리를 갖고 자신이 할당된 영역의 데이터를 읽어와서 명령 처리를 실행하며, 상기 메인 콘트롤러(10)의 선택 신호(SELECT)에 따라 동작하는 서브 프로세서(12)와, 상기 메인 콘트롤러(10)의 선택 신호(SELECT)에 따라 메인 프로세서(9)의 어드레스 버스 및 데이터 버스와 공유 메모리(ROM)(14), 또는 서브 프로세서(12)의 어드레스 버스 및 데이터 버스와 공유 메모리(14)의 전송 경로를 적절하게 제어하는 버스 콘트롤러(13)와, 상기 버스콘트롤러(13)를 통해 입력된 어드레스의 데이터를 출력하며, 각 프로세서(9)(12)별로 할당된 메모리 영역을 갖는 공유 메모리(14)로 구성된 것을 특징으로 하는 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치.
  2. 제1항에 있어서, 상기 버스 콘트롤러(13)는, 서브 프로세서(12)의 데이터 경로를 스위칭하는 제1버퍼(15)와, 상기 선택 신호(SELECT)에 따라서 메인 프로세서(9)의 데이터 경로를 스위칭하는 제2버퍼(16)와, 서브프로세서(12)의 어드레스 경로를 스위칭하는 제3버퍼(17)와, 상기 선택신호(SELECT)에 따라서 메인 프로세서(9)의 어드레스 경로를 스위칭하는 제4버퍼(18)와, 상기 선택 신호(SELECT)를 반전시켜 상기 제1버퍼(15) 및 제3버퍼(17)의 인에이블 제어신호(EN)로 공급하는 반전기(19)(20)와, 상기 버스 콘트롤러(10)에서 출력된 메인 프로세서의 칩선택 신호 및 서브 프로세서의 칩선택 신호를 공유 메모리(14)의 칩선택 신호로 공급하는 제1앤드 게이트(21)와, 상기 버스 콘트롤러(10)에서 출력된 메인 프로세서의 출력 인에이블 신호 및 서브 프로세서의 출력 인에이블 신호를 공유 메모리(14)의 출력 인에이블 신호로 공급하는 제2 앤드 게이트(22)로 구성된 것을 특징으로 하는 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930031205A 1993-12-30 1993-12-30 멀티 프로세서 시스템의 메모리 공유 액세스 제어 장치 KR970006412B1 (ko)

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* Cited by examiner, † Cited by third party
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KR100258930B1 (ko) * 1997-04-10 2000-06-15 윤종용 복수의 가입자용 비대칭 데이터 전송 장치
KR100464036B1 (ko) * 2002-09-07 2005-01-03 엘지전자 주식회사 멀티프로세서의 정보 교환 장치

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