JP2945525B2

JP2945525B2 - プロセッサ、メモリ、およびデータ処理装置

Info

Publication number: JP2945525B2
Application number: JP25203691A
Authority: JP
Inventors: 一徳高橋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-09-30
Filing date: 1991-09-30
Publication date: 1999-09-06
Anticipated expiration: 2014-09-06
Also published as: JPH0589026A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル計算機の中
央処理装置等に用いられるプロセッサ、メモリ、および
データ処理装置に関するものである。

【０００２】

【従来の技術】従来のプロセッサには、命令のフェッ
チ、およびデータのアクセスを同一のデータバスを介し
て逐次行うように構成されたものがある。すなわち、プ
ロセッサは、まずデータバスを介して命令をフェッチし
た後、その命令の内容に応じて、命令の実行に必要なデ
ータを同じデータバスを介してアクセスし、命令の実行
が終了すると、さらに次の命令をフェッチするようにな
っている。

【０００３】このように構成されたプロセッサでは、各
命令のフェッチに要する時間は、すべて、演算等の処理
時間に含まれることになる。そこで、すでにフェッチし
た命令の実行中に、後の命令を先行してフェッチしてお
く、いわゆるプリフェッチを行うことにより、演算処理
等の高速化を図るように構成されたプロセッサも多く用
いられている。

【０００４】この種のプロセッサでは、データのアクセ
スを伴う命令の実行中などには、データのアクセスと命
令のプリフェッチとが競合することがあるので、そのよ
うな場合には、通常、命令のプリフェッチの方をデータ
のアクセスが完了するまで待たせるべくメモリアクセス
の制御を行うようになっている。ところで、近年、プロ
セッサのクロック周波数が高くなりつつあるのに伴い、
プロセッサのクロックサイクルタイムがメモリのアクセ
スに要する時間よりも短くなる場合がある。このような
場合には、プロセッサにウェイトサイクル等と称される
待ち時間を持たせることにより、メモリのアクセスを確
実に行えるようになっている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記プ
リフェッチを行うように構成されたプロセッサは、命令
のフェッチおよびデータのアクセスを逐次行うプロセッ
サに比べれば処理速度の向上を図り得るものの、プロセ
ッサのクロック周波数が高い場合には、各命令のフェッ
チやデータのアクセスごとに上記ウェイトサイクルを必
要とするために、プロセッサのクロック周波数を高くし
ても、これに見合った処理速度の向上を図ることは困難
であるという問題点を有していた。

【０００６】なお、例えばＩ／Ｄ分離型プロセッサなど
と称される、命令専用のバスとデータ専用のバスとをそ
れぞれ別個に設け、データのアクセスと命令のプリフェ
ッチとが競合することなく行われるようにして処理速度
の向上を図ったプロセッサも用いられているが、このよ
うなプロセッサは、バスラインの本数が多くなるためハ
ードウェア規模が非常に大きなものとなり、また、その
ようなプロセッサを用いたデータ処理装置も、多数の配
線等が必要で大掛かりなものとなる。

【０００７】本発明は上記の点に鑑み、ハードウェア規
模の大幅な増大を招くことなく、処理速度の向上を図る
ことができるプロセッサ、メモリ、およびデータ処理装
置の提供を目的としている。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明のプロセッサは、内部命令バスと内部データ
バスとを有し、外部バスを介して、命令が格納されるメ
モリおよびデータが格納されるメモリをアクセスするプ
ロセッサであって、前記外部バスを、少なくとも何れか
一方が前記内部命令バスまたは内部データバスよりもビ
ット幅の小さい、命令バス部とデータバス部とに分割
し、前記内部命令バスまたは内部データバスよりもビッ
ト幅の小さい方の命令バス部またはデータバス部と、内
部命令バスまたは内部データバスとの間で、マルチプレ
クス及び／又はデマルチプレクスを行うバスインタフェ
ース手段を備えたことを特徴としている。

【０００９】また、本発明のメモリは、外部バスが、命
令バス部のビット幅が内部命令バスのビット幅よりも小
さくなるように分割される上記のプロセッサに、外部バ
スの命令バス部を介して接続され、命令を格納するメモ
リであって、プロセッサの内部命令バスと同じビット幅
の命令を一時に読み出し得るメモリ部と、メモリ部から
一時に読み出された命令を命令バス部のビット幅にマル
チプレクスするメモリ部アクセス手段とを備えたことを
特徴としている。

【００１０】本発明の他のメモリは、外部バスが、デー
タバス部のビット幅が内部データバスのビット幅よりも
小さくなるように分割される前記のプロセッサに、外部
バスのデータバス部を介して接続され、データを格納す
るメモリであって、プロセッサの内部データバスと同じ
ビット幅のデータを一時にアクセスし得るメモリ部と、
メモリ部に対して、プロセッサの内部データバスと同じ
ビット幅のデータを一時にアクセスするとともに、メモ
リ部とデータバス部との間で、データのマルチプレクス
及び／又はデマルチプレクスを行うメモリ部アクセス手
段とを備えたことを特徴としている。

【００１１】

【作用】上記の構成により、プロセッサのバスインタフ
ェース手段は、外部バスを、少なくとも何れか一方が内
部命令バスまたは内部データバスよりもビット幅の小さ
い、命令バス部とデータバス部とに分割し、内部命令バ
スまたは内部データバスよりもビット幅の小さい方の命
令バス部またはデータバス部と、内部命令バスまたは内
部データバスとの間で、マルチプレクス及び／又はデマ
ルチプレクスを行う。

【００１２】また、命令を格納するメモリのメモリアク
セス手段は、メモリ部から一時に読み出された命令を命
令バス部のビット幅にマルチプレクスする。また、デー
タを格納するメモリのメモリアクセス手段は、メモリ部
に対して、プロセッサの内部データバスと同じビット幅
のデータを一時にアクセスするとともに、メモリ部とデ
ータバス部との間で、データのマルチプレクス及び／又
はデマルチプレクスを行う。

【００１３】そこで、命令を格納するメモリおよびデー
タを格納するメモリと、プロセッサとの間では、外部バ
スの命令バス部およびデータバス部を介して、命令の少
なくとも一部およびデータの少なくとも一部の転送が同
時に行われ、命令およびデータのアクセスにウェイトサ
イクルが必要な場合でも、命令のアクセスに対しては命
令バス部だけがウェイト状態になる一方、データのアク
セスに対しては、データバス部だけがウェイト状態にな
る。

【００１４】

【実施例１】以下、本発明の実施例１を図１ないし図４
に基づいて説明する。図１は３２ビットアーキテクチャ
のデータ処理装置の構成を示すブロック図である。同図
に示すように、データ処理装置は、プロセッサ１０、命
令メモリ２０、およびデータメモリ３０が３２ビットの
外部バス４０を介して互いに接続されて構成されてい
る。上記外部バス４０は、後述するように、バス分割指
示信号ＢＳが０であるか１であるか（ハイアクティブの
場合であれば、信号レベルが”ｈｉｇｈ”レベルである
か”ｌｏｗ”レベルであるか）に応じて、３２ビットす
べてが命令のフェッチまたはデータのアクセスに用いら
れる状態（以下、共有モードと称する。）か、もしくは
上下位それぞれ１６ビットの命令バス部とデータバス部
とに分割されて、同時に、命令の一部のフェッチおよび
データの一部のアクセスに用いられる状態（以下、分割
モードと称する。）になるようになっている。

【００１５】プロセッサ１０には、内部命令バス１２お
よび内部データバス１３と、上記外部バス４０との間で
命令やデータの転送を行うバスインタフェース部１１が
備えられている。バスインタフェース部１１は、詳しく
は図２に示すように、３２ビットのバッファ回路１１
１、１６ビットのラッチ回路１１２ａ・１１２ｂ・１１
３ａ・１１３ｂ、３２ビットのスイッチ回路１１４・１
１５、およびバスインタフェース部制御回路１１６が設
けられて構成されている。

【００１６】バッファ回路１１１は、外部バス４０と、
ラッチ回路１１２ａ…およびスイッチ回路１１４・１１
５との間で、双方向に命令またはデータの入出力を行う
ものである。ラッチ回路１１２ａ・１１２ｂは、分割モ
ードの場合に、バッファ回路１１１を介して、相前後し
て命令メモリ２０からフェッチされる命令の１６ビット
ずつをデマルチプレクスし、３２ビットの命令に復元し
て内部命令バス１２に出力するようになっている。

【００１７】ラッチ回路１１３ａ・１１３ｂは、分割モ
ードの場合に、データの読み出しの際には、バッファ回
路１１１を介し相前後してデータメモリ３０から読み出
されるデータの１６ビットずつをデマルチプレクスし、
３２ビットのデータに復元して出力する一方、データの
書き込みの際には、内部データバス１３からスイッチ回
路１１５を介して入力される３２ビットのデータを１６
ビットにマルチプレクスし、順次バッファ回路１１１に
出力するようになっている。

【００１８】スイッチ回路１１４は、内部命令バス１２
を、１６ビットずつラッチ回路１１２ａ・１１２ｂ（分
割モード側）に接続するか、または３２ビットすべてを
バッファ回路１１１（共有モード側）に接続するかの切
り換えを行うものである。スイッチ回路１１５は、内部
データバス１３を、１６ビットずつラッチ回路１１３ａ
・１１３ｂに接続するか、または３２ビットすべてをバ
ッファ回路１１１に接続するかの切り換えを行うもので
ある。

【００１９】バスインタフェース部制御回路１１６は、
プロセッサ１０の外部から入力されるバス分割指示信号
ＢＳに基づいて、上記各回路の入出力方向や、出力の有
無（出力状態にするかまたはハイインピーダンス状態に
するか）、ラッチ回路１１２ａ…のラッチタイミング、
スイッチ回路１１４・１１５の切り換え等を制御するよ
うになっている。

【００２０】また、命令メモリ２０、およびデータメモ
リ３０は、それぞれ、命令またはデータを格納するメモ
リ部２１・３１、およびメモリ部２１・３１に対するア
クセスを行うメモリアクセス部２２・３２が設けられて
構成されている。命令メモリ２０のメモリアクセス部２
２は、図３に示すように、３２ビットのバッファ回路２
２１、１６ビットのラッチ回路２２２ａ・２２２ｂ、３
２ビットのスイッチ回路２２４、およびメモリアクセス
部制御回路２２６が設けられて構成されている。

【００２１】バッファ回路２２１は、ラッチ回路２２２
ａ・２２２ｂ、またはスイッチ回路２２４から入力され
た命令を外部バス４０へ出力するものである。ラッチ回
路２２２ａ・２２２ｂは、分割モードの場合に、メモリ
部２１からスイッチ回路２２４を介して入力される３２
ビットの命令を１６ビットにマルチプレクスし、順次バ
ッファ回路２２１に出力するようになっている。

【００２２】スイッチ回路２２４は、メモリ部２１を、
１６ビットずつラッチ回路２２２ａ・２２２ｂ（分割モ
ード側）に接続するか、または３２ビットすべてをバッ
ファ回路２２１（共有モード側）に接続するかの切り換
えを行うものである。メモリアクセス部制御回路２２６
は、上記各回路に対して、プロセッサ１０におけるバス
インタフェース部１１のバスインタフェース部制御回路
１１６と同様の制御を行うようになっている。

【００２３】データメモリ３０のメモリアクセス部３２
は、図４に示すように、３２ビットのバッファ回路３２
１、１６ビットのラッチ回路３２２ａ・３２２ｂ、３２
ビットのスイッチ回路３２４、およびメモリアクセス部
制御回路３２６が設けられて構成されている。バッファ
回路３２１は、外部バス４０と、ラッチ回路３２２ａ・
３２２ｂおよびスイッチ回路３２４との間で、双方向に
データの入出力を行うものである。

【００２４】ラッチ回路３２２ａ・３２２ｂは、分割モ
ードの場合に、データの読み出しの際には、メモリ部３
１からスイッチ回路３２４を介して入力される３２ビッ
トのデータを１６ビットにマルチプレクスし、順次バッ
ファ回路３２１に出力する一方、データの書き込みの際
には、バッファ回路３２１を介し相前後してプロセッサ
１０から出力されるデータの１６ビットずつをデマルチ
プレクスし、３２ビットのデータに復元してメモリ部３
１に出力するようになっている。

【００２５】スイッチ回路３２４は、メモリ部３１を、
１６ビットずつラッチ回路３２２ａ・３２２ｂ（分割モ
ード側）に接続するか、または３２ビットすべてをバッ
ファ回路３２１（共有モード側）に接続するかの切り換
えを行うものである。メモリアクセス部制御回路３２６
は、上記各回路に対して、プロセッサ１０におけるバス
インタフェース部１１のバスインタフェース部制御回路
１１６と同様の制御を行うようになっている。

【００２６】なお、データ処理装置には、上記のほかに
もアドレスバスや制御信号バスなど種々の構成要素が設
けられているが、本発明には直接関係しないので説明を
省略する。ただし、上記アドレスバス等は、命令メモリ
２０とデータメモリ３０とで別個に設けてもよいし、共
通にして時分割で共有されるようにしてもよい。上記の
構成において、命令のフェッチおよびデータのアクセス
の際に行われる動作を説明する。（ｉ）共有モード（バス分割指示信号ＢＳ＝０）のとき（ｉ−ａ）命令のフェッチが行われる場合プロセッサ１０におけるバスインタフェース部１１のバ
スインタフェース部制御回路１１６、および命令メモリ
２０におけるメモリアクセス部２２のメモリアクセス部
制御回路２２６は、それぞれ、バス分割指示信号ＢＳに
応じて、スイッチ回路１１４・２２４を共有モード側に
切り換える。

【００２７】プロセッサ１０から図示しないアドレス信
号および命令メモリ２０のチップセレクト信号が出力さ
れ、メモリ部２１から命令が出力されると、その命令は
３２ビット全部が同時に、スイッチ回路２２４、バッフ
ァ回路２２１、外部バス４０、プロセッサ１０のバッフ
ァ回路１１１、およびスイッチ回路１１４を介して、プ
ロセッサ１０の内部命令バス１２に転送される。（ｉ−ｂ）データの読み出しが行われる場合上記命令のフェッチの場合と同様に、スイッチ回路１１
５・３２４が共有モード側に切り換えられることによ
り、メモリ部３１から出力されたデータは、３２ビット
全部が同時に、スイッチ回路３２４、バッファ回路３２
１、外部バス４０、バッファ回路１１１、およびスイッ
チ回路１１５を介して、プロセッサ１０の内部データバ
ス１３に転送される。（ｉ−ｃ）データの書き込みが行われる場合スイッチ回路１１５・３２４が共有モード側に切り換え
られることにより、上記データの読み出しの場合とは逆
の経路で書き込みデータの転送が行われ、３２ビット全
部が同時に、内部データバス１３からスイッチ回路１１
５、バッファ回路１１１、外部バス４０、バッファ回路
３２１、およびスイッチ回路３２４を介してメモリ部３
１に書き込まれる。

【００２８】すなわち、共有モードの場合には、命令お
よびデータはそれぞれ３２ビット単位で逐次排他的にア
クセスが行われる。（ｉｉ）分割モード（バス分割指示信号ＢＳ＝１）のと
き（ｉｉ−ａ）命令のフェッチおよびデータの読み出しが
行われる場合バスインタフェース部制御回路１１６、およびメモリア
クセス部制御回路２２６・３２６は、それぞれ、バス分
割指示信号ＢＳに応じて、スイッチ回路１１４・２２４
・３２４を分割モード側に切り換える。

【００２９】プロセッサ１０から、命令メモリ２０およ
びデータメモリ３０に対するアドレス信号とチップセレ
クト信号とが出力されると、メモリ部２１およびメモリ
部３１から、それぞれ命令またはデータが出力される。
メモリ部２１から出力された命令は、スイッチ回路２２
４を介して、上下位１６ビットずつがそれぞれラッチ回
路２２２ａ・２２２ｂに保持され、まず、そのうちの上
位１６ビットだけがラッチ回路２２２ａから出力され
て、バッファ回路２２１を介して外部バス４０の上位１
６ビット、すなわち命令バス部に出力される。その後、
下位１６ビットがラッチ回路２２２ｂから出力され、同
様に外部バス４０の命令バス部に出力される。

【００３０】また、メモリ部３１から出力されたデータ
は、同様に上下位１６ビットずつがラッチ回路３２２ａ
・３２２ｂに保持され、上位１６ビット、下位１６ビッ
トの順でラッチ回路３２２ａ・３２２ｂから出力され
て、バッファ回路３２１を介して外部バス４０の下位１
６ビット、すなわちデータバス部に出力される。一方、
プロセッサ１０のバスインタフェース部１１では、ま
ず、外部バス４０の命令バス部およびデータバス部を介
して命令およびデータの上位１６ビットが転送される
と、それぞれバッファ回路１１１を介してラッチ回路１
１２ａ・１１３ａに保持する。次に、命令およびデータ
の下位１６ビットが転送されると、それぞれラッチ回路
１１２ｂ・１１３ｂに保持する。

【００３１】ラッチ回路１１２ａ・１１２ｂに保持され
た命令の上下位１６ビットは、同時にラッチ回路１１２
ａ・１１２ｂから出力されることにより、元の３２ビッ
トの命令として、スイッチ回路１１４から内部命令バス
１２に与えられる。また、ラッチ回路１１３ａ・１１３
ｂに保持されたデータの上下位１６ビットも、同様に元
の３２ビットのデータとして内部データバス１３に与え
られる。

【００３２】ここで、メモリ部２１およびメモリ部３１
からプロセッサ１０への命令およびデータの上位１６ビ
ットの転送が行われる場合には、命令またはデータがメ
モリ部２１・３１から読み出される際のウェイトサイク
ルを必要とするが、下位１６ビットの転送が行われる場
合には、ラッチ回路２２２ｂ・３２２ｂから命令または
データが出力されるので、ウェイトサイクルを必要とし
ない。すなわち、３２ビットの命令およびデータの出力
に対して、ウェイトサイクルは１回だけでよい。これ
は、命令のフェッチとデータの読み出しとが非同期に行
われる場合でも同じである。（ｉｉ−ｂ）命令のフェッチおよびデータの書き込みが
行われる場合この場合には、命令のフェッチについては、上記データ
の読み出しが供に行われる場合と同じ動作が行われる。

【００３３】一方、データの書き込みについては、上記
の場合と逆の経路で、ラッチ回路１１３ａ・１１３ｂに
よって書き込みデータの上下位１６ビットがマルチプレ
クスされ、ラッチ回路３２２ａ・３２２ｂによってデマ
ルチプレクスされて、元の３２ビットのデータとしてメ
モリ部３１に書き込まれる。

【００３４】

【実施例２】以下、本発明の実施例２を図５および図６
に基づいて説明する。なお、本実施例２において、前記
実施例１と同様の機能を有する構成部分については同一
の番号を付して説明を省略する。図５は３２ビットアー
キテクチャのデータ処理装置の構成を示すブロック図
で、実施例１のデータ処理装置に比べて、バス分割指示
信号ＢＳがプロセッサ６０の命令実行制御部６４で生成
されるように構成されている点だけが異なる。

【００３５】上記命令実行制御部６４は、フェッチされ
た命令を実行するための各部の作動タイミング制御等を
行うとともに、バス動的制御指示信号ＢＤ、および実行
する命令に応じて、以下のようなバス分割指示信号ＢＳ
を出力するものである。バス動的制御指示信号ＢＤが０
のときには、バス分割指示信号ＢＳを常に０にし、バス
共有モードでのみ、命令のフェッチおよびデータのアク
セスが行われるようにする。

【００３６】一方、バス動的制御指示信号ＢＤが１のと
きには、図６に示すように、命令のフェッチを行う際に
１になる命令フェッチ要求信号ＩＲと、データのアクセ
スを行う際に１になるデータアクセス要求信号ＤＲとの
論理積をバス分割指示信号ＢＳとして出力する。そこ
で、例えばレジスタ間演算命令など、データのアクセス
を伴わない命令が実行される場合には、共有モードにな
るとともに、外部バス４０の３２ビットすべてが命令の
フェッチに用いられる。

【００３７】また、データのブロック転送命令など、１
回の命令フェッチに対してデータのアクセスが何回も行
われるような命令が実行される場合には、やはり共有モ
ードになるとともに、外部バス４０の３２ビットすべて
がデータのアクセスに用いられる。一方、命令のフェッ
チとデータのアクセスとが同程度の割合で行われる場合
には、分割モードになって外部バス４０が命令バス部と
データバス部とに分割され、命令のフェッチおよびデー
タのアクセスが並行して行われる。

【００３８】すなわち、命令のフェッチ頻度とデータの
アクセス頻度とに応じてモードが動的に切り換えられ、
外部バス４０が高効率で使用されるとともに、分割モー
ドでは、前記実施例１で示したようにウェイトサイクル
が低減される。なお、上記各実施例においては、内部命
令バス１２、内部データバス１３、および外部バス４０
は何れも３２ビットで、外部バス４０が１６ビットずつ
の命令バス部とデータバス部とに分割される例を示した
が、これに限らず、種々のビット幅の場合でも同様の効
果を得ることができる。特に、外部バス４０の分割割合
は、命令のフェッチ頻度とデータのアクセス頻度とに応
じて設定すればよく、さらに、分割割合を動的に変化さ
せるようにしてもよい。また、ラッチ回路１１２ａ等を
さらに多く設けて、命令やデータを３回以上に分けて転
送するように構成してもよい。

【００３９】また、バスインタフェース部１１や、メモ
リアクセス部２２・３２としては、実質的にマルチプレ
クスやデマルチプレクスを行う回路であれば、種々の形
式のものが適用可能である。特に、命令メモリ２０やデ
ータメモリ３０として、ページアクセスが可能なメモリ
を応用したものや、複数のメモリを順次チップセレクト
またはアウトプットイネーブルするように構成したもの
などを用いることもできる。

【００４０】また、本発明は、キャッシュメモリを備え
るプロセッサに適用してもよい。この場合、キャッシュ
メモリのアクセスは外部バスの構成等に関係なく高速に
行なわれるが、実際に命令メモリやデータメモリがアク
セスされる場合には、やはり上記の例と同じ効果を得る
ことができる。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
命令が格納されるメモリおよびデータが格納されるメモ
リと、プロセッサとの間では、外部バスの命令バス部お
よびデータバス部を介して、命令およびデータの転送が
同時に行われ、命令およびデータのアクセスにウェイト
サイクルが必要な場合でも、命令のアクセスに対しては
命令バス部だけがウェイト状態になる一方、データのア
クセスに対しては、データバス部だけがウェイト状態に
なるので、プロセッサの処理速度を向上させることがで
きる。

【００４２】また、上記外部バスは、命令バス部または
データバス部のうちの少なくとも何れか一方が、プロセ
ッサの内部命令バスまたは内部データバスよりも小さい
ビット幅になるように分割されているので、バスライン
の本数を少なく抑えることができる。したがって、ハー
ドウェア規模の大幅な増大を招くことなく、処理速度の
向上を図ることができるという効果を奏する。

【図面の簡単な説明】

【図１】実施例１のデータ処理装置の構成を示すブロッ
ク図である。

【図２】プロセッサのバスインタフェース部の詳細な構
成を示すブロック図である。

【図３】命令メモリのメモリアクセス部の詳細な構成を
示すブロック図である。

【図４】データメモリのメモリアクセス部の詳細な構成
を示すブロック図である。

【図５】実施例２のデータ処理装置の構成を示すブロッ
ク図である。

【図６】同、命令フェッチ要求信号ＩＲ、データアクセ
ス要求信号ＤＲ、およびバス分割指示信号ＢＳの関係を
示す説明図である。

【符号の説明】

１０プロセッサ１１バスインタフェース部１２内部命令バス１３内部データバス２０命令メモリ２１メモリ部２２メモリアクセス部３０データメモリ３１メモリ部３２メモリアクセス部４０外部バス６０プロセッサ６４命令実行制御部

Claims

(57)【特許請求の範囲】

【請求項１】内部命令バスと内部データバスとを有
し、外部バスを介して、命令が格納されるメモリおよび
データが格納されるメモリをアクセスするプロセッサで
あって、前記外部バスを、少なくとも何れか一方が前記内部命令
バスまたは内部データバスよりもビット幅の小さい、命
令バス部とデータバス部とに分割し、前記内部命令バス
または内部データバスよりもビット幅の小さい方の命令
バス部またはデータバス部と、内部命令バスまたは内部
データバスとの間で、マルチプレクス及び／又はデマル
チプレクスを行うバスインタフェース手段を備えたこと
を特徴とするプロセッサ。
【請求項２】前記外部バスは、命令バス部が内部命令
バスよりもビット幅が小さく、かつ、データバス部が内
部データバスよりもビット幅が小さくなるように分割さ
れることを特徴とする請求項１のプロセッサ。
【請求項３】前記バスインタフェース手段は、プロセ
ッサの外部から与えられる指示に応じて、外部バスを命
令バス部とデータバス部とに分割して用いる状態と、外
部バスを一時には命令バスまたはデータバスの一方とし
てのみ用いる状態とに切り換えるように構成されている
ことを特徴とする請求項１のプロセッサ。
【請求項４】前記バスインタフェース手段は、プロセ
ッサの内部状態に応じて、外部バスを命令バス部とデー
タバス部とに分割して用いる状態と、外部バスを一時に
は命令バスまたはデータバスの一方としてのみ用いる状
態とに切り換えるように構成されていることを特徴とす
る請求項１のプロセッサ。
【請求項５】前記外部バスが、命令バス部のビット幅
が前記内部命令バスのビット幅よりも小さくなるように
分割される請求項１のプロセッサに、前記外部バスの命
令バス部を介して接続され、命令を格納するメモリであ
って、前記プロセッサの内部命令バスと同じビット幅の命令を
一時に読み出し得るメモリ部と、前記メモリ部から一時に読み出された命令を前記命令バ
ス部のビット幅にマルチプレクスするメモリ部アクセス
手段とを備えたことを特徴とするメモリ。
【請求項６】前記外部バスが、データバス部のビット
幅が前記内部データバスのビット幅よりも小さくなるよ
うに分割される請求項１のプロセッサに、前記外部バス
のデータバス部を介して接続され、データを格納するメ
モリであって、前記プロセッサの内部データバスと同じビット幅のデー
タを一時にアクセスし得るメモリ部と、前記メモリ部に対して、前記プロセッサの内部データバ
スと同じビット幅のデータを一時にアクセスするととも
に、メモリ部と前記データバス部との間で、データのマ
ルチプレクス及び／又はデマルチプレクスを行うメモリ
部アクセス手段とを備えたことを特徴とするメモリ。