JPH01287757A - 記憶装置の接続方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パーソナルコンピュータなどの記憶装置に係
り、特に中央処理装置（以下、ｃｐＵと称す、）の動作
に独立してメモリにデータを書込むことができる記憶装
置の接続方式に関する。

〔従来の技術〕

パーソナルコンピュータなどのように、ＣＰＵにバスを
介して接続された記憶Ｖ＆置では、ＣＰＵの性能を引き
出すために、記憶装置へのデータ書込み、または読出し
の実行時間の１％運化の要求が強い。また、最近はバス
の３２ビツト化などでＣＰＵが高速になり、さらに配憧
談直の高速化が望まれている。

上記要求を受けた従来技術とし１狩開＋ｔＢｂｉ−１６
８０５８がある。

従来の装置では、ＣＰＵが記憶ｇｉ＆直からデータを書
込むときは記憶装置の動作が完了するまでＣＰＵを待た
せるが、データを１込むとぎは低速なメモリそのものに
は書込まず、記憶装置内の高速なバッファ（ラッチ回路
）にデータとアドレスを書込むことでＣＰＵのアクセス
を終了する。記憶装置はその後で、バッファに保持して
いるデータとアドレスを用いて、メモリに実際の書込み
を行う。

上記方法により、記憶装置がメモリへの書込みを実行し
ている間に、ＣＰＵは次の動作例えば命令実行を並行し
て行うことができるので。

書込みに対するＣＰＵの待ち時間を減らすことができる
。

第２図に従来技術の一実施例のブロック図を示す０本図
において、メモリコントローラ２はＣＰＵＩの命令に従
ってメモリ３を制御する装置である。ＡＤＳ８はＣＰＵ
Ｉがメモリ３のアクセスを要求する起動信号であり、Ｗ
Ｒ９はそのアクセス要求がデータの読出しか書込みかを
示す信号である０本例では”Ｈ”で書込み、′Ｌ”で読
出しを示すものとする。ＲＬ）ＹＬ（Ｊはメモリのアク
セスが終了したことを示す信号である。メモリコントロ
ーラ２はＣＰＵバス６のアドレスとデータを一時保持す
るバッファ４と、ＡＤＳ８とＷＲ９に従ってメモリ３に
対する書込み信号ＭＷＩＩを生成するメモリ制御部５か
らなる。

ＣＰＵＩがメモリ３にデータを書込む場合、第３図のタ
イムチャートのように、ＣＰＵＩはまず、ＡＤＳ８をア
クティブにしＷＲ９を書込みを表すＩｔ　Ｈ”にする、
また、ＣＰＵバス６に書込むアドレスとデータを出力す
る。メモリコントローラ２は、ＡＤＳ８がアクティブに
なりＷＲ９が書込みを示すと、直ぐにＲＤＹｌｏをアク
ティブにしＣＰＵＩにアクセス終了を伝える。このとき
、ＣＰＵバス６のアドレスとデータをバッファに保持す
る。また、これに並行してＭＷｌｌをアクティブにし、
メモリ３にメモリバス７を通してアドレスを指定し、デ
ータを書込む、メモリ３への書込みには時間がかかるが
、ＣＰＵＩは高速なバッファ４の書込み時間だけで終了
できる。従って、メモリコントローラ２によるメモリ３
への書込みに並行して、ＣＰＵＩは次の命令実行を行な
うことができる。

〔発明が解決しようとする課題〕

ところで、情報処理装置は複雑化し、記憶装置を機能別
に分割する場合がある。第４図にその一例を示す０本図
は１通常のプログラムやデータ用のメモリＭＳ２２と表
示用メモリなどのローカルメモリＬＭ１３に分割した例
である。

このような装置では、ＣＰＵＩが出力するＣＰＵバス６
のアドレスをデコードし、ＭＳ２２のアクセスかＬＭ１
３のアクセスか選択するアドレスデコーダ１２が必要と
なる。従って、ＭＳ２２を制御するメモリコントローラ
２はＣＰＵ１の起動信号ＡＤＳ８ではなく、アドレスデ
コーダ１２のデコード結果を待って起動される。

また、ＭＳ２２を制御するメモリコントローラ２を小型
化のためにゲートアレイなどでり、ＳＩ化することが一
般的に行われる。ところが、ＣＰＵＩが高速になり、Ｒ
ＤＹＩＯなどの人力信号のタイミング仕様（セットアツ
プ、ホールド時間）が厳しくなると、メモリコントロー
フ２が出力する信号は遅延が大きく、ＣＰＵＩに直結で
きない、そこで、第４図のように介郡ヲこ高速なＴＴＬ
素子などを使用したフリップフロップ１９を設け、メモ
リコントローラ２力１出力するアクセス終了信号ＭＳＲ
ＤＹ１６をＣＰＵ１の動作クロック２０に同期化し、Ｒ
ＤＹＩＯがＣＰＵＩのタイミング仕様を満たすようにす
る必要がある。この場合、同期化には１クロツクサイク
ル必要なので、ＭＳＲＤＹ１６は実際のＣＰＵＩの実行
終了より１クロツクサイクル前に出力する必要があ、る
。

従って、第４図のメモリコントローラ２に第２図の従来
技術を採用し、ＭＳ２２への書込みを高速化した場合１
Ｍ５２２への畜込みのタイムチャートは第５図のように
なる。

即ち、ＣＰＵＩがＡＤＳ８をアクティブにしＣＰＵバス
６にアドレスとデータを出力すると、アドレスデコーダ
１２はそのアドレスをデコードし、ＭＳ２２のアクセス
かＬＭ１３のアクセスか選択する。今、そのデコードに
は２クロツクサイクルかかるとする。ＭＳ２２のアクセ
スであるとき、アドレスデコーダ１２はＭＳ　ＲＥＱ１
４をアクティブ、本例では”Ｈｌｊにし、メモリコント
ローラ２を選択する。そして、ＭＳＲＥＱ１４がアクテ
ィブになって直ぐにメモリコントローラ２がＭＳＲＤＹ
ｌ　６をアクティブにしても、同期化のためにＣＰＵＩ
ヘアクセス終了が伝わるのはＲＤＹＩＯがアクティブに
なる５サイクル目である。ところが、バッファ４は高速
なのでＭＳＲＥＱ１４がアクティブになると直ちに書込
みを行え、実際には４サイクル目で終了することができ
る。

しかし、ＣＰＵ１を４サイクルで終了させるためには、
ＭＳＲＤＹｌ６は第５図よりも１サイクル前にアクティ
ブにすればよいが、その時点ではＭＳＲＥＱ１４はアク
ティブになっておらず、ＭＳ２２のアクセスかどうかメ
モリコントローラ２は判断できないという問題がある。

従って、従来の例では、第５図のようなタイムチャート
の場合、５サイクルが最小となってしまう。

本発明の目的は、上記問題を解決し、アドレスデコーダ
１２のデコード結果を待つことなく、メモリコントロー
ラ２から高速にＣＰＵＩにアクセス終了を伝えることに
ある。

（課題を解決するための手段〕 上記目的は、アドレスデコーダ１２に出力するデコード
結果ＭＳＲＥＱ１４を用いてメモリコントローラ２を起
動するのではなく、アドレスデコードとメモリコントロ
ーラ２の起動を並列に行い、デコードに要する時間を見
掛は上減らすことで、バッファ４に対する書込みを高速
化することにより達成される。

〔作用〕

ＣＰＵ１がＡＤＳ８をアクティブにし、ＷＲ９を書込み
状態にすると、メモリコントローラ２は、ＭＳＲＥＱ１
４がアクティブになったときバッファ４への書込みが終
了する１サイクル前のタイミングを予測し、ＭＳＲＤＹ
ｌ　６をアクティブにする。アドレスデコーダ１２がＭ
ＳＲＥＱ１４をアクティブにすると、その時点でＭＳＲ
ＤＹｌ６をサンプリングしてフリップフロップ１９で同
期化し、ＲＤＹｌｏをアクティブにする。ＭＳＲＥＱ１
４がアクティブにならなかった場合は、ＭＳＲＤＹｌ６
はサンプリングしないので、ＭＳＲＤＹｌ６でＣＰＵＩ
のアクセスが終了することはない。

〔実施例〕

以下、本発明の一実施例をｆＪ１図により説明する。

本図において、第４図と同じ番号のものは第４図と同じ
動作を行なうものである。２１にＭＳ２２のアクセス終
了信号ＭＳＲＬ）Ｙ１６とＭＳ２２のアクセス要求信号
ＭＳＲＥ（、Ｊｉ４（／Ｊｌｌ理積を行なうＡＮＤゲー
トである。

データを書込む場合、ＣＰＵＩはＡＬ）５６なアクティ
ブにし、ＷＲ９を書込みを示す“Ｈ”にする、また、Ｃ
ＰＵバス６に書込むデータとアドレスを出力する。メモ
リコントローラ２は、ＡＤＳ８がアクティブになりＷＲ
９が書込みを示すと、ＭＳＲＥＱ１４がアクティブにな
った場合にＭＳ２２へのアクセスが終了する１サイクル
前にＭＳＲＤＹｌ８をアクティブにする。

一方、アドレスデコーダ１２はＣＰＵバス６のアドレス
をデコードし１Ｍ５２２のアクセスの場合はＭＳＲＥＱ
１４を、ＬＭ１３へのアクセスの場合はＬＭＲＥＱ１５
をアクティブにする。

前者の場合、メモリコントローラ２は境にこの時点でＭ
ＳＲＤＹｌ６をアクティブにしているので、ＡＮＤゲー
ト２１でＭＳＲＤＹｌ６とＭＳＲＥＱ１４の論理積がと
られ、フリップフロップ１９へ入力される。フリップフ
ロップ１９はＣＰＵＩの動作クロック２０にてＭＳＲＤ
Ｙｌ６を同期化し、ＲＤＹｌｏを出力する。ＣＰＵ１は
ＲＤＹｌｏがアクティブになると書込みを終了する。

このときのタイムチャートを第６図に示す。

本図のように、ＭＳＲＤＹｌ６をＡＤＳ８から予測して
出力し、ＭＳＲＥＱ１４との論理積を取ることにより、
第５図の例ではＭＬ）ＹｌＯかアクティブになるまで最
低５サイクルかかつていたものが、本発明では４サイク
ルでアクティブにできるので、ＣＰＵＩの書込み時間を
短縮できる。

また、アドレスデコーダ１２がＬＭＲＥＱＩ５をアクテ
ィブにしたときは、ＡＮＤゲート２１によりＭＳＲＤＹ
１６をマスクするので、５Ｍ１３のアクセス終了信号Ｌ
ＭＲＤＹ１７がアクティブになるまでＲＤＹｌｏはアク
ティブにならず、間違ってＣＰＵＩのアクセスが終了す
ることはない。

本実施例では、メモリをＭＳ２２と５Ｍ１３の２つに分
けた場合を示したが、３つ以上に分けてもよい、また、
アドレスデコーダ１２をキャッシュ、ＭＳＲＥＱ１４を
キャッシュのヒツト／ミスヒツト信号に換えても差し支
えない。

〔発明の効果〕

本発明によれば、高速なＣＰＵＩの仕様を満たすために
第４図のような構成をとったＩＩ金に生じるインタアノ
エース上の遅延をなくすことができるので、実行的にメ
モリアクセスの尚連化が行なえる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
技術による記憶装置のブロック図、第３図は第２図のデ
ータ書込み時のタイムチャート、第４図は従来技術によ
る情報処理装置のブロック図、第５図は第４図のデータ
書込み時のタイムチャート、第６図は本発明によるデー
タ書込み時のタイムチャートである。 １　・・・ＣＰＵ ２　・・・メモリコントローラ ６　・・・ＣＰＵバス ８　・・・ＡＤＳ ９　・・・ＷＲ １０・・・　ＲＤＹ １２・・・アドレスデコーダ １３　・・・ＬＭ １４　・・・ＭＳＲＥＱ １５・・・ＬＭＲＥＱ １６・・・ＭＳＲＤＹ １７　・・・　ＬＭＲＤＹ １８　・・・ＯＲゲート １９　・・・　フリップフロップ ２０・・・クロック ２１　・・・ＡＮＤゲート ２２・・・ＭＳ □

Claims (1)

1. 【特許請求の範囲】 ＣＰＵと複数のメモリ、及び前記複数のメモリをそれぞ
   れ制御するメモリ制御部、及び前記ＣＰＵが出力するア
   ドレスをデコードし、前記複数のメモリのうち一つを選
   択するアドレスデコーダからなる情報処理装置において
   、 前記メモリ制御部は前記アドレスデコーダの選択結果の
   出力に先行して前記ＣＰＵの起動信号からアクセス終了
   信号を出力する手段と、 前記アドレスデコーダが出力する選択信号がアクティブ
   になった時点で、前記アクセス終了信号を前記ＣＰＵに
   送出する手段 を備えたことを特徴とする記憶装置の接続方式。