JP3299663B2 - 演算装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、メモリと入出力装置間
のデータの転送を行う演算装置に関するものである。
のデータの転送を行う演算装置に関するものである。
【０００２】
【従来の技術】マイクロプロセッサやディジタル信号処
理プロセッサなどの演算装置では、ＡＬＵなどの演算部
とメモリとでのデータのやりとりの他に、外部装置と接
続する入出力装置とメモリとの間でデータの転送を行う
必要がある。
理プロセッサなどの演算装置では、ＡＬＵなどの演算部
とメモリとでのデータのやりとりの他に、外部装置と接
続する入出力装置とメモリとの間でデータの転送を行う
必要がある。
【０００３】以下、入出力装置とメモリ間のデータの転
送について図６に示す概略ブロック図を参照しながら説
明する。図６において、１はデータメモリであり、デー
タを保持する。２はＡバスであり、データメモリ１と後
述する演算部６および入出力装置５とを接続する。３は
Ｂバスであり、データメモリ１と後述する演算部６およ
びレジスタ７とを接続する。５は入出力装置であり、演
算装置外部の回路（図示せず）と接続し、演算装置への
データの入出力を行う。６は演算部であり、Ａバス２と
後述するマルチプレクサ８のデータに対して演算を行
う。７は演算部６の出力を一時記憶するレジスタであ
る。８はマルチプレクサであり、レジスタ７からのデー
タとＡバス２の出力とを選択し、演算部６にデータを供
給する。９は命令メモリであり、演算部６で実行するプ
ログラムが保存されている。１０は命令デコーダであ
り、命令メモリ９から供給される命令をデコードすると
ともに、デコードした結果に従い、演算部６、Ａバス
２、Ｂバス３、レジスタ７、マルチプレクサ８を制御す
る。
送について図６に示す概略ブロック図を参照しながら説
明する。図６において、１はデータメモリであり、デー
タを保持する。２はＡバスであり、データメモリ１と後
述する演算部６および入出力装置５とを接続する。３は
Ｂバスであり、データメモリ１と後述する演算部６およ
びレジスタ７とを接続する。５は入出力装置であり、演
算装置外部の回路（図示せず）と接続し、演算装置への
データの入出力を行う。６は演算部であり、Ａバス２と
後述するマルチプレクサ８のデータに対して演算を行
う。７は演算部６の出力を一時記憶するレジスタであ
る。８はマルチプレクサであり、レジスタ７からのデー
タとＡバス２の出力とを選択し、演算部６にデータを供
給する。９は命令メモリであり、演算部６で実行するプ
ログラムが保存されている。１０は命令デコーダであ
り、命令メモリ９から供給される命令をデコードすると
ともに、デコードした結果に従い、演算部６、Ａバス
２、Ｂバス３、レジスタ７、マルチプレクサ８を制御す
る。
【０００４】以上のように構成された演算装置におい
て、その動作を説明する。 （１）入出力装置５からデータメモリ１にデータの転送
を行うとき 入出力装置５は、演算部制御部（図示せず）に、入出力
装置５とデータメモリ１へのデータ転送を行うため、Ａ
バス２の利用を要求する。演算部制御部は、入出力装置
５からの要求に従い、演算部６およびＡバス２の利用を
一時停止する。入出力装置５は、Ａバス２を用いて、デ
ータメモリ１に向けて、データの転送を行う。 （２）メモリから入出力装置にデータの転送を行うとき 入出力装置５は、演算部制御部（図示せず）に、データ
メモリ１から入出力装置５へのデータ転送を行うため、
Ａバス２の利用を要求する。演算部制御部は、入出力装
置５からの要求に従い、演算部６およびＡバス２の利用
を一時停止する。入出力装置５は、Ａバス２を用いて、
データメモリ１から入出力装置５へ、データの転送を行
う。 （３）入出力装置とメモリ間でのデータ転送が行われな
いとき データメモリ１から、Ａバス２およびＢバス３を介し、
マルチプレクサ８を介して演算部６へデータを供給す
る。演算部６は演算を行い、演算結果をレジスタ７に出
力する。
て、その動作を説明する。 （１）入出力装置５からデータメモリ１にデータの転送
を行うとき 入出力装置５は、演算部制御部（図示せず）に、入出力
装置５とデータメモリ１へのデータ転送を行うため、Ａ
バス２の利用を要求する。演算部制御部は、入出力装置
５からの要求に従い、演算部６およびＡバス２の利用を
一時停止する。入出力装置５は、Ａバス２を用いて、デ
ータメモリ１に向けて、データの転送を行う。 （２）メモリから入出力装置にデータの転送を行うとき 入出力装置５は、演算部制御部（図示せず）に、データ
メモリ１から入出力装置５へのデータ転送を行うため、
Ａバス２の利用を要求する。演算部制御部は、入出力装
置５からの要求に従い、演算部６およびＡバス２の利用
を一時停止する。入出力装置５は、Ａバス２を用いて、
データメモリ１から入出力装置５へ、データの転送を行
う。 （３）入出力装置とメモリ間でのデータ転送が行われな
いとき データメモリ１から、Ａバス２およびＢバス３を介し、
マルチプレクサ８を介して演算部６へデータを供給す
る。演算部６は演算を行い、演算結果をレジスタ７に出
力する。
【０００５】なお、上記の場合、演算部６へ供給するデ
ータは、２つともデータメモリ１から供給されたが、レ
ジスタ７からマルチプレクサ８を介して、レジスタのデ
ータに対して演算を行うこともできる。
ータは、２つともデータメモリ１から供給されたが、レ
ジスタ７からマルチプレクサ８を介して、レジスタのデ
ータに対して演算を行うこともできる。
【０００６】以上のようにして入出力装置５とデータメ
モリ１間のデータ転送を行い、入出力装置５とデータメ
モリ１間でデータのやりとりがある場合、演算部６は動
作を停止する。
モリ１間のデータ転送を行い、入出力装置５とデータメ
モリ１間でデータのやりとりがある場合、演算部６は動
作を停止する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の演算装置では、入出力装置とデータメモリとの間で
データ転送が起こる際には、常に演算部は動作を一時停
止するため、入出力するデータ数が増加すると、演算部
の動作を停止する時間が増加し、演算能力が低下する。
来の演算装置では、入出力装置とデータメモリとの間で
データ転送が起こる際には、常に演算部は動作を一時停
止するため、入出力するデータ数が増加すると、演算部
の動作を停止する時間が増加し、演算能力が低下する。
【０００８】一方、演算部の動作を一時停止しないで、
入出力装置とデータメモリ間のデータ転送と演算部での
演算を並列に実行しようとする場合、入出力装置とデー
タメモリ間を接続する入出力バスを用意する必要があ
る。この場合、回路面積が増大するため、高価な演算装
置となる。
入出力装置とデータメモリ間のデータ転送と演算部での
演算を並列に実行しようとする場合、入出力装置とデー
タメモリ間を接続する入出力バスを用意する必要があ
る。この場合、回路面積が増大するため、高価な演算装
置となる。
【０００９】本発明は、上記従来の問題を解決するもの
であり、入出力装置を備え、演算機能力が高く、かつ安
価な演算装置を提供することを目的とするものである。
であり、入出力装置を備え、演算機能力が高く、かつ安
価な演算装置を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の演算装置は、命令デコーダが、バス利用サ
イクルでのバスの利用予定をバス制御部に連絡し、バス
制御部は、演算部での演算オペランドがレジスタの場合
や、複数のバスを持つアーキテクチャの演算装置におい
て該当バスを用いない命令の時など、バスの利用がない
マシンサイクルを利用して入出力装置とデータメモリ間
でデータの転送を行うようにしたものである。
に、本発明の演算装置は、命令デコーダが、バス利用サ
イクルでのバスの利用予定をバス制御部に連絡し、バス
制御部は、演算部での演算オペランドがレジスタの場合
や、複数のバスを持つアーキテクチャの演算装置におい
て該当バスを用いない命令の時など、バスの利用がない
マシンサイクルを利用して入出力装置とデータメモリ間
でデータの転送を行うようにしたものである。
【００１１】また、入出力装置とバスの間にバッファメ
モリを介することで、演算部での演算でバスの利用が続
いている場合においても、一時的にデータを保存できる
ようにしたものである。
モリを介することで、演算部での演算でバスの利用が続
いている場合においても、一時的にデータを保存できる
ようにしたものである。
【００１２】また、バッファメモリが一杯になった場合
は、演算部の動作を停止するとともに、入出力装置が強
制的にバスを利用し、データメモリ・バッファメモリ間
のデータ転送を行うようにしたものである。
は、演算部の動作を停止するとともに、入出力装置が強
制的にバスを利用し、データメモリ・バッファメモリ間
のデータ転送を行うようにしたものである。
【００１３】
【作用】本発明は、上記構成により、メモリと入出力装
置間でのデータ転送時に演算部は動作を停止しないた
め、入出力を行うことで動的ステップ数が増加しない、
つまり大量のデータ転送があっても演算能力が低下しな
い高い演算能力を持つ演算装置を提供することができ
る。また、メモリと入出力装置との間に、バスを新規に
は付加する必要がないため、回路面積の増加を防ぐこと
ができ、低コストな演算装置を提供することが可能とな
る。
置間でのデータ転送時に演算部は動作を停止しないた
め、入出力を行うことで動的ステップ数が増加しない、
つまり大量のデータ転送があっても演算能力が低下しな
い高い演算能力を持つ演算装置を提供することができ
る。また、メモリと入出力装置との間に、バスを新規に
は付加する必要がないため、回路面積の増加を防ぐこと
ができ、低コストな演算装置を提供することが可能とな
る。
【００１４】
（実施例１）以下、本発明の入出力装置を備えた演算装
置の実施例を、図面を参照しながら説明する。図１は本
発明の第１の実施例における演算装置の構成を示す概略
ブロック図であり、上記の従来例の説明で用いた符号が
同一の部分に付してある。図１において、１はデータメ
モリであり、データを保持する。２はＡバスであり、デ
ータメモリ１と後述するマルチプレクサ８およびバッフ
ァメモリ４とを接続する。３はＢバスであり、データメ
モリ１と後述する演算部６およびレジスタ７とを接続す
る。４はバッファメモリであり、入出力装置５からの入
力を一時保存するとともに、データメモリ１からＡバス
２を介して受け取ったデータを、入出力装置５から出力
するまでの時間の間、データを一時保持する。５は入出
力装置であり、演算装置外部の回路（図示せず）と接続
し、演算装置へのデータの入出力を行う。６は演算部で
あり、Ａバス２と後述するマルチプレクサ８のデータに
対して演算を行い、後述するレジスタ７へデータを出力
する。７は演算部６の出力を一時記憶するレジスタであ
る。８はマルチプレクサであり、レジスタ７からのデー
タとＡバス２の出力とを選択し、演算部６にデータを供
給する。９は命令メモリであり、演算部６で実行するプ
ログラムが保存されている。１０は命令デコーダであ
り、命令メモリ９から供給される命令をデコードすると
ともに、デコードした結果に従い、演算部６、Ａバス
２、Ｂバス３、レジスタ７、マルチプレクサ８を制御す
る。１１はバス制御部であり、命令デコーダ１０および
入出力装置５の要求により、バスの調停を行う。
置の実施例を、図面を参照しながら説明する。図１は本
発明の第１の実施例における演算装置の構成を示す概略
ブロック図であり、上記の従来例の説明で用いた符号が
同一の部分に付してある。図１において、１はデータメ
モリであり、データを保持する。２はＡバスであり、デ
ータメモリ１と後述するマルチプレクサ８およびバッフ
ァメモリ４とを接続する。３はＢバスであり、データメ
モリ１と後述する演算部６およびレジスタ７とを接続す
る。４はバッファメモリであり、入出力装置５からの入
力を一時保存するとともに、データメモリ１からＡバス
２を介して受け取ったデータを、入出力装置５から出力
するまでの時間の間、データを一時保持する。５は入出
力装置であり、演算装置外部の回路（図示せず）と接続
し、演算装置へのデータの入出力を行う。６は演算部で
あり、Ａバス２と後述するマルチプレクサ８のデータに
対して演算を行い、後述するレジスタ７へデータを出力
する。７は演算部６の出力を一時記憶するレジスタであ
る。８はマルチプレクサであり、レジスタ７からのデー
タとＡバス２の出力とを選択し、演算部６にデータを供
給する。９は命令メモリであり、演算部６で実行するプ
ログラムが保存されている。１０は命令デコーダであ
り、命令メモリ９から供給される命令をデコードすると
ともに、デコードした結果に従い、演算部６、Ａバス
２、Ｂバス３、レジスタ７、マルチプレクサ８を制御す
る。１１はバス制御部であり、命令デコーダ１０および
入出力装置５の要求により、バスの調停を行う。
【００１５】以上のように構成された演算装置におい
て、入出力装置５とデータメモリ１との間でのデータの
転送を行う方法を説明する。まず、以下に説明する演算
装置のパイプライン構造について、図２を用いて説明す
る。本演算装置は、３段のパイプラインで構成されてい
る。図２に示すＡ／Ｂ／Ｃの命令列のように３つの命令
をオーバーラップさせて同時実行する。各ステージは、
命令フェッチ／命令デコード／実行の３段の構成であ
る。以下に、それぞれのパイプラインステージでの動作
について説明する。 （１）命令フェッチ 命令ポインタ（図示せず）が命令メモリのアドレスを提
供し、それに従い、命令メモリ９からデータの供給を受
ける。 （２）命令デコード 命令メモリ９からの命令をデコードし、次の実行ステー
ジでどのような命令を実行するかをデコードする。本演
算装置では、命令デコーダ１０は、命令デコードのステ
ージで、次の実行ステージにＡバス２を利用するかしな
いかの信号（ＢＵＳＵＳＥ−）を出力する。例えば、本
実施例では、実行ステージでＡバス２を利用しない場
合、１であり、実行ステージでＡバス２を利用する場合
０である信号とする。Ａバス２を利用しない命令とは、
２つのオペランドのうち、どちらかまたは、両方がレジ
スタ７であるものなどである。例えば、オペランドがレ
ジスタの場合は、Ａバス２とレジスタ７の出力とを選択
するマルチプレクサ８がレジスタ７を選択する。このた
め、Ａバス２は、利用されない。 （３）実行 上記した命令デコードのステージでデコードされた内容
に従い、演算を行う。例えば、データメモリ１から２デ
ータを取り出し、演算を行い、レジスタに格納する命令
の場合は、データメモリ１からＡバス２およびＢバス３
にデータを出力する。マルチプレクサ８は、Ａバス２を
選択する。演算部６は、Ｂバスのデータおよびマルチプ
レクサ８のデータに対し、演算を行う。演算終了後、レ
ジスタ７に値を格納する。
て、入出力装置５とデータメモリ１との間でのデータの
転送を行う方法を説明する。まず、以下に説明する演算
装置のパイプライン構造について、図２を用いて説明す
る。本演算装置は、３段のパイプラインで構成されてい
る。図２に示すＡ／Ｂ／Ｃの命令列のように３つの命令
をオーバーラップさせて同時実行する。各ステージは、
命令フェッチ／命令デコード／実行の３段の構成であ
る。以下に、それぞれのパイプラインステージでの動作
について説明する。 （１）命令フェッチ 命令ポインタ（図示せず）が命令メモリのアドレスを提
供し、それに従い、命令メモリ９からデータの供給を受
ける。 （２）命令デコード 命令メモリ９からの命令をデコードし、次の実行ステー
ジでどのような命令を実行するかをデコードする。本演
算装置では、命令デコーダ１０は、命令デコードのステ
ージで、次の実行ステージにＡバス２を利用するかしな
いかの信号（ＢＵＳＵＳＥ−）を出力する。例えば、本
実施例では、実行ステージでＡバス２を利用しない場
合、１であり、実行ステージでＡバス２を利用する場合
０である信号とする。Ａバス２を利用しない命令とは、
２つのオペランドのうち、どちらかまたは、両方がレジ
スタ７であるものなどである。例えば、オペランドがレ
ジスタの場合は、Ａバス２とレジスタ７の出力とを選択
するマルチプレクサ８がレジスタ７を選択する。このた
め、Ａバス２は、利用されない。 （３）実行 上記した命令デコードのステージでデコードされた内容
に従い、演算を行う。例えば、データメモリ１から２デ
ータを取り出し、演算を行い、レジスタに格納する命令
の場合は、データメモリ１からＡバス２およびＢバス３
にデータを出力する。マルチプレクサ８は、Ａバス２を
選択する。演算部６は、Ｂバスのデータおよびマルチプ
レクサ８のデータに対し、演算を行う。演算終了後、レ
ジスタ７に値を格納する。
【００１６】次に、入出力装置５からデータメモリ１へ
のデータ転送を行う場合を説明する。外部回路（図示せ
ず）から入出力装置５へデータの書き込みが行われる
と、入出力装置５は、バス制御部１１にバスの利用要求
（ＢＵＳＲＥＱ：要求があるときに１、要求がないとき
０）を出力する。また、同時に、入出力装置５からデー
タをバッファメモリ４に移動する。
のデータ転送を行う場合を説明する。外部回路（図示せ
ず）から入出力装置５へデータの書き込みが行われる
と、入出力装置５は、バス制御部１１にバスの利用要求
（ＢＵＳＲＥＱ：要求があるときに１、要求がないとき
０）を出力する。また、同時に、入出力装置５からデー
タをバッファメモリ４に移動する。
【００１７】バス制御部１１は、命令デコーダからの
“ＢＵＳＵＳＥ−”および入出力装置５からの“ＢＵＳ
ＲＥＱ”信号に基づいて、バスの調停を行う。 “ＢＵＳＵＳＥ−”＝１かつ“ＢＵＳＲＥＱ”＝１の場
合 Ａバス２が空いているため、バッファメモリ４とデータ
メモリ１間のデータの転送を行う。 “ＢＵＳＵＳＥ−”＝０かつ“ＢＵＳＲＥＱ”＝１の場
合 Ａバス２を演算部６が利用する。このため、データはバ
ッファメモリ４に蓄えられたままである。 “ＢＵＳＵＳＥ−”＝１かつ“ＢＵＳＲＥＱ”＝０の場
合 Ａバス２が空いているが、バッファメモリ４が空のた
め、Ａバス２は利用されない。 “ＢＵＳＵＳＥ−”＝０かつ“ＢＵＳＲＥＱ”＝０の場
合 Ａバス２を演算部６が利用する。“ＢＵＳＵＳＥ−”＝
０かつ“ＢＵＳＲＥＱ”＝１の場合が続くとき、バッフ
ァメモリ４の書き込み領域に空き領域がある場合は、入
出力装置５からの入力データはそのまま、バッファメモ
リ４に書き込まれる。さらに、“ＢＵＳＵＳＥ−”＝０
かつ“ＢＵＳＲＥＱ”＝１が続く場合、バッファメモリ
４の書き込み領域に空き領域がなくなる。このとき、入
出力装置５は、バス制御部１１に対し、“ＨＢＵＳＲＥ
Ｑ”信号を１とする。この“ＨＢＵＳＲＥＱ”信号は、
“ＢＵＳＵＳＥ−”信号が１であっても、バスの利用権
を入出力装置５に譲るものである。この場合、演算部６
へデータメモリ１からのデータの供給ができないため、
演算部６での演算は一時停止する。
“ＢＵＳＵＳＥ−”および入出力装置５からの“ＢＵＳ
ＲＥＱ”信号に基づいて、バスの調停を行う。 “ＢＵＳＵＳＥ−”＝１かつ“ＢＵＳＲＥＱ”＝１の場
合 Ａバス２が空いているため、バッファメモリ４とデータ
メモリ１間のデータの転送を行う。 “ＢＵＳＵＳＥ−”＝０かつ“ＢＵＳＲＥＱ”＝１の場
合 Ａバス２を演算部６が利用する。このため、データはバ
ッファメモリ４に蓄えられたままである。 “ＢＵＳＵＳＥ−”＝１かつ“ＢＵＳＲＥＱ”＝０の場
合 Ａバス２が空いているが、バッファメモリ４が空のた
め、Ａバス２は利用されない。 “ＢＵＳＵＳＥ−”＝０かつ“ＢＵＳＲＥＱ”＝０の場
合 Ａバス２を演算部６が利用する。“ＢＵＳＵＳＥ−”＝
０かつ“ＢＵＳＲＥＱ”＝１の場合が続くとき、バッフ
ァメモリ４の書き込み領域に空き領域がある場合は、入
出力装置５からの入力データはそのまま、バッファメモ
リ４に書き込まれる。さらに、“ＢＵＳＵＳＥ−”＝０
かつ“ＢＵＳＲＥＱ”＝１が続く場合、バッファメモリ
４の書き込み領域に空き領域がなくなる。このとき、入
出力装置５は、バス制御部１１に対し、“ＨＢＵＳＲＥ
Ｑ”信号を１とする。この“ＨＢＵＳＲＥＱ”信号は、
“ＢＵＳＵＳＥ−”信号が１であっても、バスの利用権
を入出力装置５に譲るものである。この場合、演算部６
へデータメモリ１からのデータの供給ができないため、
演算部６での演算は一時停止する。
【００１８】以上に示した動作により、データメモリ１
と入出力装置５との間でデータのやりとりを行う。バス
制御部１１は、演算部６でのオペランドがレジスタ７ま
たはバッファメモリ４が一杯の時にのみＡバス２の利用
許可を入出力装置５に与える。
と入出力装置５との間でデータのやりとりを行う。バス
制御部１１は、演算部６でのオペランドがレジスタ７ま
たはバッファメモリ４が一杯の時にのみＡバス２の利用
許可を入出力装置５に与える。
【００１９】次に、データメモリ１から入出力装置５へ
データ転送を行う場合について説明する。外部回路（図
示せず）から入出力装置５へデータの出力の要求がある
と、入出力装置５は、バス制御部１１にバスの利用要求
（ＢＵＳＲＥＱ：要求があるときに１、要求がないとき
０）を出力する。また、同時に、データをバッファメモ
リ４から入出力装置５に移動する。
データ転送を行う場合について説明する。外部回路（図
示せず）から入出力装置５へデータの出力の要求がある
と、入出力装置５は、バス制御部１１にバスの利用要求
（ＢＵＳＲＥＱ：要求があるときに１、要求がないとき
０）を出力する。また、同時に、データをバッファメモ
リ４から入出力装置５に移動する。
【００２０】入出力装置５からデータメモリ１へのデー
タ転送時と同様に、バス制御部１１は、命令デコーダか
らの“ＢＵＳＵＳＥ−”および入出力装置５からの“Ｂ
ＵＳＲＥＱ”信号に基づいて、バスの調停を行う。 “ＢＵＳＵＳＥ−”＝１かつ“ＢＵＳＲＥＱ”＝１の場
合 Ａバス２が空いているため、バッファメモリ４とデータ
メモリ１間のデータの転送を行う。 “ＢＵＳＵＳＥ−”＝０かつ“ＢＵＳＲＥＱ”＝１の場
合 Ａバス２を演算部６が利用する。このため、バッファメ
モリ４に入出力装置５から出力すべきデータが存在する
場合は、バッファメモリ４から入出力装置５にデータが
供給される。バッファメモリ４に入出力装置５から出力
すべきデータが存在しない場合は、入出力装置５は、
“ＨＢＵＳＲＥＱ−”を１とし、強制的にＡバス２の利
用権を獲得し、データメモリ１からバッファメモリ４へ
のデータの転送を行う。この場合、演算部６へデータメ
モリ１からのデータの供給ができないため、演算部６で
の演算は一時停止する。 “ＢＵＳＵＳＥ−”＝１かつ“ＢＵＳＲＥＱ”＝０の場
合 Ａバス２は利用されない。 “ＢＵＳＵＳＥ−”＝０かつ“ＢＵＳＲＥＱ”＝０の場
合 Ａバス２を演算部６が利用する。上記したように、“Ｂ
ＵＳＵＳＥ−”＝０かつ“ＨＢＵＳＲＥＱ”＝１の場合
は、入出力装置５がＡバス２の利用権を獲得する。この
場合、演算部６へデータメモリ１からのデータの供給が
できないため、演算部６での演算は一時停止する。この
ようなことが多く発生すると、入出力装置５とバッファ
メモリ４間のデータ転送と演算部６での演算を同時実行
できる場合が減少する。しかし、入出力装置５からは、
データメモリ１のある一群の配列データを順序よく出力
することが多いため、次に出力するデータの予想がつく
ことが多い。このため、入出力装置５は次に転送すべき
データを予想し、“ＢＵＳＵＳＥ−”＝１のタイミング
にバッファメモリ４にデータを転送しておくようにす
る。
タ転送時と同様に、バス制御部１１は、命令デコーダか
らの“ＢＵＳＵＳＥ−”および入出力装置５からの“Ｂ
ＵＳＲＥＱ”信号に基づいて、バスの調停を行う。 “ＢＵＳＵＳＥ−”＝１かつ“ＢＵＳＲＥＱ”＝１の場
合 Ａバス２が空いているため、バッファメモリ４とデータ
メモリ１間のデータの転送を行う。 “ＢＵＳＵＳＥ−”＝０かつ“ＢＵＳＲＥＱ”＝１の場
合 Ａバス２を演算部６が利用する。このため、バッファメ
モリ４に入出力装置５から出力すべきデータが存在する
場合は、バッファメモリ４から入出力装置５にデータが
供給される。バッファメモリ４に入出力装置５から出力
すべきデータが存在しない場合は、入出力装置５は、
“ＨＢＵＳＲＥＱ−”を１とし、強制的にＡバス２の利
用権を獲得し、データメモリ１からバッファメモリ４へ
のデータの転送を行う。この場合、演算部６へデータメ
モリ１からのデータの供給ができないため、演算部６で
の演算は一時停止する。 “ＢＵＳＵＳＥ−”＝１かつ“ＢＵＳＲＥＱ”＝０の場
合 Ａバス２は利用されない。 “ＢＵＳＵＳＥ−”＝０かつ“ＢＵＳＲＥＱ”＝０の場
合 Ａバス２を演算部６が利用する。上記したように、“Ｂ
ＵＳＵＳＥ−”＝０かつ“ＨＢＵＳＲＥＱ”＝１の場合
は、入出力装置５がＡバス２の利用権を獲得する。この
場合、演算部６へデータメモリ１からのデータの供給が
できないため、演算部６での演算は一時停止する。この
ようなことが多く発生すると、入出力装置５とバッファ
メモリ４間のデータ転送と演算部６での演算を同時実行
できる場合が減少する。しかし、入出力装置５からは、
データメモリ１のある一群の配列データを順序よく出力
することが多いため、次に出力するデータの予想がつく
ことが多い。このため、入出力装置５は次に転送すべき
データを予想し、“ＢＵＳＵＳＥ−”＝１のタイミング
にバッファメモリ４にデータを転送しておくようにす
る。
【００２１】以上説明したように、本実施例によれば、
演算部６で行う演算に、一定の比率でオペランドがレジ
スタ７であり、入出力装置５からデータメモリ１への書
き込みまたは読み出し要求が一定の割合で発生する場合
には、バッファメモリ４は一杯または空にならず、デー
タメモリ１と入出力装置５とのデータ転送と演算部６で
の演算が並列に実行される。このため、データ転送数が
増加しても、演算部６が常に動作をし続けることができ
る。
演算部６で行う演算に、一定の比率でオペランドがレジ
スタ７であり、入出力装置５からデータメモリ１への書
き込みまたは読み出し要求が一定の割合で発生する場合
には、バッファメモリ４は一杯または空にならず、デー
タメモリ１と入出力装置５とのデータ転送と演算部６で
の演算が並列に実行される。このため、データ転送数が
増加しても、演算部６が常に動作をし続けることができ
る。
【００２２】また、バスを新規に付加する必要がないた
め、回路面積の増加を防ぐことができる。このため、低
コストな演算装置を提供することが可能となる。
め、回路面積の増加を防ぐことができる。このため、低
コストな演算装置を提供することが可能となる。
【００２３】（実施例２）次に、データメモリとしてス
タティックカラムモードまたは高速ページを備えたＤＲ
ＡＭを利用した場合の第２の実施例について説明する。
タティックカラムモードまたは高速ページを備えたＤＲ
ＡＭを利用した場合の第２の実施例について説明する。
【００２４】スタティックカラムモードまたは高速ペー
ジモードを備えたＤＲＡＭでは、ＲＡＳを下げたままに
しておけば、同一ロウアドレスの中で、ＳＲＡＭのよう
に高速にアクセスすることができる。
ジモードを備えたＤＲＡＭでは、ＲＡＳを下げたままに
しておけば、同一ロウアドレスの中で、ＳＲＡＭのよう
に高速にアクセスすることができる。
【００２５】図３を用いてスタティックカラムモードで
の動作を説明する。スタティックカラムモードではＲＡ
Ｓを下げるときに、ロウアドレスを与える。次に、ＣＡ
Ｓを下げるときに、コラムアドレスを与える。以後、Ｒ
ＡＳおよびＣＡＳを下げたままにしておいて、アドレス
を変化させると、そのコラムアドレスに対応したアクセ
スが可能となる。
の動作を説明する。スタティックカラムモードではＲＡ
Ｓを下げるときに、ロウアドレスを与える。次に、ＣＡ
Ｓを下げるときに、コラムアドレスを与える。以後、Ｒ
ＡＳおよびＣＡＳを下げたままにしておいて、アドレス
を変化させると、そのコラムアドレスに対応したアクセ
スが可能となる。
【００２６】スタティックカラムモードでは、アドレス
を変化させるのみでコラムアドレスに対応したアクセス
が可能であるが、高速ページモードでは、ＲＡＳを下げ
たままにして、ＣＡＳを変化させる。このとき、ＣＡＳ
の立ち下がりのエッジのタイミングで、データのアクセ
スが行われる。
を変化させるのみでコラムアドレスに対応したアクセス
が可能であるが、高速ページモードでは、ＲＡＳを下げ
たままにして、ＣＡＳを変化させる。このとき、ＣＡＳ
の立ち下がりのエッジのタイミングで、データのアクセ
スが行われる。
【００２７】上記したように、スタティックカラムモー
ドまたは高速ページモードを持ったＤＲＡＭでは、同一
ロウアドレス内でのアクセスが高速となる。この特徴を
本演算装置に適用した例について述べる。
ドまたは高速ページモードを持ったＤＲＡＭでは、同一
ロウアドレス内でのアクセスが高速となる。この特徴を
本演算装置に適用した例について述べる。
【００２８】前述のデータメモリ１と入出力装置５とで
のデータ転送の場合、３段のパイプラインを持ったモデ
ルを用いた。本実施例では、図４に示すように、５段の
パイプラインを持ったプロセッサを用いる。命令フェッ
チ／命令プリデコード／命令デコード／実行／書き込み
の５ステージである。このモデルにおいては、命令のデ
コードに関するステージが命令プリデコード／命令デコ
ードの２ステージあるため、実際にバスを利用する実行
ステージで、バスを用いない命令が２マシンサイクルに
わたって連続するかどうかを調べることができる。
のデータ転送の場合、３段のパイプラインを持ったモデ
ルを用いた。本実施例では、図４に示すように、５段の
パイプラインを持ったプロセッサを用いる。命令フェッ
チ／命令プリデコード／命令デコード／実行／書き込み
の５ステージである。このモデルにおいては、命令のデ
コードに関するステージが命令プリデコード／命令デコ
ードの２ステージあるため、実際にバスを利用する実行
ステージで、バスを用いない命令が２マシンサイクルに
わたって連続するかどうかを調べることができる。
【００２９】図４においては、Ａの命令が命令デコード
ステージにあるマシンサイクルでは、Ａの命令がレジス
タ間演算であることが分かり、Ｂの命令はプリデコード
ステージにあるためデコードされ、Ｂの命令もレジスタ
間演算であることがわかる。このときに、“ＢＵＳＵＳ
Ｅ−”信号を１とする。つまり、本実施例では、上記第
１の実施例と異なり、次の２マシンサイクルにわたって
バスが空いている時に、ＢＵＳＵＳＥ−信号が１とな
る。
ステージにあるマシンサイクルでは、Ａの命令がレジス
タ間演算であることが分かり、Ｂの命令はプリデコード
ステージにあるためデコードされ、Ｂの命令もレジスタ
間演算であることがわかる。このときに、“ＢＵＳＵＳ
Ｅ−”信号を１とする。つまり、本実施例では、上記第
１の実施例と異なり、次の２マシンサイクルにわたって
バスが空いている時に、ＢＵＳＵＳＥ−信号が１とな
る。
【００３０】ＢＵＳＵＳＥ−信号の意味が異なっている
が、実行ステージでの動作は図１を用いて説明できるた
め、図１を用いて説明を行う。バッファメモリ４がある
ため、入出力装置５とデータメモリ１間でのデータの転
送は、複数のデータを続けて行うことが可能である。本
実施例では、バスが２マシンサイクル空いている時にＢ
ＵＳＵＳＥ−信号が１となる。一方、ＢＵＳＲＥＱ信号
は、バッファメモリに２データ以上が蓄えられた時に１
となる。バス制御部１１での動作は第１の実施例と同様
である。バス制御部１１が、入出力装置５とデータメモ
リ１の転送を許可するのは、 ・バッファメモリ４に２データ以上が蓄えられている。 ・Ａバス２が２マシンサイクルにわたって空いている。 場合である。このため、バッファメモリ４とデータメモ
リ１とで、データの転送が行われるときには、２データ
以上が可能である。データメモリ１中の入出力回路とア
クセス領域を同一ロウアドレスと設定した場合、ＤＲＡ
Ｍには、スタティックカラムモードまたは、高速ページ
モードを用いて入出力装置５から、書き込み／読み込み
が実行できる。
が、実行ステージでの動作は図１を用いて説明できるた
め、図１を用いて説明を行う。バッファメモリ４がある
ため、入出力装置５とデータメモリ１間でのデータの転
送は、複数のデータを続けて行うことが可能である。本
実施例では、バスが２マシンサイクル空いている時にＢ
ＵＳＵＳＥ−信号が１となる。一方、ＢＵＳＲＥＱ信号
は、バッファメモリに２データ以上が蓄えられた時に１
となる。バス制御部１１での動作は第１の実施例と同様
である。バス制御部１１が、入出力装置５とデータメモ
リ１の転送を許可するのは、 ・バッファメモリ４に２データ以上が蓄えられている。 ・Ａバス２が２マシンサイクルにわたって空いている。 場合である。このため、バッファメモリ４とデータメモ
リ１とで、データの転送が行われるときには、２データ
以上が可能である。データメモリ１中の入出力回路とア
クセス領域を同一ロウアドレスと設定した場合、ＤＲＡ
Ｍには、スタティックカラムモードまたは、高速ページ
モードを用いて入出力装置５から、書き込み／読み込み
が実行できる。
【００３１】以上説明したように、本実施例によれば、
レジスタ間演算が２マシンサイクル続く場合などバスが
２マシンサイクル空く場合に、ＤＲＡＭへの書き込み／
読み出しが高速ページモード／スタティックカラムモー
ドを用いて行える。このため、ＤＲＡＭのアクセス時間
が高速となり、バスをより有効に利用することができ
る。
レジスタ間演算が２マシンサイクル続く場合などバスが
２マシンサイクル空く場合に、ＤＲＡＭへの書き込み／
読み出しが高速ページモード／スタティックカラムモー
ドを用いて行える。このため、ＤＲＡＭのアクセス時間
が高速となり、バスをより有効に利用することができ
る。
【００３２】なお、上記の説明では、レジスタの演算が
２命令続く場合について述べたが、パイプラインをより
深くすることで、３命令連続く場合、４命令続く場合と
増加させることもできる。この場合、ＤＲＡＭが高速動
作する割合が増加するため、よりバスを有効に使うこと
ができる。このため、より安価で高性能な演算装置を提
供することができる。
２命令続く場合について述べたが、パイプラインをより
深くすることで、３命令連続く場合、４命令続く場合と
増加させることもできる。この場合、ＤＲＡＭが高速動
作する割合が増加するため、よりバスを有効に使うこと
ができる。このため、より安価で高性能な演算装置を提
供することができる。
【００３３】また、本実施例では、高速ページモード／
スタティックカラムモードを備えたＤＲＡＭについて述
べたが、通常メモリを用い、２マシンサイクル連続して
バスが空く場合にのみ、１ワードのデータ転送を２マシ
ンサイクル用いてゆっくり行うことも考えられる。この
場合、入出力装置５のバスドライ場の大きさを小さくす
ることができるので、消費電力を減少させる効果があ
る。
スタティックカラムモードを備えたＤＲＡＭについて述
べたが、通常メモリを用い、２マシンサイクル連続して
バスが空く場合にのみ、１ワードのデータ転送を２マシ
ンサイクル用いてゆっくり行うことも考えられる。この
場合、入出力装置５のバスドライ場の大きさを小さくす
ることができるので、消費電力を減少させる効果があ
る。
【００３４】（実施例３）次に、インタリーブ構成のメ
モリを用いた実施例について述べる。メモリを構成する
複数の部分をいくつかのパンクに分けることで、複数語
の読み書きが一括してできるようなメモリ構成を取るも
のをインタリーブ構成のメモリと呼ぶ。本実施例は、図
１におけるデータメモリ１として、インタリーブ構成の
メモリを用いた場合である。
モリを用いた実施例について述べる。メモリを構成する
複数の部分をいくつかのパンクに分けることで、複数語
の読み書きが一括してできるようなメモリ構成を取るも
のをインタリーブ構成のメモリと呼ぶ。本実施例は、図
１におけるデータメモリ１として、インタリーブ構成の
メモリを用いた場合である。
【００３５】図５はインタリーブ構成のメモリを示すブ
ロック図である。本実施例では、奇数バンク２１と偶数
バンク２２の２バンクを持っており、それぞれラッチ２
３、２４を介してマルチプレクサ２５に接続されてい
る。連続したアドレスへのアクセスでは、奇数バンク２
１／偶数バンク２２とアクセスするため、１マシンサイ
クルで２ワードのデータアクセスを行うことができる。
このようなメモリを用い，バスは、１マシンサイクルに
２回動かすことで、１マシンサイクルに２回積和命令を
行うプロセッサがある（Ａ１６ｂＬow−Ｐower−Ｃonsu
mption ＤigitalＳignal Ｐrocessor，［ＷＰ２．
２］，ＩＳＳＣＣ ９３参照）。
ロック図である。本実施例では、奇数バンク２１と偶数
バンク２２の２バンクを持っており、それぞれラッチ２
３、２４を介してマルチプレクサ２５に接続されてい
る。連続したアドレスへのアクセスでは、奇数バンク２
１／偶数バンク２２とアクセスするため、１マシンサイ
クルで２ワードのデータアクセスを行うことができる。
このようなメモリを用い，バスは、１マシンサイクルに
２回動かすことで、１マシンサイクルに２回積和命令を
行うプロセッサがある（Ａ１６ｂＬow−Ｐower−Ｃonsu
mption ＤigitalＳignal Ｐrocessor，［ＷＰ２．
２］，ＩＳＳＣＣ ９３参照）。
【００３６】上記のようなメモリとバスを持った演算装
置に、本発明を適用した場合、入出力装置５は、バッフ
ァメモリ４にデータを書き込む。バッファメモリ４に、
２データがそろった時点で、ＢＵＳＲＥＱを１とする。
このため、２データがそろった時点で、バス要求が出力
されるため、バスサイクルを効率的に利用することがで
きる。このため、演算性能を向上させることができる。
置に、本発明を適用した場合、入出力装置５は、バッフ
ァメモリ４にデータを書き込む。バッファメモリ４に、
２データがそろった時点で、ＢＵＳＲＥＱを１とする。
このため、２データがそろった時点で、バス要求が出力
されるため、バスサイクルを効率的に利用することがで
きる。このため、演算性能を向上させることができる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
バス制御部により、演算部でのオペランドがレジスタま
たはバッファメモリが一杯の時にのみＡバスの利用許可
を入出力装置に与えるので、バッファメモリが一杯にな
るまでは、演算部での演算と、入出力装置とデータメモ
リとでのデータのやりとりとが同時に行えるため、高性
能な演算装置を提供できる。また、入出力装置とデータ
メモリとの間でバスを用意する必要がないので、低コス
トな演算装置を提供できる。
バス制御部により、演算部でのオペランドがレジスタま
たはバッファメモリが一杯の時にのみＡバスの利用許可
を入出力装置に与えるので、バッファメモリが一杯にな
るまでは、演算部での演算と、入出力装置とデータメモ
リとでのデータのやりとりとが同時に行えるため、高性
能な演算装置を提供できる。また、入出力装置とデータ
メモリとの間でバスを用意する必要がないので、低コス
トな演算装置を提供できる。
【図１】本発明の第１の実施例における演算装置の構成
を示す概略ブロック図
を示す概略ブロック図
【図２】本発明の第１の実施例における演算装置のパイ
プライン構造を示すタイミング図
プライン構造を示すタイミング図
【図３】本発明の第２の実施例におけるスタティックカ
ラムモードを説明するためのタイミング図
ラムモードを説明するためのタイミング図
【図４】第２の実施例におけるスタティックカラムモー
ドを備えたＤＲＡＭを用いたときのパイプライン構造を
示すタイミング図
ドを備えたＤＲＡＭを用いたときのパイプライン構造を
示すタイミング図
【図５】本発明の第３の実施例におけるインタリーブ構
成のメモリを説明するためのブロック図
成のメモリを説明するためのブロック図
【図６】従来の演算装置の構成を示す概略ブロック図
１ データメモリ ２ Ａバス ３ Ｂバス ４ バッファメモリ ５ 入出力装置 ６ 演算部 ７ レジスタ ８ マルチプレクサ ９ 命令メモリ １０ 命令デコーダ １１ バス制御部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−337839（ＪＰ，Ａ) 特開 平２−144652（ＪＰ，Ａ) 特開 平２−227762（ＪＰ，Ａ) 特開 平５−282242（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/30 G06F 12/00 - 12/06 G06F 13/16 - 13/378 G06F 15/78 G06F 17/10 - 17/16
Claims (7)
- 【請求項１】 データの一時保持手段と、該データの一
時保持手段にバスを介さないでアクセスできる演算部
と、前記一時保持手段からのデータとバスの出力とを選
択し、前記演算部にデータを供給するマルチプレクサ
と、データを保存するデータメモリと、外部装置と接続
されてバスを介して前記データメモリとデータの転送を
行う入出力装置と、前記演算部で実行するプログラムを
保持する命令メモリと、該命令メモリから供給される命
令をデコードする命令デコーダと、前記命令デコーダか
らの信号、前記入出力装置からの信号、に基づき、対象
演算オペランドが前記データの一時保持手段であるとき
に、前記演算部での演算と同時に、前記入出力装置と前
記データメモリ間のデータの転送を行うようにバスを調
停するバス制御部とを備えた演算装置。 - 【請求項２】 前記入出力装置とバスの間に一時的にデ
ータを保持するバッファメモリを備え、該バッファメモ
リが一杯の時には、前記演算部の動作を停止し、前記入
出力装置とメモリ間のデータの転送を行う請求項１記載
の演算装置。 - 【請求項３】 前記データメモリが高速ページモードを
備えるＤＲＡＭであり、前記演算部でのオペランドが前
記データの一時保持手段である演算が連続するときに、
高速ページモードを用いて、前記入出力装置と前記デー
タメモリ間のデータの転送を行う請求項２記載の演算装
置。 - 【請求項４】 前記データメモリがスタティックカラム
モードを備えるＤＲＡＭであり、前記演算部でのオペラ
ンドがデータの前記一時保持手段である演算が連続する
ときに、スタティックカラムモードを用いて、前記入出
力装置と前記データメモリ間のデータの転送を行う請求
項２記載の演算装置。 - 【請求項５】 インタリーブ構成のメモリを備え、オペ
ランドが前記データの一時保持手段である演算が連続す
るときに、インタリーブ構成のメモリを用いて、前記入
出力装置と前記データメモリ間のデータの転送を連続的
に行う請求項１又は２記載の演算装置。 - 【請求項６】 複数のバスと、該複数のバスと前記入出
力装置との間に一時的にデータを保持するバッファメモ
リとを備えた演算装置であり、前記演算部での演算対象
オペランドが前記複数のバスを一部だけ使用している場
合、使用されていないバスを用いて前記入出力装置とメ
モリ間のデータ転送を行う請求項１記載の演算装置。 - 【請求項７】 一時的に保持するバッファメモリが一杯
の時には、前記演算部の動作を停止し、前記入出力装置
とメモリ間のデータの転送を行う請求項６記載の演算装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23085795A JP3299663B2 (ja) | 1995-09-08 | 1995-09-08 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23085795A JP3299663B2 (ja) | 1995-09-08 | 1995-09-08 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0973428A JPH0973428A (ja) | 1997-03-18 |
| JP3299663B2 true JP3299663B2 (ja) | 2002-07-08 |
Family
ID=16914396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23085795A Expired - Fee Related JP3299663B2 (ja) | 1995-09-08 | 1995-09-08 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3299663B2 (ja) |
-
1995
- 1995-09-08 JP JP23085795A patent/JP3299663B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0973428A (ja) | 1997-03-18 |
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