JPH02223091A - コンピュータメモリシステム - Google Patents
コンピュータメモリシステムInfo
- Publication number
- JPH02223091A JPH02223091A JP1281585A JP28158589A JPH02223091A JP H02223091 A JPH02223091 A JP H02223091A JP 1281585 A JP1281585 A JP 1281585A JP 28158589 A JP28158589 A JP 28158589A JP H02223091 A JPH02223091 A JP H02223091A
- Authority
- JP
- Japan
- Prior art keywords
- command
- signal
- write
- read
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000004044 response Effects 0.000 claims abstract 3
- 238000000034 method Methods 0.000 claims description 9
- 230000003068 static effect Effects 0.000 claims description 5
- 230000000977 initiatory effect Effects 0.000 claims 1
- 238000012856 packing Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
- G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンピュータメモリシステムに関し、特にキャ
ッシュメモリシステムに関する。
ッシュメモリシステムに関する。
高速コンピュータメモリ、特にキャッシュメモリの性能
は、プロセッサが要求する新たなデータでキャッシュメ
モリを充填するために必要な時間により大きな影響を受
ける。主メモリでそのような読取り動作を早く開始でき
れば、それだけ、キャッシュを充填するための時間は短
くなる。読取りの持ち時間が性能に及ぼす影響は、(読
取り待ち時間)×(キャッシュのミス率)により表わさ
・れる。これは、キャッシュの読取り持ち時間によって
平均プロセッササイクルが延長される時間の量である。
は、プロセッサが要求する新たなデータでキャッシュメ
モリを充填するために必要な時間により大きな影響を受
ける。主メモリでそのような読取り動作を早く開始でき
れば、それだけ、キャッシュを充填するための時間は短
くなる。読取りの持ち時間が性能に及ぼす影響は、(読
取り待ち時間)×(キャッシュのミス率)により表わさ
・れる。これは、キャッシュの読取り持ち時間によって
平均プロセッササイクルが延長される時間の量である。
(発明の概要〕
本発明による方法及び装置は、−込み動作が読取り動作
により得られるべきデータに影響を与える場合に読取り
動作が書込み動作の完了を持たなければならないときを
除いて、先に発行された書込み動作に先立って読取り動
作を開始する。従って、読取りは、それとの間にフンフ
リクトを生じ゛ないいかなる書込み動作よりも早く進め
られる。
により得られるべきデータに影響を与える場合に読取り
動作が書込み動作の完了を持たなければならないときを
除いて、先に発行された書込み動作に先立って読取り動
作を開始する。従って、読取りは、それとの間にフンフ
リクトを生じ゛ないいかなる書込み動作よりも早く進め
られる。
書込みに先立って読取りを進める機会は、書込みがII
される場合にはいつでも発生する。そのような場合、読
取り動作のアドレス範囲は、バッファ、すなちわ、待ち
行列に記憶されている先の書込み動作と比較される。ア
ドレスが重複していなければ、書込みは読取りの結果に
影響を及ぼさないので、先に読取りが進められ、発行さ
れる。
される場合にはいつでも発生する。そのような場合、読
取り動作のアドレス範囲は、バッファ、すなちわ、待ち
行列に記憶されている先の書込み動作と比較される。ア
ドレスが重複していなければ、書込みは読取りの結果に
影響を及ぼさないので、先に読取りが進められ、発行さ
れる。
アドレスが互いに重なるときには、読取りは書込みが発
行されるのを待つ。アドレスの比較は、本発明で実現さ
れているように、持合せ書込み指令を1つずつ経過しな
がら順次実行されても良いが、アドレス比較論理を反復
することにより並行して実行されても良い。
行されるのを待つ。アドレスの比較は、本発明で実現さ
れているように、持合せ書込み指令を1つずつ経過しな
がら順次実行されても良いが、アドレス比較論理を反復
することにより並行して実行されても良い。
読取りサイクルにおいては、通常のスタティックコラム
DRAMICIIIするサイクルは、(1)行アドレス
適用、(2)行アドレスストローブ断定、(3)列アド
レス適用、(4)列アドレスストローブ断定、(5)プ
リチャージ時間だけストローブを断定解除という各段階
である。行アドレスがある動作と次の動作とについて同
じであれば、現在のサイクルの段WA5と、次のサイク
ルの段11i1及び2(並びにスタティックコラム装置
の場合は段階4)とを省略できるので、次のサイクルに
必要な時間は少なくなる。書込みサイクルについても全
く同じ時間の節約を行えるであろう。アドレス比較論理
は、使用すべきDRAMのセットを選択するビットと、
行アドレスストローブ(RAS)アドレスビットとが同
じであるか否かを判定するために使用される。このよう
に短縮サイクルを利゛用することができるので、メモリ
の性能は向上し、メモリが指令待ち行列から嗣込みをク
リアするのに要する時間の量は少なくなり、ざらに、読
取り動作に関する待ち時間も短縮される。
DRAMICIIIするサイクルは、(1)行アドレス
適用、(2)行アドレスストローブ断定、(3)列アド
レス適用、(4)列アドレスストローブ断定、(5)プ
リチャージ時間だけストローブを断定解除という各段階
である。行アドレスがある動作と次の動作とについて同
じであれば、現在のサイクルの段WA5と、次のサイク
ルの段11i1及び2(並びにスタティックコラム装置
の場合は段階4)とを省略できるので、次のサイクルに
必要な時間は少なくなる。書込みサイクルについても全
く同じ時間の節約を行えるであろう。アドレス比較論理
は、使用すべきDRAMのセットを選択するビットと、
行アドレスストローブ(RAS)アドレスビットとが同
じであるか否かを判定するために使用される。このよう
に短縮サイクルを利゛用することができるので、メモリ
の性能は向上し、メモリが指令待ち行列から嗣込みをク
リアするのに要する時間の量は少なくなり、ざらに、読
取り動作に関する待ち時間も短縮される。
本発明の上述の特徴及びその他の特徴は、添付の図面と
関連させて以下の本発明の詳細な説明を読むことにより
、さらに明瞭に理解できる。
関連させて以下の本発明の詳細な説明を読むことにより
、さらに明瞭に理解できる。
尚、メモリシステムの一実施例は、付録工と、本発明に
も参考として取入れられている同時係属出願APOLL
−118XX、名称r FloatingPoint
Pipeline Processor J (19
88年10月26日出願)及tFAPOLL−114X
X、名称[An Efficient Cache 1
4r目e Technique throughDef
erred Tag HodificationJ
(1988年10月26日出願)とにさらに詳細に説明
されている。
も参考として取入れられている同時係属出願APOLL
−118XX、名称r FloatingPoint
Pipeline Processor J (19
88年10月26日出願)及tFAPOLL−114X
X、名称[An Efficient Cache 1
4r目e Technique throughDef
erred Tag HodificationJ
(1988年10月26日出願)とにさらに詳細に説明
されている。
下記のメモリ装置の読取り又は書込みの過程、サイクル
、状態、信号及び[連ハードウェアは、個別的に、また
、従来の技術に従って組合された形で、当業者には知ら
れており、さらに、′実例として挙げる東芝’tJTc
514258J−10、三菱製M5M44G258J−
10、日立製HM514258JP−10及び富士油製
MB81C4258−10PJなどの256K x 4
100n s スタティックコラムDRAMに関して
提供されている製品仕様書及び応用注意書に規定されて
いる。
、状態、信号及び[連ハードウェアは、個別的に、また
、従来の技術に従って組合された形で、当業者には知ら
れており、さらに、′実例として挙げる東芝’tJTc
514258J−10、三菱製M5M44G258J−
10、日立製HM514258JP−10及び富士油製
MB81C4258−10PJなどの256K x 4
100n s スタティックコラムDRAMに関して
提供されている製品仕様書及び応用注意書に規定されて
いる。
第1図の状態図50Kに示される従来のDRAMサイク
ルにおいては、標準サイクルが(アイドル状1152)
からスタートしたとき、指令のDRAM行アドレス部分
はDRAMアドレス線及びDRAMi制御線に発生され
、行アドレス選択(RAS)、チップ選択(CS)及び
書込み(W)は断定解除される。RASIltll線は
状態54で断定され、次に、状態C8/Wにおいて、列
アドレスがDRAMアドレス線に発生され、C8(読取
りサイクルのとき)又はWのいずれかが断定される。
ルにおいては、標準サイクルが(アイドル状1152)
からスタートしたとき、指令のDRAM行アドレス部分
はDRAMアドレス線及びDRAMi制御線に発生され
、行アドレス選択(RAS)、チップ選択(CS)及び
書込み(W)は断定解除される。RASIltll線は
状態54で断定され、次に、状態C8/Wにおいて、列
アドレスがDRAMアドレス線に発生され、C8(読取
りサイクルのとき)又はWのいずれかが断定される。
次に、通常は、データ使用可能(DAv)状態58に進
んで、読取りサイクルでデータをラッチするか、又はC
8を断定して、書込みサイクルを実行する。続いて、全
ての制御線を断定解除する状態pChQ60へ進むこと
によりサイクルは完了し、次に、アイドル状1l152
に戻る。
んで、読取りサイクルでデータをラッチするか、又はC
8を断定して、書込みサイクルを実行する。続いて、全
ての制御線を断定解除する状態pChQ60へ進むこと
によりサイクルは完了し、次に、アイドル状1l152
に戻る。
これと比較するために、本発明によるDRAMの動作を
第2図の状態図70に示し、関連する制御システム10
0を第3図に示す。状!1172゜74及び76の動作
は第1図の状態52.54及び56に対応する。DAV
状11784:おいて、現在サイクルのRASアドレス
が実行すべき次のサイクルのRASアドレスと同じであ
ることが認められると、C8/W状態76へ直接又は状
態0vlp77を介して分岐して戻ることができる。
第2図の状態図70に示し、関連する制御システム10
0を第3図に示す。状!1172゜74及び76の動作
は第1図の状態52.54及び56に対応する。DAV
状11784:おいて、現在サイクルのRASアドレス
が実行すべき次のサイクルのRASアドレスと同じであ
ることが認められると、C8/W状態76へ直接又は状
態0vlp77を介して分岐して戻ることができる。
状態0Vlp77におイテは、DRAM130への意図
しない書込み動作を回避するために、t11御線123
のW制御信号と、制tllli122のC8制御信号は
共に断定解除される。Qvlp状1!177は、その他
の状態ではDRAMのタイミング条件に適合できない場
合にいつでも使用されて良いが、現在サイクルが読取り
で、次のサイクルは書込みであり、従って、先のサイク
ルに関するC8の断定と、次のサイクルに関するWの断
定との間に重複が起こりそうもないときに常に要求され
る。状11DAV78からC8/W76への移行に:よ
りT、[準サイクルについて必要な5つの状態のうち2
つ又は3つ(OV l l)を使用するか否かによって
異なる)が省かれる。
しない書込み動作を回避するために、t11御線123
のW制御信号と、制tllli122のC8制御信号は
共に断定解除される。Qvlp状1!177は、その他
の状態ではDRAMのタイミング条件に適合できない場
合にいつでも使用されて良いが、現在サイクルが読取り
で、次のサイクルは書込みであり、従って、先のサイク
ルに関するC8の断定と、次のサイクルに関するWの断
定との間に重複が起こりそうもないときに常に要求され
る。状11DAV78からC8/W76への移行に:よ
りT、[準サイクルについて必要な5つの状態のうち2
つ又は3つ(OV l l)を使用するか否かによって
異なる)が省かれる。
同様の省略は読取り一変更−自込みサイクルにも見られ
る。標準(従来)のサイクルは、上述のような読取リサ
イクルを、アイドル52、RA854、C8/W56及
びRW162の各状態を経て実行する。次に、読取った
データを変更し、状@RW264及びDAV58で同じ
アドレスに書込む。続いて、Pcha60を経てサイク
ルは完了し、アイドル状態52に戻る。
る。標準(従来)のサイクルは、上述のような読取リサ
イクルを、アイドル52、RA854、C8/W56及
びRW162の各状態を経て実行する。次に、読取った
データを変更し、状@RW264及びDAV58で同じ
アドレスに書込む。続いて、Pcha60を経てサイク
ルは完了し、アイドル状態52に戻る。
これに対し、本発明によれば、状IDAV 78(先に
状11152.54.56.62及び64に関連して説
明したのと同様に状態72.74,76゜82及び84
を経てこの状fllDAVに到達している)で、次の指
令のRASアドレスと、現在サイクルのRASアドレス
とが等しければ、状態機械は状110vlp77を介し
て、又は直接(79)・C8/W76へ進む。従って、
本発明のシステム及び方法は、第1図の標準サイクル5
0で必要な7つのサイクルのうち2つ又は3つ(72,
74及び80)を省略する。
状11152.54.56.62及び64に関連して説
明したのと同様に状態72.74,76゜82及び84
を経てこの状fllDAVに到達している)で、次の指
令のRASアドレスと、現在サイクルのRASアドレス
とが等しければ、状態機械は状110vlp77を介し
て、又は直接(79)・C8/W76へ進む。従って、
本発明のシステム及び方法は、第1図の標準サイクル5
0で必要な7つのサイクルのうち2つ又は3つ(72,
74及び80)を省略する。
第3図のメモリ構造100は、指令持ち行列(110)
に入力されるDRAM動作(読取り、1込み、読取り一
変更−−込み)のための指令を発生する。サイクルごと
に、指令は、次に隣接する記述項が空であれば、持ち行
列を通って進む。
に入力されるDRAM動作(読取り、1込み、読取り一
変更−−込み)のための指令を発生する。サイクルごと
に、指令は、次に隣接する記述項が空であれば、持ち行
列を通って進む。
各レベルで、待ち行列のそれぞれの記述項のRASアド
レスフィールドと、DRAMIIJwJ部(120)に
より実行されている現在サイクルのRASアドレスとの
比較が並行して実行される。DRAM制御部により次に
実行されるべき次の指令と関連する比較器出力は選択さ
れ(112)、DRAMυ11111!lに提示されて
、その状態機械の流れに影響ヲ及ホス。DRAMilJ
la[t(11121。
レスフィールドと、DRAMIIJwJ部(120)に
より実行されている現在サイクルのRASアドレスとの
比較が並行して実行される。DRAM制御部により次に
実行されるべき次の指令と関連する比較器出力は選択さ
れ(112)、DRAMυ11111!lに提示されて
、その状態機械の流れに影響ヲ及ホス。DRAMilJ
la[t(11121。
122及び123を介してRASSC8及びWの各制御
信号をDRAMアレイ(130)に供給すると共に、リ
ード線114を介して多重RAS/CSアドレスをDR
AMアレイに供給して、第2図の状態図70に示す状態
に従ってDRAMアレイの動作を制御する。
信号をDRAMアレイ(130)に供給すると共に、リ
ード線114を介して多重RAS/CSアドレスをDR
AMアレイに供給して、第2図の状態図70に示す状態
に従ってDRAMアレイの動作を制御する。
第4図に示すIl制御論理の一実施例は、マルチプレク
サ210を使用して実行すべき次の読取り指令を選択し
、持ち行列の中の先行する全ての書込み指令を、比較器
212を使用してアドレス範囲を比較するマルチプレク
サ211を使用して順序付けする。先の書込みのいずれ
かがアドレスでコンフリクトを生じていれば、制御論理
は、その書込み指令が実行されるまで、読取りを実行す
べき次の動作として進めるのを持つ。そうでない場合に
は、読取り指令は、直ちに進められ、実行中の現在指令
(もしあれば)がD RA M 1118部により必要
とされなくなったときに、マルチプレクサ209を介し
てDRAM制御論理に提示される。
サ210を使用して実行すべき次の読取り指令を選択し
、持ち行列の中の先行する全ての書込み指令を、比較器
212を使用してアドレス範囲を比較するマルチプレク
サ211を使用して順序付けする。先の書込みのいずれ
かがアドレスでコンフリクトを生じていれば、制御論理
は、その書込み指令が実行されるまで、読取りを実行す
べき次の動作として進めるのを持つ。そうでない場合に
は、読取り指令は、直ちに進められ、実行中の現在指令
(もしあれば)がD RA M 1118部により必要
とされなくなったときに、マルチプレクサ209を介し
てDRAM制御論理に提示される。
さらに、本発明では、アドレスでコンフリクトを生じて
いる書込み動作に先立って読取り動作を進めるために、
メモリの読取り動作から得たデータを、ベンディングの
書込み指令により更新され・るべきデータを組合せるこ
とができる。
いる書込み動作に先立って読取り動作を進めるために、
メモリの読取り動作から得たデータを、ベンディングの
書込み指令により更新され・るべきデータを組合せるこ
とができる。
また、本発明は、プロセッサに一連の指令を提供するよ
うな構成で実現されたとき、この短縮サイクルを最適の
形で利用し、主メモリで指令(書込みを含む)を順不同
で実行することができる。
うな構成で実現されたとき、この短縮サイクルを最適の
形で利用し、主メモリで指令(書込みを含む)を順不同
で実行することができる。
たとえば、1つのRASアドレスを共用し、他の動作に
よって分離されている2つの動作の場合、第2の動作を
順不動で実行することができるであろう。
よって分離されている2つの動作の場合、第2の動作を
順不動で実行することができるであろう。
当業者による本発明の変形及び変更は本発明の範囲内に
入ると考えられ、本発明は特許請求の範囲以外のものに
よって限定されてはならない。
入ると考えられ、本発明は特許請求の範囲以外のものに
よって限定されてはならない。
第1図は、従来のDRAM制御を示す状態図、第2図は
、本発明の一実施例によるDRAM制御状態図、 第3図は、本発明によるDRAMアドレス及び制御装置
の一実施例のブロック線図、及び第4図は、順次アドレ
ス比較を示す指令及びアドレス範囲素子のさらに詳細な
ブロック線図である。 110・・・指令持ち行列、 120−DRAMIIJIlli!$1130・・・D
RAMアレイ、 201・・・制御論理、 202.204,206.208・・・指令レジスタ、 209.210,211・・・マルチプレクサ、212
・・・比較器。 図面の浄書 PRIOR RT EW DRAM C0NTR0L 5TATE DIAGR
AMFIG、 i DRAM C0NTR0L 5TATE DIAGRA
MFIG、 2 COMMANC) T。 RAM C0NTR0L FIG。 手続補正書 (方式) %式%) 1、事件の表示 平成1年特許願第281585号 2、発明の名称 コンピュータメモリシステム 3、補正をする者 事件との関係 特許出願人 、 名 称 アポO・コンピューター・インコーホレ
ーテッド4、代理人 住 所 東京都港区南青山−丁目1番1号5、補正命
令の日付()
、本発明の一実施例によるDRAM制御状態図、 第3図は、本発明によるDRAMアドレス及び制御装置
の一実施例のブロック線図、及び第4図は、順次アドレ
ス比較を示す指令及びアドレス範囲素子のさらに詳細な
ブロック線図である。 110・・・指令持ち行列、 120−DRAMIIJIlli!$1130・・・D
RAMアレイ、 201・・・制御論理、 202.204,206.208・・・指令レジスタ、 209.210,211・・・マルチプレクサ、212
・・・比較器。 図面の浄書 PRIOR RT EW DRAM C0NTR0L 5TATE DIAGR
AMFIG、 i DRAM C0NTR0L 5TATE DIAGRA
MFIG、 2 COMMANC) T。 RAM C0NTR0L FIG。 手続補正書 (方式) %式%) 1、事件の表示 平成1年特許願第281585号 2、発明の名称 コンピュータメモリシステム 3、補正をする者 事件との関係 特許出願人 、 名 称 アポO・コンピューター・インコーホレ
ーテッド4、代理人 住 所 東京都港区南青山−丁目1番1号5、補正命
令の日付()
Claims (5)
- (1)高速スタティックコラムダイナミックランダムア
クセスメモリデータ転送を実行する方法において、 前記DRAMにデータを書込むための書込み指令を発行
する過程と; 前記DRAMからデータを読取るための読取り指令を発
行する過程と: 前記読取り指令と関連する読取り動作に応答して得られ
るデータが、前記書込み指令と関連する書込み動作に影
響しない場合は、前記書込み動作に先立って前記読取り
動作を開始する過程とから成る方法。 - (2)書込み(W)信号及びチップ選択(CS)信号を
断定解除する過程をさらに含む請求項1記載の方法。 - (3)断定解除する過程は、現在のサイクルが読取り指
令サイクルであり且つ次のサイクルは書込み指令サイク
ルであるときに要求される請求項2記載の方法。 - (4)スタティックコラムダイナミックランダムアクセ
スメモリ(DRAM)と; メモリ指令を受取り、前記メモリ指令に応答してDRA
Mアドレス信号を発生する指令待ち行列と; 前記DRAMに対する前記DRAMアドレス信号及びD
RAM制御信号を受信するRAM制御手段と; 連続するDRAMアドレス信号を比較し、前記DRAM
アドレス信号の所定の一部分が等しいときに前記RAM
制御手段に制御信号を供給するアドレス比較手段とを具
備し、 RAM制御信号は、新たな指令に対して、新たな行アド
レス信号を発生することなく断定される高速メモリシス
テム。 - (5)前記RAM制御手段は、書込み(W)信号及びチ
ップ選択(CS)信号が先の指令の行アドレスに対応す
る行アドレスを有する後続書込み指令に対して再び断定
される前に、前記書込み(W)信号及びチップ選択(C
S)信号を断定解除する手段をさらに含む請求項4記載
の高速メモリシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US264270 | 1981-05-18 | ||
US07/264,270 US5022004A (en) | 1988-10-28 | 1988-10-28 | Method and apparatus for DRAM memory performance enhancement |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02223091A true JPH02223091A (ja) | 1990-09-05 |
JP2909592B2 JP2909592B2 (ja) | 1999-06-23 |
Family
ID=23005303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1281585A Expired - Fee Related JP2909592B2 (ja) | 1988-10-28 | 1989-10-27 | コンピュータメモリシステム |
Country Status (4)
Country | Link |
---|---|
US (1) | US5022004A (ja) |
EP (1) | EP0375121B1 (ja) |
JP (1) | JP2909592B2 (ja) |
DE (1) | DE68920419T2 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0682339B2 (ja) * | 1990-08-31 | 1994-10-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | メモリ・アクセス・システムおよび方法 |
US5247643A (en) * | 1991-01-08 | 1993-09-21 | Ast Research, Inc. | Memory control circuit for optimizing copy back/line fill operation in a copy back cache system |
AU5368696A (en) * | 1995-03-22 | 1996-10-08 | Ast Research, Inc. | Rule-based dram controller |
US5666494A (en) * | 1995-03-31 | 1997-09-09 | Samsung Electronics Co., Ltd. | Queue management mechanism which allows entries to be processed in any order |
US5638534A (en) * | 1995-03-31 | 1997-06-10 | Samsung Electronics Co., Ltd. | Memory controller which executes read and write commands out of order |
TW388982B (en) * | 1995-03-31 | 2000-05-01 | Samsung Electronics Co Ltd | Memory controller which executes read and write commands out of order |
JP3816110B2 (ja) * | 1997-02-17 | 2006-08-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
WO1999019805A1 (en) * | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Method and apparatus for two step memory write operations |
US6401167B1 (en) | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
JP4197755B2 (ja) * | 1997-11-19 | 2008-12-17 | 富士通株式会社 | 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 |
EP1026595B1 (en) | 1999-01-11 | 2008-07-23 | STMicroelectronics Limited | Memory interface device and method for accessing memories |
GB2348717B (en) | 1999-01-11 | 2003-08-06 | Sgs Thomson Microelectronics | Data flow control circuitry |
US6400633B1 (en) | 2000-02-11 | 2002-06-04 | Advanced Micro Devices, Inc. | Power-saving modes for memories |
JP2002170399A (ja) * | 2000-12-05 | 2002-06-14 | Fujitsu Ltd | 半導体装置 |
US7003630B1 (en) | 2002-06-27 | 2006-02-21 | Mips Technologies, Inc. | Mechanism for proxy management of multiprocessor storage hierarchies |
US7017025B1 (en) | 2002-06-27 | 2006-03-21 | Mips Technologies, Inc. | Mechanism for proxy management of multiprocessor virtual memory |
US7149824B2 (en) * | 2002-07-10 | 2006-12-12 | Micron Technology, Inc. | Dynamically setting burst length of memory device by applying signal to at least one external pin during a read or write transaction |
JP4085983B2 (ja) * | 2004-01-27 | 2008-05-14 | セイコーエプソン株式会社 | 情報処理装置およびメモリアクセス方法 |
US9697141B2 (en) * | 2014-10-17 | 2017-07-04 | Sk Hynix Memory Solutions Inc. | LBA blocking table for SSD controller |
US10254967B2 (en) | 2016-01-13 | 2019-04-09 | Sandisk Technologies Llc | Data path control for non-volatile memory |
US10579303B1 (en) | 2016-08-26 | 2020-03-03 | Candace Design Systems, Inc. | Memory controller having command queue with entries merging |
US10268602B2 (en) * | 2016-09-29 | 2019-04-23 | Micron Technology, Inc. | System and method for individual addressing |
US10528267B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Command queue for storage operations |
US10528255B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Interface for non-volatile memory |
US10528286B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Interface for non-volatile memory |
US10114589B2 (en) | 2016-11-16 | 2018-10-30 | Sandisk Technologies Llc | Command control for multi-core non-volatile memory |
US11640264B2 (en) * | 2021-08-30 | 2023-05-02 | Western Digital Technologies, Inc. | Parallel commands overlap detection based on queue-depth |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5416940A (en) * | 1977-07-08 | 1979-02-07 | Fujitsu Ltd | Memory unit control system |
JPS6386191A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | ダイナミツクメモリ |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4104719A (en) * | 1976-05-20 | 1978-08-01 | The United States Of America As Represented By The Secretary Of The Navy | Multi-access memory module for data processing systems |
US4599708A (en) * | 1983-12-30 | 1986-07-08 | International Business Machines Corporation | Method and structure for machine data storage with simultaneous write and read |
US4744062A (en) * | 1985-04-23 | 1988-05-10 | Hitachi, Ltd. | Semiconductor integrated circuit with nonvolatile memory |
JPS6382534A (ja) * | 1986-09-26 | 1988-04-13 | Matsushita Electric Ind Co Ltd | メモリ保護装置 |
-
1988
- 1988-10-28 US US07/264,270 patent/US5022004A/en not_active Expired - Lifetime
-
1989
- 1989-10-06 DE DE68920419T patent/DE68920419T2/de not_active Expired - Fee Related
- 1989-10-06 EP EP89310268A patent/EP0375121B1/en not_active Expired - Lifetime
- 1989-10-27 JP JP1281585A patent/JP2909592B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5416940A (en) * | 1977-07-08 | 1979-02-07 | Fujitsu Ltd | Memory unit control system |
JPS6386191A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | ダイナミツクメモリ |
Also Published As
Publication number | Publication date |
---|---|
DE68920419T2 (de) | 1995-05-04 |
DE68920419D1 (de) | 1995-02-16 |
EP0375121B1 (en) | 1995-01-04 |
JP2909592B2 (ja) | 1999-06-23 |
EP0375121A3 (en) | 1992-05-27 |
US5022004A (en) | 1991-06-04 |
EP0375121A2 (en) | 1990-06-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH02223091A (ja) | コンピュータメモリシステム | |
US6393531B1 (en) | Queue based data control mechanism for queue based memory controller | |
KR920010950B1 (ko) | 컴퓨터 시스템과 정보 판독 및 데이타 전송방법 | |
US5301278A (en) | Flexible dynamic memory controller | |
EP0384620B1 (en) | High performance memory system | |
US6721864B2 (en) | Programmable memory controller | |
US6745279B2 (en) | Memory controller | |
US5974514A (en) | Controlling SDRAM memory by using truncated burst read-modify-write memory operations | |
EP0919029B1 (en) | Memory control unit providing optimal timing of memory control sequences between different memory segments | |
JPS61195441A (ja) | 自動更新する単純化キヤツシユ | |
US5640527A (en) | Apparatus and method for address pipelining of dynamic random access memory utilizing transparent page address latches to reduce wait states | |
JP3039557B2 (ja) | 記憶装置 | |
JP2004536417A (ja) | 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス | |
JPH08185355A (ja) | データメモリおよびその動作方法 | |
US5553270A (en) | Apparatus for providing improved memory access in page mode access systems with pipelined cache access and main memory address replay | |
TW491970B (en) | Page collector for improving performance of a memory | |
US5802581A (en) | SDRAM memory controller with multiple arbitration points during a memory cycle | |
KR101022473B1 (ko) | 다층 버스 시스템에서의 메모리 뱅크 인터리빙 방법 및장치 | |
US5802597A (en) | SDRAM memory controller while in burst four mode supporting single data accesses | |
KR960007833B1 (ko) | 고속 페이지 모드 선택을 위한 방법 및 장치 | |
KR100334298B1 (ko) | 기억 소자 | |
JPH09319657A (ja) | 命令読み込み用バッファを備えたプロセッサ | |
JP3299663B2 (ja) | 演算装置 | |
JP3389152B2 (ja) | Dram制御回路 | |
JPH06324940A (ja) | メモリ制御方法および装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |