JPH02223091A - コンピュータメモリシステム - Google Patents
コンピュータメモリシステムInfo
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- JPH02223091A JPH02223091A JP1281585A JP28158589A JPH02223091A JP H02223091 A JPH02223091 A JP H02223091A JP 1281585 A JP1281585 A JP 1281585A JP 28158589 A JP28158589 A JP 28158589A JP H02223091 A JPH02223091 A JP H02223091A
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- 230000004044 response Effects 0.000 claims abstract 3
- 238000000034 method Methods 0.000 claims description 9
- 230000003068 static effect Effects 0.000 claims description 5
- 230000000977 initiatory effect Effects 0.000 claims 1
- 238000012856 packing Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 235000010724 Wisteria floribunda Nutrition 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
- G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- General Physics & Mathematics (AREA)
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンピュータメモリシステムに関し、特にキャ
ッシュメモリシステムに関する。
ッシュメモリシステムに関する。
高速コンピュータメモリ、特にキャッシュメモリの性能
は、プロセッサが要求する新たなデータでキャッシュメ
モリを充填するために必要な時間により大きな影響を受
ける。主メモリでそのような読取り動作を早く開始でき
れば、それだけ、キャッシュを充填するための時間は短
くなる。読取りの持ち時間が性能に及ぼす影響は、（読
取り待ち時間）×（キャッシュのミス率）により表わさ
・れる。これは、キャッシュの読取り持ち時間によって
平均プロセッササイクルが延長される時間の量である。
は、プロセッサが要求する新たなデータでキャッシュメ
モリを充填するために必要な時間により大きな影響を受
ける。主メモリでそのような読取り動作を早く開始でき
れば、それだけ、キャッシュを充填するための時間は短
くなる。読取りの持ち時間が性能に及ぼす影響は、（読
取り待ち時間）×（キャッシュのミス率）により表わさ
・れる。これは、キャッシュの読取り持ち時間によって
平均プロセッササイクルが延長される時間の量である。
（発明の概要〕
本発明による方法及び装置は、−込み動作が読取り動作
により得られるべきデータに影響を与える場合に読取り
動作が書込み動作の完了を持たなければならないときを
除いて、先に発行された書込み動作に先立って読取り動
作を開始する。従って、読取りは、それとの間にフンフ
リクトを生じ゛ないいかなる書込み動作よりも早く進め
られる。
により得られるべきデータに影響を与える場合に読取り
動作が書込み動作の完了を持たなければならないときを
除いて、先に発行された書込み動作に先立って読取り動
作を開始する。従って、読取りは、それとの間にフンフ
リクトを生じ゛ないいかなる書込み動作よりも早く進め
られる。
書込みに先立って読取りを進める機会は、書込みがＩＩ
される場合にはいつでも発生する。そのような場合、読
取り動作のアドレス範囲は、バッファ、すなちわ、待ち
行列に記憶されている先の書込み動作と比較される。ア
ドレスが重複していなければ、書込みは読取りの結果に
影響を及ぼさないので、先に読取りが進められ、発行さ
れる。
される場合にはいつでも発生する。そのような場合、読
取り動作のアドレス範囲は、バッファ、すなちわ、待ち
行列に記憶されている先の書込み動作と比較される。ア
ドレスが重複していなければ、書込みは読取りの結果に
影響を及ぼさないので、先に読取りが進められ、発行さ
れる。
アドレスが互いに重なるときには、読取りは書込みが発
行されるのを待つ。アドレスの比較は、本発明で実現さ
れているように、持合せ書込み指令を１つずつ経過しな
がら順次実行されても良いが、アドレス比較論理を反復
することにより並行して実行されても良い。
行されるのを待つ。アドレスの比較は、本発明で実現さ
れているように、持合せ書込み指令を１つずつ経過しな
がら順次実行されても良いが、アドレス比較論理を反復
することにより並行して実行されても良い。
読取りサイクルにおいては、通常のスタティックコラム
ＤＲＡＭＩＣＩＩＩするサイクルは、（１）行アドレス
適用、（２）行アドレスストローブ断定、（３）列アド
レス適用、（４）列アドレスストローブ断定、（５）プ
リチャージ時間だけストローブを断定解除という各段階
である。行アドレスがある動作と次の動作とについて同
じであれば、現在のサイクルの段ＷＡ５と、次のサイク
ルの段１１ｉ１及び２（並びにスタティックコラム装置
の場合は段階４）とを省略できるので、次のサイクルに
必要な時間は少なくなる。書込みサイクルについても全
く同じ時間の節約を行えるであろう。アドレス比較論理
は、使用すべきＤＲＡＭのセットを選択するビットと、
行アドレスストローブ（ＲＡＳ）アドレスビットとが同
じであるか否かを判定するために使用される。このよう
に短縮サイクルを利゛用することができるので、メモリ
の性能は向上し、メモリが指令待ち行列から嗣込みをク
リアするのに要する時間の量は少なくなり、ざらに、読
取り動作に関する待ち時間も短縮される。
ＤＲＡＭＩＣＩＩＩするサイクルは、（１）行アドレス
適用、（２）行アドレスストローブ断定、（３）列アド
レス適用、（４）列アドレスストローブ断定、（５）プ
リチャージ時間だけストローブを断定解除という各段階
である。行アドレスがある動作と次の動作とについて同
じであれば、現在のサイクルの段ＷＡ５と、次のサイク
ルの段１１ｉ１及び２（並びにスタティックコラム装置
の場合は段階４）とを省略できるので、次のサイクルに
必要な時間は少なくなる。書込みサイクルについても全
く同じ時間の節約を行えるであろう。アドレス比較論理
は、使用すべきＤＲＡＭのセットを選択するビットと、
行アドレスストローブ（ＲＡＳ）アドレスビットとが同
じであるか否かを判定するために使用される。このよう
に短縮サイクルを利゛用することができるので、メモリ
の性能は向上し、メモリが指令待ち行列から嗣込みをク
リアするのに要する時間の量は少なくなり、ざらに、読
取り動作に関する待ち時間も短縮される。
本発明の上述の特徴及びその他の特徴は、添付の図面と
関連させて以下の本発明の詳細な説明を読むことにより
、さらに明瞭に理解できる。
関連させて以下の本発明の詳細な説明を読むことにより
、さらに明瞭に理解できる。
尚、メモリシステムの一実施例は、付録工と、本発明に
も参考として取入れられている同時係属出願ＡＰＯＬＬ
−１１８ＸＸ、名称ｒ ＦｌｏａｔｉｎｇＰｏｉｎｔ
Ｐｉｐｅｌｉｎｅ Ｐｒｏｃｅｓｓｏｒ Ｊ （１９
８８年１０月２６日出願）及ｔＦＡＰＯＬＬ−１１４Ｘ
Ｘ、名称［Ａｎ Ｅｆｆｉｃｉｅｎｔ Ｃａｃｈｅ １
４ｒ目ｅ Ｔｅｃｈｎｉｑｕｅ ｔｈｒｏｕｇｈＤｅｆ
ｅｒｒｅｄ Ｔａｇ ＨｏｄｉｆｉｃａｔｉｏｎＪ
（１９８８年１０月２６日出願）とにさらに詳細に説明
されている。
も参考として取入れられている同時係属出願ＡＰＯＬＬ
−１１８ＸＸ、名称ｒ ＦｌｏａｔｉｎｇＰｏｉｎｔ
Ｐｉｐｅｌｉｎｅ Ｐｒｏｃｅｓｓｏｒ Ｊ （１９
８８年１０月２６日出願）及ｔＦＡＰＯＬＬ−１１４Ｘ
Ｘ、名称［Ａｎ Ｅｆｆｉｃｉｅｎｔ Ｃａｃｈｅ １
４ｒ目ｅ Ｔｅｃｈｎｉｑｕｅ ｔｈｒｏｕｇｈＤｅｆ
ｅｒｒｅｄ Ｔａｇ ＨｏｄｉｆｉｃａｔｉｏｎＪ
（１９８８年１０月２６日出願）とにさらに詳細に説明
されている。
下記のメモリ装置の読取り又は書込みの過程、サイクル
、状態、信号及び［連ハードウェアは、個別的に、また
、従来の技術に従って組合された形で、当業者には知ら
れており、さらに、′実例として挙げる東芝’ｔＪＴｃ
５１４２５８Ｊ−１０、三菱製Ｍ５Ｍ４４Ｇ２５８Ｊ−
１０、日立製ＨＭ５１４２５８ＪＰ−１０及び富士油製
ＭＢ８１Ｃ４２５８−１０ＰＪなどの２５６Ｋ ｘ ４
１００ｎ ｓ スタティックコラムＤＲＡＭに関して
提供されている製品仕様書及び応用注意書に規定されて
いる。
、状態、信号及び［連ハードウェアは、個別的に、また
、従来の技術に従って組合された形で、当業者には知ら
れており、さらに、′実例として挙げる東芝’ｔＪＴｃ
５１４２５８Ｊ−１０、三菱製Ｍ５Ｍ４４Ｇ２５８Ｊ−
１０、日立製ＨＭ５１４２５８ＪＰ−１０及び富士油製
ＭＢ８１Ｃ４２５８−１０ＰＪなどの２５６Ｋ ｘ ４
１００ｎ ｓ スタティックコラムＤＲＡＭに関して
提供されている製品仕様書及び応用注意書に規定されて
いる。
第１図の状態図５０Ｋに示される従来のＤＲＡＭサイク
ルにおいては、標準サイクルが（アイドル状１１５２）
からスタートしたとき、指令のＤＲＡＭ行アドレス部分
はＤＲＡＭアドレス線及びＤＲＡＭｉ制御線に発生され
、行アドレス選択（ＲＡＳ）、チップ選択（ＣＳ）及び
書込み（Ｗ）は断定解除される。ＲＡＳＩｌｔｌｌ線は
状態５４で断定され、次に、状態Ｃ８／Ｗにおいて、列
アドレスがＤＲＡＭアドレス線に発生され、Ｃ８（読取
りサイクルのとき）又はＷのいずれかが断定される。
ルにおいては、標準サイクルが（アイドル状１１５２）
からスタートしたとき、指令のＤＲＡＭ行アドレス部分
はＤＲＡＭアドレス線及びＤＲＡＭｉ制御線に発生され
、行アドレス選択（ＲＡＳ）、チップ選択（ＣＳ）及び
書込み（Ｗ）は断定解除される。ＲＡＳＩｌｔｌｌ線は
状態５４で断定され、次に、状態Ｃ８／Ｗにおいて、列
アドレスがＤＲＡＭアドレス線に発生され、Ｃ８（読取
りサイクルのとき）又はＷのいずれかが断定される。
次に、通常は、データ使用可能（ＤＡｖ）状態５８に進
んで、読取りサイクルでデータをラッチするか、又はＣ
８を断定して、書込みサイクルを実行する。続いて、全
ての制御線を断定解除する状態ｐＣｈＱ６０へ進むこと
によりサイクルは完了し、次に、アイドル状１ｌ１５２
に戻る。
んで、読取りサイクルでデータをラッチするか、又はＣ
８を断定して、書込みサイクルを実行する。続いて、全
ての制御線を断定解除する状態ｐＣｈＱ６０へ進むこと
によりサイクルは完了し、次に、アイドル状１ｌ１５２
に戻る。
これと比較するために、本発明によるＤＲＡＭの動作を
第２図の状態図７０に示し、関連する制御システム１０
０を第３図に示す。状！１１７２゜７４及び７６の動作
は第１図の状態５２．５４及び５６に対応する。ＤＡＶ
状１１７８４：おいて、現在サイクルのＲＡＳアドレス
が実行すべき次のサイクルのＲＡＳアドレスと同じであ
ることが認められると、Ｃ８／Ｗ状態７６へ直接又は状
態０ｖｌｐ７７を介して分岐して戻ることができる。
第２図の状態図７０に示し、関連する制御システム１０
０を第３図に示す。状！１１７２゜７４及び７６の動作
は第１図の状態５２．５４及び５６に対応する。ＤＡＶ
状１１７８４：おいて、現在サイクルのＲＡＳアドレス
が実行すべき次のサイクルのＲＡＳアドレスと同じであ
ることが認められると、Ｃ８／Ｗ状態７６へ直接又は状
態０ｖｌｐ７７を介して分岐して戻ることができる。
状態０Ｖｌｐ７７におイテは、ＤＲＡＭ１３０への意図
しない書込み動作を回避するために、ｔ１１御線１２３
のＷ制御信号と、制ｔｌｌｌｉ１２２のＣ８制御信号は
共に断定解除される。Ｑｖｌｐ状１！１７７は、その他
の状態ではＤＲＡＭのタイミング条件に適合できない場
合にいつでも使用されて良いが、現在サイクルが読取り
で、次のサイクルは書込みであり、従って、先のサイク
ルに関するＣ８の断定と、次のサイクルに関するＷの断
定との間に重複が起こりそうもないときに常に要求され
る。状１１ＤＡＶ７８からＣ８／Ｗ７６への移行に：よ
りＴ、［準サイクルについて必要な５つの状態のうち２
つ又は３つ（ＯＶ ｌ ｌ）を使用するか否かによって
異なる）が省かれる。
しない書込み動作を回避するために、ｔ１１御線１２３
のＷ制御信号と、制ｔｌｌｌｉ１２２のＣ８制御信号は
共に断定解除される。Ｑｖｌｐ状１！１７７は、その他
の状態ではＤＲＡＭのタイミング条件に適合できない場
合にいつでも使用されて良いが、現在サイクルが読取り
で、次のサイクルは書込みであり、従って、先のサイク
ルに関するＣ８の断定と、次のサイクルに関するＷの断
定との間に重複が起こりそうもないときに常に要求され
る。状１１ＤＡＶ７８からＣ８／Ｗ７６への移行に：よ
りＴ、［準サイクルについて必要な５つの状態のうち２
つ又は３つ（ＯＶ ｌ ｌ）を使用するか否かによって
異なる）が省かれる。
同様の省略は読取り一変更−自込みサイクルにも見られ
る。標準（従来）のサイクルは、上述のような読取リサ
イクルを、アイドル５２、ＲＡ８５４、Ｃ８／Ｗ５６及
びＲＷ１６２の各状態を経て実行する。次に、読取った
データを変更し、状＠ＲＷ２６４及びＤＡＶ５８で同じ
アドレスに書込む。続いて、Ｐｃｈａ６０を経てサイク
ルは完了し、アイドル状態５２に戻る。
る。標準（従来）のサイクルは、上述のような読取リサ
イクルを、アイドル５２、ＲＡ８５４、Ｃ８／Ｗ５６及
びＲＷ１６２の各状態を経て実行する。次に、読取った
データを変更し、状＠ＲＷ２６４及びＤＡＶ５８で同じ
アドレスに書込む。続いて、Ｐｃｈａ６０を経てサイク
ルは完了し、アイドル状態５２に戻る。
これに対し、本発明によれば、状ＩＤＡＶ ７８（先に
状１１１５２．５４．５６．６２及び６４に関連して説
明したのと同様に状態７２．７４，７６゜８２及び８４
を経てこの状ｆｌｌＤＡＶに到達している）で、次の指
令のＲＡＳアドレスと、現在サイクルのＲＡＳアドレス
とが等しければ、状態機械は状１１０ｖｌｐ７７を介し
て、又は直接（７９）・Ｃ８／Ｗ７６へ進む。従って、
本発明のシステム及び方法は、第１図の標準サイクル５
０で必要な７つのサイクルのうち２つ又は３つ（７２，
７４及び８０）を省略する。
状１１１５２．５４．５６．６２及び６４に関連して説
明したのと同様に状態７２．７４，７６゜８２及び８４
を経てこの状ｆｌｌＤＡＶに到達している）で、次の指
令のＲＡＳアドレスと、現在サイクルのＲＡＳアドレス
とが等しければ、状態機械は状１１０ｖｌｐ７７を介し
て、又は直接（７９）・Ｃ８／Ｗ７６へ進む。従って、
本発明のシステム及び方法は、第１図の標準サイクル５
０で必要な７つのサイクルのうち２つ又は３つ（７２，
７４及び８０）を省略する。
第３図のメモリ構造１００は、指令持ち行列（１１０）
に入力されるＤＲＡＭ動作（読取り、１込み、読取り一
変更−−込み）のための指令を発生する。サイクルごと
に、指令は、次に隣接する記述項が空であれば、持ち行
列を通って進む。
に入力されるＤＲＡＭ動作（読取り、１込み、読取り一
変更−−込み）のための指令を発生する。サイクルごと
に、指令は、次に隣接する記述項が空であれば、持ち行
列を通って進む。
各レベルで、待ち行列のそれぞれの記述項のＲＡＳアド
レスフィールドと、ＤＲＡＭＩＩＪｗＪ部（１２０）に
より実行されている現在サイクルのＲＡＳアドレスとの
比較が並行して実行される。ＤＲＡＭ制御部により次に
実行されるべき次の指令と関連する比較器出力は選択さ
れ（１１２）、ＤＲＡＭυ１１１１１！ｌに提示されて
、その状態機械の流れに影響ヲ及ホス。ＤＲＡＭｉｌＪ
ｌａ［ｔ（１１１２１。
レスフィールドと、ＤＲＡＭＩＩＪｗＪ部（１２０）に
より実行されている現在サイクルのＲＡＳアドレスとの
比較が並行して実行される。ＤＲＡＭ制御部により次に
実行されるべき次の指令と関連する比較器出力は選択さ
れ（１１２）、ＤＲＡＭυ１１１１１！ｌに提示されて
、その状態機械の流れに影響ヲ及ホス。ＤＲＡＭｉｌＪ
ｌａ［ｔ（１１１２１。
１２２及び１２３を介してＲＡＳＳＣ８及びＷの各制御
信号をＤＲＡＭアレイ（１３０）に供給すると共に、リ
ード線１１４を介して多重ＲＡＳ／ＣＳアドレスをＤＲ
ＡＭアレイに供給して、第２図の状態図７０に示す状態
に従ってＤＲＡＭアレイの動作を制御する。
信号をＤＲＡＭアレイ（１３０）に供給すると共に、リ
ード線１１４を介して多重ＲＡＳ／ＣＳアドレスをＤＲ
ＡＭアレイに供給して、第２図の状態図７０に示す状態
に従ってＤＲＡＭアレイの動作を制御する。
第４図に示すＩｌ制御論理の一実施例は、マルチプレク
サ２１０を使用して実行すべき次の読取り指令を選択し
、持ち行列の中の先行する全ての書込み指令を、比較器
２１２を使用してアドレス範囲を比較するマルチプレク
サ２１１を使用して順序付けする。先の書込みのいずれ
かがアドレスでコンフリクトを生じていれば、制御論理
は、その書込み指令が実行されるまで、読取りを実行す
べき次の動作として進めるのを持つ。そうでない場合に
は、読取り指令は、直ちに進められ、実行中の現在指令
（もしあれば）がＤ ＲＡ Ｍ １１１８部により必要
とされなくなったときに、マルチプレクサ２０９を介し
てＤＲＡＭ制御論理に提示される。
サ２１０を使用して実行すべき次の読取り指令を選択し
、持ち行列の中の先行する全ての書込み指令を、比較器
２１２を使用してアドレス範囲を比較するマルチプレク
サ２１１を使用して順序付けする。先の書込みのいずれ
かがアドレスでコンフリクトを生じていれば、制御論理
は、その書込み指令が実行されるまで、読取りを実行す
べき次の動作として進めるのを持つ。そうでない場合に
は、読取り指令は、直ちに進められ、実行中の現在指令
（もしあれば）がＤ ＲＡ Ｍ １１１８部により必要
とされなくなったときに、マルチプレクサ２０９を介し
てＤＲＡＭ制御論理に提示される。
さらに、本発明では、アドレスでコンフリクトを生じて
いる書込み動作に先立って読取り動作を進めるために、
メモリの読取り動作から得たデータを、ベンディングの
書込み指令により更新され・るべきデータを組合せるこ
とができる。
いる書込み動作に先立って読取り動作を進めるために、
メモリの読取り動作から得たデータを、ベンディングの
書込み指令により更新され・るべきデータを組合せるこ
とができる。
また、本発明は、プロセッサに一連の指令を提供するよ
うな構成で実現されたとき、この短縮サイクルを最適の
形で利用し、主メモリで指令（書込みを含む）を順不同
で実行することができる。
うな構成で実現されたとき、この短縮サイクルを最適の
形で利用し、主メモリで指令（書込みを含む）を順不同
で実行することができる。
たとえば、１つのＲＡＳアドレスを共用し、他の動作に
よって分離されている２つの動作の場合、第２の動作を
順不動で実行することができるであろう。
よって分離されている２つの動作の場合、第２の動作を
順不動で実行することができるであろう。
当業者による本発明の変形及び変更は本発明の範囲内に
入ると考えられ、本発明は特許請求の範囲以外のものに
よって限定されてはならない。
入ると考えられ、本発明は特許請求の範囲以外のものに
よって限定されてはならない。
第１図は、従来のＤＲＡＭ制御を示す状態図、第２図は
、本発明の一実施例によるＤＲＡＭ制御状態図、 第３図は、本発明によるＤＲＡＭアドレス及び制御装置
の一実施例のブロック線図、及び第４図は、順次アドレ
ス比較を示す指令及びアドレス範囲素子のさらに詳細な
ブロック線図である。 １１０・・・指令持ち行列、 １２０−ＤＲＡＭＩＩＪＩｌｌｉ！＄１１３０・・・Ｄ
ＲＡＭアレイ、 ２０１・・・制御論理、 ２０２．２０４，２０６．２０８・・・指令レジスタ、 ２０９．２１０，２１１・・・マルチプレクサ、２１２
・・・比較器。 図面の浄書 ＰＲＩＯＲ ＲＴ ＥＷ ＤＲＡＭ Ｃ０ＮＴＲ０Ｌ ５ＴＡＴＥ ＤＩＡＧＲ
ＡＭＦＩＧ、 ｉ ＤＲＡＭ Ｃ０ＮＴＲ０Ｌ ５ＴＡＴＥ ＤＩＡＧＲＡ
ＭＦＩＧ、 ２ ＣＯＭＭＡＮＣ） Ｔ。 ＲＡＭ Ｃ０ＮＴＲ０Ｌ ＦＩＧ。 手続補正書 （方式） ％式％） １、事件の表示 平成１年特許願第２８１５８５号 ２、発明の名称 コンピュータメモリシステム ３、補正をする者 事件との関係 特許出願人 、 名 称 アポＯ・コンピューター・インコーホレ
ーテッド４、代理人 住 所 東京都港区南青山−丁目１番１号５、補正命
令の日付（）
、本発明の一実施例によるＤＲＡＭ制御状態図、 第３図は、本発明によるＤＲＡＭアドレス及び制御装置
の一実施例のブロック線図、及び第４図は、順次アドレ
ス比較を示す指令及びアドレス範囲素子のさらに詳細な
ブロック線図である。 １１０・・・指令持ち行列、 １２０−ＤＲＡＭＩＩＪＩｌｌｉ！＄１１３０・・・Ｄ
ＲＡＭアレイ、 ２０１・・・制御論理、 ２０２．２０４，２０６．２０８・・・指令レジスタ、 ２０９．２１０，２１１・・・マルチプレクサ、２１２
・・・比較器。 図面の浄書 ＰＲＩＯＲ ＲＴ ＥＷ ＤＲＡＭ Ｃ０ＮＴＲ０Ｌ ５ＴＡＴＥ ＤＩＡＧＲ
ＡＭＦＩＧ、 ｉ ＤＲＡＭ Ｃ０ＮＴＲ０Ｌ ５ＴＡＴＥ ＤＩＡＧＲＡ
ＭＦＩＧ、 ２ ＣＯＭＭＡＮＣ） Ｔ。 ＲＡＭ Ｃ０ＮＴＲ０Ｌ ＦＩＧ。 手続補正書 （方式） ％式％） １、事件の表示 平成１年特許願第２８１５８５号 ２、発明の名称 コンピュータメモリシステム ３、補正をする者 事件との関係 特許出願人 、 名 称 アポＯ・コンピューター・インコーホレ
ーテッド４、代理人 住 所 東京都港区南青山−丁目１番１号５、補正命
令の日付（）
Claims (5)
- （１）高速スタティックコラムダイナミックランダムア
クセスメモリデータ転送を実行する方法において、 前記ＤＲＡＭにデータを書込むための書込み指令を発行
する過程と； 前記ＤＲＡＭからデータを読取るための読取り指令を発
行する過程と： 前記読取り指令と関連する読取り動作に応答して得られ
るデータが、前記書込み指令と関連する書込み動作に影
響しない場合は、前記書込み動作に先立って前記読取り
動作を開始する過程とから成る方法。 - （２）書込み（Ｗ）信号及びチップ選択（ＣＳ）信号を
断定解除する過程をさらに含む請求項１記載の方法。 - （３）断定解除する過程は、現在のサイクルが読取り指
令サイクルであり且つ次のサイクルは書込み指令サイク
ルであるときに要求される請求項２記載の方法。 - （４）スタティックコラムダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）と； メモリ指令を受取り、前記メモリ指令に応答してＤＲＡ
Ｍアドレス信号を発生する指令待ち行列と； 前記ＤＲＡＭに対する前記ＤＲＡＭアドレス信号及びＤ
ＲＡＭ制御信号を受信するＲＡＭ制御手段と； 連続するＤＲＡＭアドレス信号を比較し、前記ＤＲＡＭ
アドレス信号の所定の一部分が等しいときに前記ＲＡＭ
制御手段に制御信号を供給するアドレス比較手段とを具
備し、 ＲＡＭ制御信号は、新たな指令に対して、新たな行アド
レス信号を発生することなく断定される高速メモリシス
テム。 - （５）前記ＲＡＭ制御手段は、書込み（Ｗ）信号及びチ
ップ選択（ＣＳ）信号が先の指令の行アドレスに対応す
る行アドレスを有する後続書込み指令に対して再び断定
される前に、前記書込み（Ｗ）信号及びチップ選択（Ｃ
Ｓ）信号を断定解除する手段をさらに含む請求項４記載
の高速メモリシステム。
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