JPS61195441A - 自動更新する単純化キヤツシユ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 （１）　　発明の分野 本発明は、デジタルコンピュータシスチムニ用いられる
メモリシステムに関し、より詳細には、高速データキャ
ッシュを含むメモリシステムに関する。

ＣＰＵが段々と高速度になっているため、コンピュータ
システムの性能は、データをメモリから取シ出したりメ
モリに書き込んだシするメモリオペレーションを実行す
るのに要する時間の長さによってしばしば制限されてい
る。メモリオペレーションの速度を上げるために、先行
技術は階層メモリを採用している。階層の頂部には少量
の高速で高価なメモリが置かれておシ、底部には大量の
低速で安価なメモリが置かれている。例えば、仮想メモ
リコンピュータシステムは３つのレベルのメモリを有し
得る。即ち、ＣＰＵによって現在参照されているデータ
のコピーを含む高速キャッシュと、キャッシュにおける
データのコピーを含み且つ更に現在参照されているデー
タを含む位置に近い記憶位置におけるデータのコピーを
含む主メモリと、ＣＰＵに現在得られるデータの全てを
含む１つ又はそれ以上のディスクドライブである。

プログラムがデータを参照する時、コンピュータシステ
ムは一般的に、ディスクドライブから主メモリへの参照
データ及び主メモリからキャッシュへの個別データアイ
テムを含むイージをコピーする。プログラムを実行する
のに要するデータの大部分が一部キャッシュの中に入力
されると、ＣＰＵがデータを処理する速度を決定するの
は、ディスク又拡主メ七りからデータを取り出すのに要
する時間でなく、キャッシュからデータを取シ出すのに
要する時間となる。勿論、メモリオペレーションがキャ
ッシュにおけるデータを変更する場合、コンピュータシ
ステムは、主メモリ及びディスク上のキャッシュの内容
をコピーしたデータがこれに対応して変更されるように
保証しなければならない。同様にして、システムの幾つ
かの他の部分、例えば、工１０デバイスによって実行さ
れたメモリオペレーションがキャッシュの中に入れられ
ているメモリの一部の内容を変更する場合、キャッシュ
におけるコピーもまた変更されなければならない。

階層メモリシステムの上記の概説から判るように、キャ
ッシュの設計における主な問題は、キャッシュと階層の
他のレベルにおけるデータの内容の一致を維持すること
である。第１図は、先行技術が一致の問題を解決する時
の方法を示している。

第１図は、米国特許第４４４５．１７７号に記載された
形式のキャッシュを含むデジタルコンピュータシステム
のブロック図である。第１図のデジタルデータ処理シス
テムは、ＣＰＵｌ０Ｉ、キャッジ５−１０３及び主メモ
リ１１７を含んでいる。第１図におけるＣＰＵｌ０Ｉ、
キャッシュ１０３とメモリ１１７との接続から判るよう
に、ＣＰＵ１０１とメモリ１１７との間のデータの全て
の転送は、キャッシュ１０３を経由して行なわれる。

ＣＰＵ１０１がデータを読み出し且つデータのコピーが
キャッシュ１０３の中に存在しない場合、キャッシュ１
０３は先ず、メモリ１１７からデータを得て、次にそれ
をｃｒｔｙｌｏｌに供給する。

同様にして、ＣＰＵｌ０Ｉがデータを書き込む場合、Ｃ
ＰＵは、このデータをキャッシュ１０３に書き込み、キ
ャッシュ１０３は、メモリ１１７におけるデータを更新
する。

キャッシュ１０３の説明に移る。キャッシュ１０３は、
２つの主要な構成要素、即ち、記憶装置１０７及び制ｆ
ｆ１１０５からなっている。記憶装置１０７は、キャッ
シュに記憶されたコピーと、キャッシュのオペレーショ
ンに要する情報と、を含んでいる。記憶装置１０３のコ
ンテンツ（ｃｏｎ−ｔ、ｅｎｔ）は、一連のレジスタ１
０８として構成されている。与えられた時点において、
各レジスタ１０８は、メモリ１１７における１つのアド
レスに対応し、メモリ１１７におけるそのアドレスにお
けるデータのコピーを含み得る。異なった時点において
、レジスタ１０８は、メモリ１１７における異なったア
ドレスに対応し得る。各レジスタ１０８は、以下のもの
を含んでいる。即ち、それに含まれるデータのコピーが
妥当であるか否かを示す妥当性ビットｖ１０９と、それ
が現在対応するメモリアドレスにレジスタｌＯ８を関係
付ける役割を果たすタグ１１１と、妥当である時に、メ
モリ１１７において対応するアドレスのデータのコピー
を含むデータ１１３°と、それがメモリ１１７に書き戻
されたためにデータ１１３を変更しているか否かを示す
ダーティピッ）　（ｄｉｒｔｙ　ｂｉｔ）　ｄｌｌ５を
含む。

制御装置１０５は、ｖ１０９、タグ１１１及びｄｌｌ５
の内容と、アドレス及びＣＰＵ及び工１０デバイスから
の制御信号と、に応答して、キャッシュのオにレーショ
ンを制御し且つ更に、ＣＰＵ１０１、キャッシュ１０３
及びメモリ１１７のオペレーションを同期するそれ自身
の制御信号を発生する。ＣＰＵ　１０１が、メキリオイ
レーションを実行する時、作用を受けているデータのア
ドレス及びオペレーションの種類を示す制御信号は制御
装置１０５に行く。制御装置１０５は、アドレスの一部
を用いてレジスタ１０８を選択する。このレジスタ１０
８におけるタグ１１１がアドレスの残りと同じ値を有す
る場合、レジスタ１０８は、アドレスによって指定され
たメモリ１１７における位置に対応する。

次に何が生じるかは制御信号によって示されるｙＦ　ｄ
レーションの種類に依存する。オペレーションが読出し
オペレーションであり且つレジスタ１０８におけるｖ１
０９が上記レジスタがアドレスによって示されたメモリ
１１７における位置のデータの妥当コピーを含むことを
示す場合、データ１１３の内容は、ＣＰＵＩ　０１への
出力である。

オペレーションが書込みオペレーションである場合、デ
ータは、ＣＰＵ１０１からデータ１１３に書き込まれ、
ダーティビット１１５は、データの値をアドレスによっ
て指定されたメモリ１１７における位置に書き戻し且つ
ダーティビット１１５をリセットしなければならない。

ＣＰＵからのアドレスによって指定されたレジスタ１０
８におけるタグ１１１がそのアドレスにおけるビットの
残シと同じ値を有していない場合、あるいはＶビット１
０９がレジスタ１０８におけるデータ１１３が妥当でな
いことを示す場合、キャッシュは、アドレスによって指
定された位置におけるデータのコピーを含まず且つキャ
ッシュミス（ｃａｃｈｅ　ｍ１ｓｓ）が生じる。このミ
スが書込みオペレーションの際に生じたものである場合
、キャッシュ１０３は、書き込まれているデータをアド
レスによって指定されたレジスタ１０８のデータ１１３
の中に置き、アドレスの残りをこのレジスタ１０８のタ
グ１１１の中に置き、妥当性を示すようにｖ１０９をセ
ットし、且つデータ１１３の値が変化したことを示すよ
うにｄｌｌ、５ｔ−セットすることによりこのアドレス
に対するエントリを構成する。制御１０５は次に、上記
に説明したように、データ１１３の内容をメモリ１１７
に書き込む。

このミスが読出しオにレーションの際に生じたものであ
る場合、制御装置１０５は、妥当キャッシュエントリが
存在する迄ＣＰＵ　１０１を待たせる制御信号ｆｔｃＰ
Ｕ　１０１に対して発生することによりこのミスに応答
する。次に、制御装置１０５は、このアドレス及び読出
しオペレーションを示す制御信号をメモリ１１７に供給
し、メモリ１１７、アドレスによって指定された位置に
おけるデータに応答する。制御装置１０５は次に、デー
タに対する適当なレジスタ１０８を突き止め、このデー
タをデータ１１３にロードし、アドレスの残りをタグ１
１１にロート９し、妥当二ントリを示すようにｖ１０９
をセットし且つｄピッ）１１５をリセットする。この際
、ＣＰＵ　１０１けメモリの参照を再び試みる。データ
は現時点ではキャッシュの中に含まれているため、この
状態が継続して、データは上記のように出力される。

キャッシュ１０３を含むコンピュータシステムが工１０
デバイスにＣＰＵｌ０Ｉをバイパスせしめ且つデータを
メモリ１１７に直接書き込ませる時に別の一致性の問題
が生じる。この場合、キャッシュ１０３の中に入れられ
たコピーが存在する、メモリ１１７におけるデータを、
工１０書込みオｄｖ−ジョンが変更する時、キャッシュ
１０３に何らかの変化を起こさなければならない。第１
図のキャッシュ１０３の場合、制御装置１０５は、工１
０書込みオペレーションが存在する毎にアドレスを受け
取り、上で説明したようにヒツトがある場合、制御装置
１０５はデータ１１３の内容が妥当でないことを示すた
めにアドレス指定された“レジスタ１０８にｖ１０９を
セットする。上で説明したように、Ｉｌｏからデータを
受け取ったメモリ位置に対する次の参照の際、ミスが生
じ、データの適当な値はキャッシュ１０３に書き込まれ
る。

先行技術において、データキャッシュは、カナり大型で
高価なデジタルコンピュータシステムの特徴であった。

この１つの理由は、高速メモリの高いコストであった。

別の理由は、斯かるキャッシュに要する複雑な制御ロジ
ックの高いコストであった。技術的な進歩によって高速
メモリのコストは低減したが、制御ロジックの諸成分の
コストには相当する減少が見られていない。従って、制
御ロジックの単純化はキャッシュの設計における主要な
問題となっている。この問題に対する１つの解決法が本
発明によって提供されている。

発明の概要 本発明は、メモリシステムに関し、より詳細には、デー
タキャッシュを用いるメモリシステムに関する。本発明
に係るメモリシステムの場合、メモリ及びキャッシュは
両方共バス等のデータ転送手段に接続されている。キャ
ッシュにおける位ｆは、メモリにおける特定の位置に対
応する。メモリにおける位置に対応するキャッシュにお
ける各位置は、メモリにおけるその位置に現在記憶され
ている値のコピーを含んでいる。メモリ及びキャッシュ
は両方共、メモリ書込み信号、アドレス及びデータ転送
手段のデータに応答する。メモリは、データ転送手段の
データをアドレスによって指定されたメモリ位置に書き
込み、キャッシュは、メモリにおける記憶位置が対応す
るキャッシュ上の位置を有する時に、データをそのメモ
リ上の位置に対応するキャッシュ上の位置に書き込む。

この手段によって、データがメモリに書き込まれる時キ
ャッシュは必ず自動的に更新される。

本発明の別の特徴は、「ダーティ」あるいは「妥当」ビ
ットの使用を不要にする単純化された構造、ＣＰＵから
だけでな（Ｉｌｏからのメモリへの書込みの際のキャッ
シュの自動的真新、及びＩｌｏがメモリ書込みオにレー
ションを実行している間にＣＰＵにキャッシュを読み出
さしめるロジックを含んでいる。

従って、本発明の目的は、改良されたメモリシステムを
提供することにある。

本発明の別の目的は、データがメモリに書き込まれる時
は必ず自動的に更新されるキャッシュを提供することに
ある。

本発明の別の目的は、先行技術のキャッシュよりも単純
なキャッシュを提供することにある。

本発明の別の目的は、ＣＰＵからメモリへの書込みの際
だけでなく工１０からメモリへの書込みの際にも自動的
に更新されるキャッシュを提供することにある。

本発明の更に別の目的は、メモリがＩｌｏからデータを
受け取る間にＣＰＵが読出しオペレーションを実行し得
るキャッシュを提供することにある。

第２図は、本発明に係るキャッシュを含むデジタルコン
ピュータシステムのブロック図である。

第２図は、３つの主要な構成要素、即ち、ＣＰＵ２０１
、キャッシュ２０３及びメモリ２１５を有している。Ｃ
ＰＵ２０１．キャッシュ２０３、及びメモリ２１５は、
全て、ＡＤＤＲバス２２５に接続されており、このＡＤ
ＪＪＲバス２２５４ｔ７’ｃＩ１０からアドレス２２７
を受ける。ＣＰＵ２０１は更に、メモリオペレーション
を規定するＣＰＵメモリオペレーション信号２３３をキ
ャッシュ２０３及びメモリ２３３に与える。ＣＰＵ２０
１へのデータ転送及びＣＰＵ２０１からのデータ転送、
ＭＤＯバス２２１及びＭＤＩバス２２３によって達成さ
れる。ＣＰＵ２０１は、ＭＤＯバス２２１を経由してデ
ータを受け且つＭＤＩ２２３を経由してデータを出力す
る。ＭＤＩ２２３は更に、Ｉ１０デバイス２１７″から
データを受け且つ工１０デバイス２１７にデータを与え
且つＭＢパス２１４に接続されている。ＭＢババス１４
は、メモリ２１５に対するデータ入力及び出力である。

Ｉ１０デバイス２１７は更に、メモリ２１５及びキャッ
シュ２０３にＩ１０メモリオペレーション信号２３５を
与える。本発明とは密接な関係がないバスコンテンショ
ン制御ロジックによって、ＣＰＵ２０１、メモリ２１５
、及び工１０デバイス２１７の内１つだけが与えられた
時間においてデータをＭＤＩ　２２３の上に置くことが
確実になる。キャッシュ２０３は、記憶装置２０５、制
御装置２１１及びラッチ装置２１３を含んでいる。

記憶装置２０５は、レジスタ２０８ｆｔ含んでおり、こ
れらのレジスタ２０Ｂの各々は、タグ２０９及びデータ
２０７を含んでいる。タグ２０９は、データ２０７がコ
ピーであるデータのメモリ２１５における位置のアドレ
スの部分である。それ故、タグ２０９は、メモリ２１５
におけるどのアドレスが与えられたレジスタ２０８によ
って表わされるかを決定する。与えられた時間において
、各レジスタ２０８は、メモリ２１５における唯１つの
アドレスに対応するが、与えられたレジスタ２０８は、
異なった時間においてはメモリ２１５における異なった
アドレスに対応し得る。データ２０７は、ＭＤＯバス２
２１を経由した記憶装置２０５への入力及び記憶装置２
０５からの出力である。

入力はラッチ装置２１３を経由したＭＢ２１４からの入
力であり、出力はＣＰＵ２０１への出力である。タグ２
０９はアドレス２２５からの入力である。

制御装置２１１は、ＡＤＤＲ２２５がらアドレスを、タ
グ２０９からタグを、且つＣＰＵ　２０１及びｌ１０２
１７からメモリオペレージｉン信号２３３及び２３５を
受ける。そして、制御装置２１１は、記憶装置２０５の
オペレーションを制御し且つメモリ２１５にヒツト信号
２２９を且つＣＰＵ２０１に延長（ｅｘｔ）信号２３１
を出力する。

記憶装置２０５０オペレーションを制御すると以下のこ
とを伴う。即ち、メモリ読出しオペレーションがＣＰＵ
２０１によって実行されており且つ記憶装置２０５がそ
のアドレスによって指定されたメモリ′位置におけるデ
ータのコピーを含んでいる時に記憶装置２０５はコピー
を出力し、且つコピーを含んでいる位置に対してデータ
がＣＰＵ２０１又はＩｌｏ　２１７によって書き込まれ
ている時あるいはＣＰＵ２０１が読出しオペレーション
を実行し且つ記憶装置２０５の中にアドレスされたデー
タのコピーが無い時に記憶装置２０５はそのデータのコ
ピーを記憶する。後者の場合、制−装置２１１はまた、
タグ２０９に読み出されているデータのアドレスのタグ
部分をロードする。

ヒツト信号２２９及びｅｘｔ信号２３１は、メモリ読出
シオペレーションの際メモリ２１５及びＣＰＵ２０１の
オペレーションを調整する、ヒット信号２２９は、メモ
リ２１５のオペレーションを抑止する。即ち、信号２２
９は、アドレスされたデータのコピーが記憶装置２０５
に含まれている時にアクティブ（ａｃｔｉｖｅ）になり
、ｅｘｔ信号２３１は、記憶装置２０５の中にアドレス
されたデータのコピーが無い時にメモリ２１５からデー
タが得られるまでＣＰＵ２０１を待たせる。

ラッチ装置２１３はＭＤＯ２２１及びＭＢ２１４に接続
されている。ラッチ装置２１３は、ＭＢババス１４を介
して運ばれる各データアイテム、即ち、メモリ２１５に
読み込まれあるいはメモリ２１５から出力される各デー
タアイテムのコピーを保持する。メモリ読出しオペレー
ションがＣＰＵ２０１によって実行され且つ読み出され
ているデータのコピーが記憶装置２０５の中に存在しな
い時、メモリ２１５は、アドレスされたデータをＭＢ２
１４に出力し、ここからラッチ２１３にラッチされる。

ここから、データは記憶装置２０５及びＣＰ、Ｕ２Ｏ５
に同時に行く。制御装置２１１は、工１０２１７によっ
て実行されたメモリ読出しオペレーションに応答しない
。その結果、ラッチ装置２１３にラッチされたデータは
、ＣＰＵ２０１からの読出しオペレーションのみに応答
して記憶装置２０５に書き込まれる。メモリ書込みオペ
レーションがＣＰＵ２０１６るいハエ１０．２１７によ
って実行されると、メモリ２１５はＭＢ２１４を経由し
て書込まれるデータを受け取シ、コピーがラッチ装置２
１３にラッチされる。書込みオにレーションにおいて、
アドレス指定されているメモリ位置に対応するレジスタ
２０８が存在する場合、ラッチ２１３にラッチされるデ
ータはそのレジスタのデータ２０７にロードされる。

キャッシュ２０３は以下のように作動する。

ＣＰＵ２０１からの読出しオペレーションの際、ＣＰＵ
メそりオペレーション２３３は、読出シオイレーション
を指示し且つＡＤＤＲ２２５は読出されているデータの
アドレスを運ぶ。制御２１１は、そのアドレス及びＣＰ
Ｕメモリオペレーション２３３を受け、このアドレスと
、このアドレスによって規定されたメモリ位置において
データのコピーを記憶し得るレジスタ２０８に属するタ
グと、を比較する。一致する場合、制御装置２１１は、
メモリ２１５がそのアドレスに応答しないように抑止す
るヒツト信号２２９を出力し、その突合せタグを含むレ
ジスタ２０８におけるデータ２０７は記憶装置２０５か
らＭＤＯ２２１を経由してＣＰＵ２０１に出力される。

一致しない場合、制御装置２１１は、ヒツト信号２２９
をメモリ２１５に出力しないが、その代わり、ｅｘｔ信
号２３１をＣＰＵ２０１に出力する。

ＣＰＵ２０１は、データが記憶装置２０５の代わシにメ
モリ２１５によって供給される迄ＭＤＯ２２１からデー
タを受け取るのを待つことによっテｅｘｔ　２３１に応
答する。メモリ２１５はヒツト信号２２９によって抑止
されていないため、アドレスされたデータをＭＢ２１４
に出力することによりＡＤ：１）Ｒ２２５のアドレスに
応答する。ラッチ装置２１３は、ＭＢ２１４に現われる
データをラッチし、ラッチ装置２１３からＭＤＯ２２１
を経由してＣＰＵ２０１に行く。同時に、制御装置２１
１は、アドレス指定されたデータのコピーを含むべき記
憶装置２０５のレジスタ２０８を突き止め、そのレジス
タ２０８のタグ２０９にＡＤＤＲ２２５のアドレスの一
部分をロードし且つデータ２０７にラッチ装置２１３に
記憶されたデータをロードする。斯くして、読出しオペ
レーションの終りに、ＣＰＵ２０１は、そのデ゛−夕を
受け取シ且つこのデータのコピーはキャッシュ２０３に
記憶された。キャッシュ２０３において、このデータは
次の読出しオペレーションの際、メモリ２１５における
同一の位置に得られる。

書込みオペレーションの際、データはＣＰＵ２０１ある
いは工１０２１７０１つから発生し得る。両者の場合、
アドレスはＡＤＬ）Ｒ２２５に現われ、データはＭＢ２
１４に現われる。ここから、データはラッチ２１３にラ
ッチされ且つメモリ２１５に書き込まれる。読出しオペ
レーションの場合と同じように、制御装置２１１は、そ
のアドレスと、書き込まれている位置におけるデータの
コピーを含み得る任意のレジスタ２０８のタグ２０９と
、を比較する。斯かるレジスタ２０８がある場合、制御
装置２１１は、ラッチ装置２１３の内容からそのレジス
タにおけるデータ２０７をロードし、これによシ、デー
タ２０７は確実に、メモリ２１５において対応する位置
にデータのコピーを保持する。アドレスのタグ２０９と
の比較が、レジスタの２０８のどれも書き込まれている
位置に対応しないことを示す場合、制御装置２１１は、
ラッチ装置２１３からどのレジスタ２０８にもロードし
ない。ＣＰＵ２０１が記憶装置２０５からデータを読み
出すのに必要な時間よシ短い時間でレジスタ２０８への
書き込みがされる場合、メモリ書込みオペレーションは
、ＣＰＵ２０１がキャッジ五ヒツトの結果をもたらすメ
モリ読出しオペレーションを実行している間に工１０２
１７によって実行され得る。

第１図と第２図の比較及び上記の説明から判るように２
本発明のキャッシュ２０３は、従来技術のキャッシュよ
り構造及びオにレーションの点で実質的に単純である。

キャッシュ２０３、ＣＰＵ２０１及びメモリ２１５は、
ＡＤＤＲ２２５を共有し、キャッシュ２０３及びメモリ
２１５はＭＢ２１４を共有する。ＭＢ２１４は、ＣＰＵ
　２０１及びＩｌｏ　２１７によって共有されるＭＤＩ
２２３からデータを受け取る。そしてＭＢ２１４は、こ
のデータを、キャッシュ２０３及びＣＰＵ　２０１によ
って共有されているＭＤＯ２２１に与える。

メモリ２１５に書き込まれるデータは、書き込まれてい
るメモリアドレスに対応するレジスタ２０８が存在する
時はいつでもキャッシュ２０３に書キ込まれるため、記
憶装置２０５におけるＤ１１５あるいはｖ１０９に対応
する情報を記憶する必要がなく、制御装置２１１によっ
て実行されるタスクは、従ってよシ単純となる。更に、
ラッチ装置２１３によって以下のことが保証される。即
ち、キャッシュ２０３がＣＰＵ　２０１によって読み出
されているデータを含まない時、メモリ２１５からＣＰ
Ｕ　２０１へ読み出されたデータは、キャッシュ２０３
にも得られ、ＣＰＵ２０１に与えられている間記憶装置
２０５に記憶することができる。

（２）好適な実施例の詳細な説明（第３図及び第３Ａ図
） 第３図及び第３Ａ図は、本発明に係るキャッシュ２１１
及びメモリ２１５の好適な実施例の詳細なブロック図で
ある。第３図から第３Ａ図に続くバスは、両方の図面に
おいて対応する数字が付いている。更に、第３図の破線
で示すアウトライン及び第２図からの数字は、第２図の
構成要素と第３図の構成要素との相関関係を示す。

この好適な実施例は、ワングラボラトリーズ社震造のｖ
Ｓデジタルコンピュータシステムに実現されている。ｖ
Ｓ型のデジタルコンピュータシステムは、メモリにおけ
る８ビツトバイトをアドレス指定するために２４ビツト
アドレスを用いている。本実施例のｖＳシステムにおい
て、データは３２ビツトワードでもってメモリ及びキャ
ッシュに記憶され、一方、ＣＰＵ及びＩ１０デバイスを
キャッシュ及びメモリに接続するデータバスは、１６ビ
ツトの幅を有する。データは単一バイトあるいは１６ビ
ツトハーフワードとしてＣＰＵ及びＩ１０デバイスから
受け取られ且つＣＰＵ及び工１０デバイスに与えること
ができる。１つのメモリワードにおける左のハーフワー
ド９は奇数のハーフワードと呼ばれ、右のハーフワード
は偶数のハーフワードと呼ばれる。

本実施例における記憶装置２０５の説明から始める。記
憶装置２０５は、キャッシュＲＡ　Ｍ　３１３に実現さ
れている。キャッシュＲＡＭ３１３は、それぞれが３つ
のフィールドを含んでいる４０９６個の４０ビツトレジ
スタ３１４を含んでいる。この３つのフィールｒとは、
レジスタ３１４にコピーされたメモリ２１５におけるワ
ードのアドレスの最上桁８ビットを含む８ビツトタグフ
イールド３１５、コピーされたメモリーワードの奇数ハ
ーフワード９を含む１６ビツト奇数フイールド３１９、
及びコピーされたメモリワードの偶数ハーフワードを含
む１６ビツト偶数フィールド３２１である。

キャッシュＲＡＭ３１３は、ＣＡＡ３１１に運ばれる１
２ビツトアドレスによってアドレス指定される。即ち、
ＣＡＡ３１１のアドレス及びメモリオイレーションがキ
ャッシュ２０３を伴う時にキャッシュｃｔＪ１３４３に
よって発生されたｅｎ信号３１２に応答して、キャッシ
ュＲＡＭ３１３は、アドレスされたレジスタ３１４にお
けるタグフイール）”３１５の内容をバス３３８に、奇
数フィールｔ”ａｔｓの内容をバス３２３に、且つ偶数
フィールド３２１の内容をバス３２５に出力する。

ＣＡＡ３１１のアドレス及びｅｎ信号３１２がキャッシ
ュ書込み高（ｃｗｈ）信号３７５あるいはキャッシュ書
込み低（ｃｗｆｉ　）　　信号３７７に、またキャッシ
ュｃｔｊ１３４３によって発生される°と、キャッシュ
ＲＡＭ３１３は、ｃｗｈ　３７５あるいはｃｗｌ、　３
７７が応答されているかに応じて、バス３２３の値を奇
数フィールド３１９にあるいはバス３２５の値を偶数フ
ィールド３２１に記憶する。

斯くして、ｃｗｈ　３７５及びｃｗｆｉ　３７７は共に
、好適な実施例においてｃｗｒ　２３０の機能を果たす
。

キャッシュＲＡＭ３１３は、８１６８−４５型の１０個
の４　Ｋ　ｘ　４　ＮＭＯ８ＲＡＭ　集積回路から構成
し得る。これらの集積回路は、４５ナノ秒（ｎｓ）のサ
イクル時間を有している。

次にメモ’）　（Ｍｅｎ）　　２１５の説明に続く。本
実施例において、ｍ’ｅｍ　２１５は、ｍｅｍＲＡＭ　
　３６５、メモリ制御装置（ｍｅｎ　ｃｔｆｉ）　３４
５、アドレスマルチプレクサ（ｍｕｘ）　　３６３、ラ
ッチ（ＬＡ）３４９及び３５１、及びバイトスワツブイ
フグ双方向ト９ライパｓｗ３５７及び５Ｗ３５９からな
る。後により詳細に説明するように、ラッチ３４９及び
３５１並びにト９ライバ３５７及び３５９は、ハーフワ
ードにおける個別ノミイトの書込み及び読出しを可能に
する。ＭｅｍＲＡＭ　３６５は、１０２４にレジスタか
らなっており、これらのレジスタの各々は、奇数１６ビ
ツトハーフワード及び偶数１６ビツトハーフワート９か
らなる３２ピツトデータワード９並びに１２ビツトの誤
り訂正コート９を含んでいる。この誤り訂正コードは、
本発明とは密接な関係がなく、従ってこれ以上述べない
。

これらのデータワードは４対の２５６にバンクに構成さ
れている。各対の一方のバンクは偶数ハーフワーＰを含
み、他方のバンクは奇数バー７ワート１を含んでいる。

この偶数バー７ワードバンクは、バス３５５からの入力
及びバス３５５への出力を受ける。奇数ハーフワードバ
ンクは、バス３５３からの入力及び３５３への出力を受
ける。

アドレッシングは、１対のバンクを選択するＢＳ信号３
７３、受け取られるアドレスが列アドレスであることを
示すＲＡＳ信号３４６、及び受け取られるアドレスが行
アドレスであることを示すＣＡＳ信号３４７、並びに９
ビット行アドレスに続く９ビット列アドレスを提供する
Ａライン３６６によって行なわれる。あるバンクがイネ
ーブルされ且つＣＡＳ３４７信号及び行アドレスに続く
ＲＡＳ３４（５信号及び列アドレスを受け取る場合、こ
のバンクはそれが偶数ハーフワードである場合アドレス
されたハーフワードに含まれる１６ビツトのデータを３
５５に出力し、それが奇数ハーフワードである場合バス
３５３に出力する。あるバンクがイネーブルされ、上記
のように列アドレス及び行アドレスを受け取シ、巣にｗ
ｅ信号３７２を受け取る場合、バス３５３及び３５゛５
の両方におけるデータは、アドレス指定されたハーフワ
ードが奇数か偶数かに応じて、アドレスされた））−フ
ワービに書き込まれる。本実施例において、各バンクは
１日立製作所製造の５０２５６−１５型の２２個０２５
６ＫｘｔＮＭＯ８ＲＡＭからなっている。この型のｉ’
ｌＡＭは、１５０ｎｓサイクル時間を有している。

ｍｅｍＲＡＭ３６５に対する制−信号及びアドレスは、
ＣＰＵ２０１あるいは工１０２１７からのメモリ制量信
号及びアドレスに応答してｍｅｍｃ　ｔｌ１３４５及び
ｍｕｘ３６３によって与えられる。Ｍｅｍｃｔ旦３４５
は、バス３４１のヒツト信号２２９によって抑止されな
い限りＲＡＳ３４（３及びＣＡＳ３４７を発生し、ＭＡ
３６１に受け取られたアドレスのビットＯ及びｌに応答
してＢ５３７３を発生し且っ工１０メモリオＲレーショ
ン２３５あるいはＣＰＵメモリオペレーション２３３の
どちらかが書込みオペレーションを指定する時Ｉ１０メ
モリオペレーション２３５あるいはＣＰＵメモリオペレ
ーション２３３に応答してＷＥ３７２を発生する。Ｍｕ
ｘ３６３は、ＭＡ３６１のビット２−１９を受け且つビ
ット２−９及びＭＡ３６１のビット１８からなるＡ３６
６に９ビット列アドレスを与え且つビット１０−１８及
びＭＡ３６２のビット１９からなるＡ３６６に９ビット
行アドレスを与える。この行アドレスの選択は、ｃ　Ａ
ｓ　３４７によって制−される。Ｍｕｘ３６３は、７４
１２５７型の３つの４ビツトマルチプレクサによって実
現される。

ＭｅｍＲＡＭ３６５は、３２ビツトワード９のみを受け
取って出力する。しかしながら、前に述ペア’ｃ、ｔう
に、■Ｓコンピュータシステムは、個別バイトをアドレ
ス指定し、本実施例におけるＭＤＩバス２２３は１６ビ
ツト幅である。ＬＡ３４９及び３５１並びにＳＷドライ
バ３５７及び３５９は、メモリ２１５がハーフワードだ
けでなく単一バイトをも受け取って出力するものである
。ＬＡ３４９は、ｍｅｍＲＡＭ３６５がデータを入力あ
るいは出力する時に奇数ハーフワードを運ぶバス３５３
に接続されており、ＬＡ３５１は、偶数ハーフワード９
を運ぶバス３５５に接続されている。各ラッチは、２つ
のバイトを記憶し、各バイトは、別々に書き込まれある
いは読み出される。ＳＷ３５９はバス３５３をどちらか
の方向に駆動し、５Ｗ３５７はメス３５５に対して同じ
ことをしない。各ト９ライバは、低バイトが高バイトに
１且つ高バイトが低バイトになるようにするために、バ
スに運ばれるハーフワードのこの２つのバイトが変化せ
ずにドライバに接続されたバスに駆動されるようにする
かあるいはこの２つのノζイトがスワップされるように
する構造の４つのバイトドライバからなっている。ＬＡ
３４９及び３５１並びにＳＷドライノＺ３５７及び３５
９は、ＭＡ３６１のビット１９−２１に応答してｍｅｎ
ｃｔｆｉ３４５によって発生されたｓｗｃｔｌ信号３７
１によって制御される。

以上の構成要素は以下のように共動する。即ち、読出し
オペレーションの場合、ｍｅｍＲＡＭ３６５は、ＭＡＯ
−１８によって指定された奇数７１−７ワードあるいは
偶数ハーフワードをバス３５３あるいはバス３５５に出
力する。ハーフワードは、それが奇数あるいは偶数であ
るかに応じて、ＬＡ３４９あるいはＬＡ３５１にラッチ
される。アドレスのビット１９−２１が奇数ハーフワー
ドの最初のバイトを指定する場合、ＳＷドライバ３５９
は、これらのバイトをスワップすることなしにＬＡ３４
９の内容をバス２２３に出力することによりｓｗｃｔｆ
ｉ　　３７１に応答する。ビット１９−２１が最初のハ
ーフワードの第２バイトを指定する場合、ＳＷドライバ
３５９は、それが奇数ハーフワード１をバス２２３に出
力する時にこれらのバイトをスワップすることによりｓ
ｗｃｔｆｉ３７１に応答スる。アドレスのビット１９−
２１が偶数ノー−７ワード１の第１バイトあるいは第２
バイトのどちらかを指定する場合、ＳＷドライバー３５
９はＬＡ３５１の内容と同じことをする。

書込みオペレーションにおいて、書き込まれるべきバイ
トあるいは諸バイトを含む１６ビツトはＭＤＩバス２２
３に置かれている。書き込まれるべきものがハーフワー
ドである場合、オペレーションば以下のように行なわれ
る。即ちｓｗｃｔｆｉ３７１の制御の下で、５Ｗ３５９
あるいは５Ｗ３５７は、ハーフワードが偶数あるいは奇
数であるかに応じて、ＭＤＩバス２２３の値をバス３５
３あるいは３５５に駆動し、そこから、ハーフワードは
ＭｅｎＲＡＭ３６５によって受け取られる。

書き込まれるべきものがバイトである場合、書込みオペ
レーションは、読出し修正書込みオペレーションとして
なされる。このオペレーションにおいて、ｍｅｍＲＡＭ
３６５は、アドレス全体によって指定されたバイトを含
む、ＭＡ３６１のアドレスのビット０−１８によって指
定されたノー−７ワードを出力する。このハーフワード
が奇数又は偶数かに応じて、このハーフワードはバス３
５３あるいはバス３５５に出力され、ｓｗｃｔ１３７１
の制御の下でＬＡ３４９６るいはＬＡ３５１にラッチさ
れる。次に、アドレスのビット１９−２１に応答して５
ｖｒｃｔｌ！信号３７１によって指定される・ように、
５Ｗ３５９あるいは５Ｗ３５７は、書き込まれるべきバ
イトをバス３５５あるい社３５３のどちらかに駆動し、
書き込まれているバイトが属するハーフワード９を含む
ＬＡ３４９又はＬ　Ａ　３５１は、このバスの値を、書
き込まれているＬＡ３５２あるいはＬＡ３５９のバイト
にラッチする。この時点において、ＬＡ３４９あるいは
ＬＡ、３５１のどちらかは、書込みオペレーションの後
に現われるべきハーフワード９をそのまま含んでいる。

この際、ＬＡ３４９あるいはＬＡ３５１のどちらかは、
その内容をバス３５３あるいはバス３５５に出力し、ア
ドレスされたハーフワードはｍｅｍＲＡＭ３６５に書き
込まれる。ＬＡ３４９あるいはＬＡ３５１は、７４ＬＡ
ＬＳ３７３型の２つの８ビツトＤラツチから構成され、
５Ｗ３５７あるいは５Ｗ３５９は、７４ＬＳ２４５型の
４個の８ビット双方向８ビットドライノ；から構成され
得る。

Ｃ，バスＭＢ２１４．ＭＤＯ２２１，ＭＤ工２２３この
好適な実施例において、メモリ２１５及びラッチ２１３
の間を走るＭＢババス１４は、２つの１６ビツトバスと
して実現される。この２つの１６ビシトバスは、ｍｅｍ
ＲＡＭ　３６５．＝ＬＡ　３３５、ＬＡ３４９及び５Ｗ
３５９の奇数バンクを接続するバス３５３及び偶数バン
クをＬＡ３３７、ＬＡ３５１及び５Ｗ３５７に接続する
バス３５５である。メモリ２１５に関連して説明される
ように。

ｍｅｍＲＡ　Ｍ　３６５への全てのデータ入力かあるい
はｍｅｍＲＡＭ３６５からの全てのデータ出力は、バス
３５３及び３５５に運ばれる。バス３５３及び３５５は
、ＬＡ３３５及びＬＡ３３７を経由してＭＤＯパス２２
１に且つスワラピンブト１ライバＳＷ３５９及び３５７
を経由してＭＤＩバス２２３に接続されている。前に指
摘したように、本実施例におけるＭＤＩバス２２３は、
１６ビツトのデータを運ぶ。

好適な実施例におけるＭＤＯバス２２１は、２つの１６
ビツトバスとしてキャッシュ２０３の中で実現されてい
る。バス３２３は、奇数ハーフワードを含むキャッシュ
ＲＡＭ３１３のレジスターをＬＡ３３５及び出力ｍｕｘ
（ｏｍｕｘ）　３０３に接続している。バス３２５は、
偶数ハーフワードを含むキャッシュＲＡＭ　３１３のレ
ジスターＩＬＡ３３７及びｏｍｕｘ　３０３に接続して
いる。ｏｍｕｘ３０３は、キャッシュ２０３からデータ
をＣＰＵ２０１に運ぶＭＤＯバス２２１の部分に接続さ
れており、好適な実施例の場合、このバスは１６ビツト
幅である。ｏｍｕｘ３０３は、ＣＰＵ　２０１からバス
３０１を介して受け取られたアドレスの２つの最小桁ビ
ットの制御の下で且つ単一バイト読出しオペレーション
を示すＣＰＵｍｅｍｏｐ信号２３３における１つの信号
の制−下で奇数ハーフワード、偶数ハーフワード、ある
いは単一バイトが指定されている場合、この指定された
バイトがハーフワードの最初のバイトであシ且つ残シが
Ｏで満たされているハーフワードのどちらかを出力する
。ｏｍｕｘ　３０３は、Ｏ充填を供給するために。

８個の７４８２５３型８対２マルチプレクサ及び７４８
２４４型８ビツトドライバによって実現される。

ラッチ２１３は、２つの１６ビツトラツチ即ち、データ
をノ２ス３５３から受け且つこのデータをバス３２３に
与えるＬＡ３３５、及びデータをバス３５５から受け取
りそのデータをバス３２５に与えるＬＡ３３７として実
現される。各ラッチは常に、バス３５３及び３５５にそ
れぞれ現われるために、最後の値のコピーを含んでいる
。ＬＡ３３５は、ｃｗｈ信号３７５に応答してバス３２
３に応答し且つＬＡ３３７はｃｗｆｉ信号３７７に応答
してバス３２５に出力する。これらの信号はキャッシュ
ｃｔｆｔ３４３によって与えられる。これらのラッチの
各々が、７４ＡＬＳ３７３型の２つの８ビツトＤラツチ
を用いて実現される。

制御装置２１１は、ＣＰＵ２０１及び工１０２１７から
アドレス及びメモリオペレーション信号を受け取る。こ
の好適な実施例を含むｖｂシステムにおけるＣＰＵアド
レスは、２４ビツト論理アドレスであシ、一方、工１０
アドレスは、２２ビツト物理アドレスである。しかしな
がら、ＣＰＵ２０１からのアドレスがこの好適な実施例
における制御装置２１１に達する迄に、これらのアドレ
スは２２ビツト物理アドレスに変換される。アト９レツ
シングと関係を有する制御装置２１１のこれらの構成要
素から説明を始めると、ＣＰＵアドレスは、バス２２５
を経由して入力される。ＣＰＵアドレスの２つの最小桁
ビットは、バス３０１を経由してｏｍｕｘ３０３に行き
、ここで、これらのビットはＭＤＯバス２２１に出力さ
れるべきハーフワードを選択する。残シのビットは、バ
ス３０７に運ばれる。これらのビットのうち最上桁８ビ
ッと、即ちビットＯ−７は、バス３３４に運ばれ、この
バス３３４杜、ビット０−７をタグ比較オペレーション
に対するビットのソースであるｍｕｘ３３３に与え且つ
ドライバＤ３３６に与える。ドライバＤ３３６は、これ
らのビットをキャッシュＲＡＭ３１３のタグ部に与える
。バス３０７からの残りの１２ビツトは、キャッシュＲ
ＡＭ３１３に対するアドレスのソースであるｍｕｘ３０
９に行く。更に、バス２２５のビットの全ては、ＬＡ３
２７に行き、ここからこれらのビットはＭＡ３６１を経
由してメモリ２１５に且つＬＡ３２９及びバズ３３０を
経由してｍｕｘ３０９及びｍｕｘ３３３に出力される。

ＬＡ３２７からアドレスビットを受け取ることに加えて
、ＭＡババス６１及びＬＡ３２９は１．これらのビット
をバス２２７を経由して工１０２１７から受け取る。バ
ス２２７からのビットの宛先は、ＬＡ３２７からのビッ
トの宛先と同じである。先はどの説明から判るように、
ＣＡＡ３１１に対するアドレスビット及びアドレスされ
たレジスタ３１４からのタグ３１５と比較されるべきビ
ットはバス３０７及びラッチ装置３２９から交互に来る
。後により詳細に説明するように、これらのビットは、
キャツシュヒツト（ｃａｃｈｅ　ｈｉｔ）によるメモリ
読出しオペレーションの場合及びＬＡ３２９からの他の
全ての場合にバス３０７から来る。

本発明のオペレーションを制御する制御装置２１１の諸
部分について説明を続ける。比較器３３９は、ＣＡＡバ
ス３１１のビットによって現在アドレスされているキャ
ッシュレジスタ３１４のタグ部３１５からの入力を受け
取シ且つこの入力をメモリ２１５が現在応答しているア
ドレスのビットＯ−７と比較する。これらのビットが等
しい場合、比較器３３９は、ライン３４１にヒツト信号
２２９を発生する。ライン３４１は、ｍｅｍｃｔＪＩ３
４５及びキャッシュａｔ、ｅ　３４３に接続されており
、これらの構成要素にヒツト信号及びミス信号を与える
。キャッシュｃｔｌ　３４３　［更に、ＣＰＵｍｅｍ　
ｏｐ　２３３、Ｉ　１０ｍｅｍ　ｏｐ　２３５及びＭＡ
３６１にアドレスのビット２０を運ぶラインを入力とし
て受け、奇数ハーフワード９又は偶数ハーフワードがキ
ャッシュＲＡＭ３１３に書キ込まれるべきであることを
示すｃｗｈ信号３７５あるいはｃｗＪｌ信号３７７、及
びｅｘｔ信号２３１を出力として発生する。この後者の
信号は、ヒツト信号２２９を発生しないＣＰＵ読出しオ
ペレーション（応答して発生され、且つ、ｍｅｍＲＡＭ
　３６５がデータを出力するのに必要な期間にわたって
そのサイクルを延長すべきであることを示す。既に説明
したように、ｍｅｎ　ｃｔｊｌ　　３４５は、Ｍム３６
１からｍｅｎ　ｏｐ信号２３５及び２３３並びにビット
０、ｌ゛及び１９−２１をヒツト信号２２９と共に受け
取り、ｓｗｃｔｊ！３７１．ＣＡＳ３４７．ＲＡＳ３４
６、Ｂ５３７３及びＷＥ３７２を出力として発生する、
ヒット信号に応答して、ｍｅｎ　ｃｔ１３４５は、ＲＡ
Ｓ３４６を抑止し、これによシｍｅｍＲＡＭ３６７のオ
ペレーションを抑止スる。

制御ａ２１１の上記構成要素に関して、ｍｕｘ３０９及
び３３３は、７４Ｆ’１５７型の２つの８対４ｍｕｘを
用いて実現される。ト９ライバＤ３３６は、７４ＬＳ２
４４型８ビツトドライバを用いて実現される。ラッチＬ
Ａ３２７及びＬＡ３２９は、７４Ｆ３７３型の３つの８
ピツ）Ｄラッチを用いて実現される。最後に、比較器３
３９は、７４Ｆ５２１型の８ビツト比較器を用いて実現
され得る。

キャッシュＣｔｊ！３４３及びｍｅｍｃｔｆｉ　３４５
は、個別のロジックからなっている。キャッシュｃｔｆ
１３４３及びｍｅｍｃｔＪ！　３４５に対して本明細書
に述べられている諸機能を実施するた、めのロジックの
構成は、当技術においては公知である。

３、好適な実施例のオペレーション 第３図の好適な実施例のオペレーションの以下の説明は
、先ず、メモリ読出しオペレーションから始まシ次にメ
そす書込みオぼレーションに行く。

各場合において、ＣＰＵ２０１及び工１０２１７に対し
て且つキャツシュヒツトを用いて或いは用いずに実行さ
れるオぼレーションが論じられる。

ａ、キャツシュヒツトを用いるＣＰＵメモリ読出しオペ
レーション ＣＰＵ２０１がメモリ読出しオペレーションを実施する
と、ＡＤＩ）Ｒバス２２５は、このアドレスを運び、Ｃ
Ｐ１］ｍｅｍ　ｏｐ２３３は、読出しオペレーションを
指定する。ＡＤＬ）Ｒ２２５のアドレスの全ての２２ビ
ツトは、ＬＡ３２７にラッチされる。同時に、２つの最
小桁ビットは、ｏｍｕｘ３０３に行き、バス３０７は、
次の１２ビツトをｍｕｘ３０９に運び、８個の最上桁ビ
ットをｍｕｘ３３３に運ぶ。読出しオペレーションを指
定するＣＰＵｍｅｍ　ｏｐ　２３３に応答して、キャッ
シュａｔ１３４３は、比較器３３９及びキャッシュＲＡ
Ｍ３１３をイネーブルするｅｎ信号３１２及びｍｕｘ３
０９及びｍｕｘ３３３にそれらがバス３０７から受け取
る入力を選択せしめるＣＮＴ信号３４４を出力する。

次に、ＣＡＡ３１１は、キ駅ツシュＲＡＭ３１３へのア
ドレスとしてバス３０７からの１２ビツトの入力をｍｕ
ｘ３０９に与える。このアドレスに応答して、キャッシ
ュＲＡＭ３１３は、アドレスされたレジスタからのタグ
３１５をバス３３８に。

このレジスタからの奇数ハーフワード９３１９をバス３
２３に且つ偶数バー７ワーｙ３２１をバス３２５に出力
する。前に述べたように、ｏｍｕｘ３０３は、ｏｍｕｘ
　３０３へのワード出力からアドレスされたバイトある
いはバー７ワート１を選択し、このバイトあるいはハー
フワードをＭＤＯバス２２１に出力することにより２つ
の最小桁アドレスビツトに応答する。比較器３３９は、
タグ３１５を受け取って、これをｍｕｘ３３３がバス３
０７から与えるアドレスの８ビツトと比較する。前に説
明したように、タグ３１５は、レジスタ３１４における
データがバス２２５のアドレスにおけるデータのコピー
である場合アドレスの８ビツトに等しい。タグ３１５及
びアドレスビットが等しい場合、比較器３３９は、ヒツ
ト信号２２９をヒツトライン３４１に発生する、ヒット
信号２２９に応答して、ｍｅｍｃｔＦｌ　３４５は、Ｒ
ＡＳ　３４６の発生を抑止し、これによりｍｅｍＲＡＭ
　３６５のオペレーションを抑止する。ＣＰＵ２０１は
、キャッシュｃｔ１３４３からｅＸｔ信号２３１ｔ−受
けていなかったため、ＣＰＵ２０１は、ｏｍｕｘ３０３
からデータ出力をとる。

ｂ、中ヤツシュミス（ｃａｃｈ　ｍ１ｓｓ）によるＣＰ
Ｕメモリ読出シオペレーション レジスタ３１４がメモリにおけるアドレスされた位置に
おけるデータのコピーを含んでいない時、タグ３１５は
、このアドレスの８個の最上桁ビットと等しくなく、ヒ
ツトライン（ｂｉｔ　１ｉｎｅ）　３４１は、ヒツト信
号２２９を運ばない。キャッシュｃｔ１３４３は、先ず
ｅｘｔ信号２３１を発生し、次に、ＭＡ３６１のビット
２０の値に応じて、ｃｗｈ３７５あるいはｃｗｊ！　３
７７を、ＲＡＭ３１３へのデータの書込みに対する適当
な時間において発生することによりこれに応答する。ｅ
ｘｔ信号２３１に応答して、ＣＰＵ２０１は、そのサイ
クルを延長し且つキャッシュＲＡＭ３１３からデータ出
力を取らない。バス２２５のアドレスは、ＬＡ３２７に
ラッチされており、ミスにおいては、ＭＡパス３６１に
出力され且つＬＡ３２９にラッチされる。

ｍｅｍｃｔｆｉ　３４５は、ｍｅｍＲＡＭ　３６５がア
ドレスされたハーフワードをバス３５３又はバス３５５
に出力することによってｍｕｘ３６３からのＢ５３７３
及びアドレスビットに応答するようにするために、ＭＡ
ババス６１の値からのＲＡＭ３１３及びＣＡＳ３４７の
発生を可能にすることによりこのミス信号に応答する。

前に説明したように、ＬＡ３３５又はＬＡ３３７は、こ
のワードをそれがこれらのバスの一方又は他方に現われ
るｔまでラッチする。キャッシュｃｔ１３４３は、ミス
の際ＣＮＴ　３４４の発生を停止し、従って、ｍｕｘ３
０９は、バス３３０からビット８−１９をＣＡ　Ａ　３
１１に対する入力として選択する。一方、バス３０７は
、依然としてこのアドレスのビット０−７ｔパス３３４
に与、ｔている。キャッシュＣ’ｒＬ３４３がｃｗｈ３
７５あるいはｃｗｌ　３７７を発生しているかに応じて
、ＬＡ　３３５あるいはＬＡ３３７のどちらかは、ラッ
チされたハーフワードをバス３２３あるいはバス３２５
のどちらかに出力する。これらのバスは、ハーフワー）
＃を。ｍｕｘ　３０３に運び、ここで、アドレスされた
バイトあるいはハーフワードは、上記のようＫＣＰＵ２
１５に出力され且つ又キャッシュＲＡＭ３１３に出力さ
れる。斯くして、キャッシュＲＡＭ３１３は、タグフィ
ールド９３１５にバス３３４のアドレスのピッ）Ｏ−７
を記憶し、ｃｗｈ３７５あるいはｃｖｒ１３７７が発生
されているかに応じて、バス３２３の奇数ハーフワード
を奇数フィールド３１９にあるいはＣＡＡ３１ｉのビッ
トによってアドレスされたレジスタ３１４の偶数フィー
ルド３２１にバス３２５の偶数ハーフワードを記憶する
。タグフィールド３１５に書き込まれたビットがフィー
ルド３１９又は３２１に書き込まれるハーフワードを含
むメモリアト９し負に対するタグであるため、その結果
、レジスタ３１４は現時点で、キャッシュミスを起こし
たメモリアドレスにおけるデータの有効なコピーを含む
ことになる。

Ｃ０工１０読出しオペレーション 読出しオペレーションが工１０デバイス２１７によって
始動されると、このアドレスはバス２２７にそして次に
ＭＡババス６１に現われる。キャッシュｃｔｆｉ３４３
及びｍｅｍｃｔｆｉ　３４．５は、Ｉ１０ｍｅｍＯｐ信
号２３５を受けるが、これらの信号が読出ジオにレーシ
ョンを指定すると、キャッシュｃｔｆｔ３４３は応答し
ない。従って、ｅｎ信号３１２は、発生されず、ＲＡＭ
３１３はデータをバス３２３．３２５あるいは３３８に
出力せず、比較器３３９はヒツト信号２２９を発生しな
い。ｍｅｎｃｔＪ１３４５は、工／　Ｏｍｅｎ　ｏｐ信
号２３５に応答せず、且つ比較器３３９からのヒツト信
号によって抑止されなイ。従って、ｍｅｍｃｔｆｆｉは
、ｍｅｍＲＡＭ３６５がＭＡ３６１のアドレスにおける
データをバス３５３及び３５５に出力するようにするた
めに、ＲＡＳ　３４５及びＣＡＳ　３４７を発生する。

ＬＡ３３５及びＬＡ３３７は、データをラッチす、ｌｆ
、＃’ｒツＶ：Ｌ　ｃｔｆｉ３４３がｃｗｈ信号３７５
あるいはｃｗｐ信号３７７を発生しないため、このデー
タは、キャッシュＲＡＭ３１３に書き込まれずまた同時
にＭＤＯバス２２１を経由してＣＰＵ２０１にも出力さ
れない。その代わシ、Ｌ　Ａ　３４９及び５Ｗ３５９に
且つＬＡ３５１及び５Ｗ３５７に出力される。これらの
ＬＡ３５１及びＳ　Ｗ　３５７は、前に述べたように、
ｍｅｍｃｔｆｉ３４５がＭＡ３６１のビット１８−２１
に応答して発生するｓｗｃ　ｔ　ｌ信号３７１に応答し
てアドレスされているバイトあるいはハーフワードを出
力する。

ｄ、キャツシュヒツトによるメモリ書込みオペレーショ
ン メモリ書込みオペレーションは、データがＣＰＵ２０１
あるいはＩ１０デバイス２１７から書き込まれているか
にかかわらず、同じように進行する。

書き込まれるべきデータはＭＤＩバス２２３に現われる
。データがＣＰＵ２０１から書き込まれている場合、こ
のアドレスはバス２２５に現われ、ラッチ３２７にラッ
チされ、そこからラッチ３２９にラッチされる。ここか
ら、アドレスはｍｕｘ３０９及びｍｕｘ　３３３に分配
される。このデータがニー１０２１７から書き込まれて
いる場合、このデータはバス２２７に現われ、ラッチ３
２９にラッチされる。キャッシュｃｔｆ１．３４３は、
キャッシュＲＡＭ３１３をイネーブルするｅｎ信号３１
２を発生することにより書込みオペレーションを指定ス
るＣＰＵｍｅｍ　ｏｐ信号２３３あるいは工／　Ｏｍｅ
ｎ　ｏｐ信号２３５に応答する。ＣＮＴ３４４は発生さ
れておらず、従って、ｍｕｘ　３３３及びｍｕｘ　３０
９　はバス３３０からのそれらの入力を選択するもので
ある。キャッシュＲＡＭ３１３は、ＣＡＡ１２のビット
によってアドレス指定されたレジスタ３１４からのタグ
３１５を比較器３３９に且つフィールド３１９及び３２
１におけるデータをバス３２３及び３２５に出力するこ
とによりＣＡＡ３１１のキャッシュアＰレス及びｅｎ信
号３１２に応答する。

しかしながら、実行されているのが書込みオペレーショ
ンであるため、このデータは無視される。

タグ３１５及び比較器３３９に入力されるべく選択すれ
たアドレスビツトが等しい場合、バス２２３に受けられ
ているデータはキャッシュＲＡ　Ｍ　３１３とｍｅｍＲ
ＡＭ　３６５の両方に書き込まれなければならない。

ｍｅｍＲＡＭ　３６５への書込みオペレーションは、こ
の好適な実施例におけるメモリ２１５のオペレーション
の説明の所で述べたように実行される。

書き込まれているのがハーフワードである場合、５Ｗ３
５９又は５Ｗ３５７は、このハーフワード９を、バス３
５３又はバス３５５に入力し、ここから、このハーフワ
ード１はｍｅｍＲＡ　Ｍ　３６５における適当なＲＡＭ
に行きあるいはＬＡ３３５又は３３７の適当なラッチに
行く。書き込まれているのがバイトである場合、読出し
修正書込みオペレーションが必要である。前に説明した
ように、このバイトを含むハーフワードは、このノーー
フワードが奇数又は偶数であるかに応じて、ＬＡ３４９
ある部はＬＡ３５１のどちらかに出力され、書き込まれ
るべきバイトはＭＤ工２２３に受けられ且つラッチにお
いて修正される。このラッチの修正された内容は、次に ｍｅｍＲＡＭ３６５及びＬＡ３３５あるいＬ　Ａ　３３
７に書き込まれる。ＭＡ３６１のビット２０の値に応じ
て、キャッシュｃｔｊ１３４３は、ｃｗｈ　３７５ある
いはｃｗｆ　３７７のどちらかを発生し、Ｌ　Ａ　３３
５あるいはＬＡ３３７のどちらかはその内容をパス３２
３又は３２５に出力することによりｃｗｈ３７５あるい
はｃｗｌ、　３７７に応答し、キャッシュＲＡＭ３１３
は、バス３３４．３２３及び３２５の値をレジスタ３１
４に書き込み、これによりこのレジスタ３１４を更新す
ることにより、ｃｖｒｂ　３７５あるいはｃｗｌ　３７
７に応答する。ｍｅｍｃｔｆｉ　３４５は、ｗｅ３７２
を発生し、ｍｅｍＲＡＭ３５５は、パス３５３及び３５
５の値をＭＡ３６１のアドレスによって指定された位置
に書き込むことによってこのｗ　ｅ　３７２に応答する
。斯くして、このオペレーションの終りにおいて、書き
込まれているメモリ位置に対応するレジスタ３１４及び
このメモリ位置の両方は同一のデータを含む。

メモリ書込みオペレーションにおいてキャッシュミスが
存在する場合、キャッシュｃｔｆｉ　３４３は、ｃｖｒ
ｈ３７５あるいはｃｖｒｆｌ　３７７のどちらかを発生
せず、従って、データはｍｅｍＲＡＭ　３６５に書き込
まれるがキャッシュＲＡＭ３１３には書き込まれない。

ｆ、工１０メモリ書込みオペレーション中のキャキー？
ツシュＲＡＭ３１３及びｍｅｍＲＡＭ３６５の説明にお
いて示したように、好適な実施例の場合、キャッシュＲ
ＡＭ３１３からなるＲＡＭは、４５ｎｓのサイクル時間
を有しておシ、一方ｍｅｎＲＡＭ３６５からなるＲＡＭ
は１５０ｎｓのサイクル時間を有している。従って、好
適な実施例におけるキャッシュ２０３は、メモリ２１５
０３倍の速度でもって作動する。この好適な実施例は、
事実と、並びにデータがキャッシュ２０３における対応
したレジスタを有するメモリ２１５中のアドレスに書き
込まれる時はいつでも、このデータは、メモリ２１５が
ｌ１０２１７からデータを受けて取る間にＣＰＵ２０１
に読出しオペレーションを継続して実行させることによ
シキャッシュ２０３のレジスタにも書き込まれるという
事実と、の利点を利用している。

Ｉ１０書込みオペレーションの期間中ＣＰＵ読出しオペ
レーションを可能にするために、アドレスの最小桁１２
ビツトがキャッシュＲＡＭ３１３に与えられ且つ最上桁
８ビットがＧＯＭＰ３３９に与えられる時に経由する２
つの径路を与える。

ＣＰＵ読出しオペレーションにのみ用いられる最初の径
路は、ノ；ス２２５、パス３０７、ｍｕｘ３０９及びｍ
ｕｘ３３３からなっており、全ての書込みオペレーショ
ンに用いられる第２の径路は、ＣＰＵ読出しオペレーシ
ョンにおけるミスから生じる径路を含んでいるが、バス
ＭＡ３６１、ＬＡ３２９、バス３３０、ｍｕｘ３０９及
びｍｕｘ　３３３からなっている。最初の径路のアドレ
スは、バス２２５から直接受けられ、第２パスのアドレ
スは、書込みオペレーションが工１０書込みオペレーシ
ョンでアル時バス２２７から且つ書込みオペレーション
がＩ１０書込みオペレーションである時バス２２７から
且つ書込みオペレーションがＣＰＵ書込みオペレーショ
ンでありあるいはＣＰＵ読出しオペレーションのキャッ
シュミスから生じる時にＬＡ３２７を経由してパス２２
５から受け取られる。

書込みオペレーションの期間中、第２径路のアドレスは
、ＬＡ３２９に保持される。どのア・ドレスが比較器３
３９及びＣＡＡ３１１への入力として選択されるかはＧ
ＭＴ信号３４４によって決定される。このＣＮＴ信号３
４４は、ＣＰＵ読出しオペレーションに応答してキャッ
シュｃｔｊ１３４．３によって発生される。ＣＮＴ３４
４がアクティブである場合、ｍｕｘ３０９及びｍｕｘ　
３３３は、パス３０７からアドレスビットを選択する。

でなければ、ノ２ス３３０からアドレスビットを選択す
る。

ノζス３３０のアドレスを用いてキャッシュＲＡＭ３１
３に行う書込みオにレーションは、バス３０７のアドレ
スを用いる次のＣＰＵ読出しオペレーションが湘きる前
に完了するようにタイミングがとられる。Ｉ１０書込み
オペレーションの期間中ミスがＣＰＵ読出しオペレーシ
ョンに起きる場合、ｅｘｔ２２１は、工１０書込みオペ
レーションと及びＣＰＵ読出しオペレーションにおいて
このミスを生じたアドレスにおけるデータのＲＡＭ　３
１３のロードが完了する迄活性を保つ。

好適な実施例において、ＣＰｔ１２０１は、２００ｎｓ
の拡張されないサイクル時間を有しておシ、メモリ２１
５は４００ｎｓのサイクル時間を有している。ＲＡＭ３
１３は、１５０ｎｓより短い期間においてロードされ次
に読み出され得る。斯くして、ヒツトによるＣＰＵ読出
しの際、ＣＰＵサイクルの最後の５０ｎｓにおいて有効
なデータはバス２２１のＣＰＵ２０１に得られる。ミス
によるＣＰＵ読出しの際、このミスを生じたアドレスは
、ＬＡ３２７からＭＡパス３６１及びこのミスを生じた
ＣＰＵサイクルの終シの近くのＬ　Ａ　３２９にラッチ
される。このメモリオペレーションを始めるＲＡＳ信号
３４６は、ＣＰＵサイクルの終りにおいてミスの場合に
発生され、ＣＡＳ信号は５０ｎｓ後に発生される。ｍｅ
ｍＲＡ　Ｍ　３６５から読み出されるデータは、バス３
５３あるいは３５５に更に１００ｎｓの′間に現われ、
５０ｎｓ後にＬＡ３３５又はＬＡ　３３７にラッチされ
る。ここから、データはＲＡＭ３１３に行き、このＲＡ
Ｍ３１３は、ＬＡ３２９におけるアドレスに応答し且つ
ｏｍｕｘ　３０３に応答して書込みオペレーションを実
行する。このデータは、このキャッシュミスを生じたＣ
ＰＵ読出しオペレーションの開始の後に６００ｎｓにＣ
ＰＵ　２０１に得られる。

ヒツトにする工１０書込みオペレーションの際、バス２
２７からのアドレスは、ＬＡ３２９にラッチされ、メモ
リサイクルの最初の１００ｎｓの後にＲＡＭ　３１３に
得られる。比較が行なわれ、１００ｎｓ後にヒツト信号
が発生される。バス３５３又は３５５からのデータは１
５０ｎｓ後にｍｅｍＲＡ　Ｍ　３’６５及びＬＡ３３５
あるいｔｉＬＡ３３９に書き込まれ、４００ｎｓの終シ
までにキャッジ！ＲＡＭ　３１３に書き込まれる。キャ
ッシュＲＡＭ３１３への書込みに用いられるアドレスは
、ＬＡ３２９から来る、ヒットによるＩ１０書込みオペ
レーションが進行している間、これらのヒツトによるＣ
ＰＵ読出しオペレーションハ、バス２２５及び３０７を
経由して受けられたアドレスを用いて実行され得る。こ
れらのＣＰＵ読出しオペレーションは、書込みオペレー
ションカラ１００ｎｓずれている。前に述べたように、
ヒツトによるＣＰＵ読出しオペレーションは２００　ｎ
ｓかかる。斯くして、工１０書込みオペレーションが始
まる前に開始されたＣＰＵ読出しオペレーションは、そ
のデータ１００ｎｓ′ｆｒ工１０書込みオペレーション
に対して受け且つ次のＣＰＵ読出しオペレーションはそ
のデータ３００ｎｓを工１０書込みオペレーションに対
して受ける。次のＣＰＵ読出しオペレーションがそのデ
ータ５００ｎｓを工１０書込みオペレーションに対して
受け取り且つＩ１０書込みオペレーションにおいて受け
取られたデータが４００ｎｓの終９まで記憶されている
ため、このデータは次のＣＰＵ読出しオペレーションに
対して得られる。

（４）結論 この好適な実施例の上記の説明は、当業者がメモリへの
書込み毎に自動的に更新される単純化されたキャッシュ
を含むメモリシステムを以下に構成し且つ用いるかにつ
いて開示している。この説明によって、好適な実施例に
おける諸要素の構成及びＣＰｔＪ読出しオペレーション
、ＣＰＵ書込みオペレーション、Ｉ１０読出しオペレー
ション、及び工１０書込みオペレーションに応答するそ
れらのオペレーションが開示されている。しかしながら
、本発明は、本発明の精神又は本質的な特徴から逸脱す
ることなく本明細書に開示された形以外の特定の形に実
施され得る。例えば、他の実施例は、データをバイトあ
るいはハーフワードとして記憶しないメモリ及びキャッ
シュを使用し得る。

そして斯かるシステムでは、ｃｗｈ　３６３及びｃｗｆ
１３６５は、唯１つの信号に置き換えられ且つ５ｖｃｔ
ｆｉ３７１等の信号は必要ない。また他の実施例線、メ
モリと工１０又はメ七りとＣＰＵとの間のサイズと同じ
キャッシュとメモリのバスのサイズを用いることができ
る。斯かる実施例の場合、ハ−フワードとバイトの選択
に関する好適な実施例の諸部分は必要とされない。本発
明は更に、メモリ又はキャッシュのサイズ、アドレスの
サイズ、あるいはバスのサイズ等の変数に依存するもの
ではない。最後に、キャッシュはＣＰＵだけではなくデ
ータ７ンク等の機能を行う任意のデバイスにもデータを
出力し得る。

【図面の簡単な説明】

第１図は、先行技術に係るデータキャッシュを含むデジ
タルコンピュータシステムのブロック図。 第２図は、本発明に係るデータキャッシュを含むデジタ
ルコンピュータシステムのブロック図。第３図及び第３
Ａ図は、本発明に係るデータキャッシュの好適な実施例
の詳細なブロック図。 図面に用いられている参照数字は、三桁を有している。 最上桁は、この参照数字によって参照されるアイテムが
最初に現われる図面の番号である。 従って、参照数字２１５は、第２図に示されるアイテム
を参照している。 ２０１・・・ＣＰＵ、　　　２０３・・・キャッシュ、
２０５・・・記憶装置、　２０７・・・データ、２０８
・・・レジスタ、　　２ｏ９・・・タグ、２１１・・・
制御装置、　　２１２・・・ラッチ、２１５・・・メモ
リ％　　　２１７・・・工１０゜（外５名） Ｆ々、Ｉ

Claims (1)

1. 【特許請求の範囲】 １）（１）データ転送手段と、 （２）上記データ転送手段に接続されたメモリ手段であ
   つて、アドレスによつて指定されたメモリ位置にデータ
   を記憶するための且つメモリ書込み信号及び与えられた
   メモリ位置を指定するアドレスに応答して上記の与えら
   れたメモリ位置に上記データ転送手段に受け取られたデ
   ータを書き込むためのメモリ手段と、 （３）上記データ転送手段に接続されたエンキャッシュ
   メント（ｅｎｃａｃｈｅｍｅｎｔ）手段であつて、上記
   の特定の記憶されたデータのメモリ位置に対応するキャ
   ッシュの位置に上記の記憶されたデータの特定のコピー
   を記憶するための且つ上記の与えられたメモリ位置が対
   応したキャッシュ位置を有する時に上記メモリ書込み信
   号及び上記アドレスに応答して上記の与えられたメモリ
   位置に対応するキャッシュの位置に上記の受け取られた
   データを書き込むためのエンキャッシュメント手段 を含むことを特徴とするメモリシステム。 ２）上記メモリシステムは更に、上記エンキャッシュメ
   ント手段と上記データ転送手段とに接続されたデータ出
   力手段を含み、上記メモリ手段が更に、ヒット信号に抑
   止されない限り上記アドレスとメモリ読出し手段に応答
   して上記アドレスによつて指定された上記の与えられた
   位置からデータを上記データ転送手段に出力し、上記エ
   ンキャッシュメント手段は更に、上記の与えられたメモ
   リ位置が対応するキャッシュの位置を有する時に上記ア
   ドレス及び上記メモリ読出し信号に応答して上記ヒット
   信号を発生し且つ上記の対応するキャッシュの位置にお
   けるコピーを上記データ出力手段に出力することを特徴
   とし、これにより、上記エンキャッシュメント手段が上
   記の与えられた位置における上記データのコピーを含む
   時に上記メモリシステムからの上記データ出力が上記エ
   ンキャッシュメント手段からの出力となることを特徴と
   する特許請求の範囲第１項に記載のメモリシステム。 ３）延長信号に応答するデータシンクが、上記出力手段
   に接続されており且つ上記延長信号に抑止された時以外
   は上記データ出力手段にデータを受け、上記エンキャッ
   シュメント手段は更に、上記メモリ手段が上記データを
   上記データ転送手段に出力する迄上記延長信号を発生し
   、上記の与えられたメモリの位置に対応するキャッシュ
   の位置を確立し、上記メモリ手段による上記データ出力
   を上記の与えられたメモリ位置に対応する上記キャッシ
   ュ位置に記憶することにより、上記の与えられたメモリ
   の位置が対応するキャッシュの位置を有していない時に
   上記メモリ読出し信号及び上記アドレスに応答すること
   を特徴とする特許請求の範囲第２項に記載のメモリシス
   テム。 ４）メモリ手段を含み且つ上記メモリ手段にデータのコ
   ピーを含むエンキャッシュメント手段を含むデータ記憶
   システムにおける上記コピーを更新する方法において、 （１）上記メモリ手段におけるアドレスに記憶されるべ
   きデータを受け取る工程と、 （２）上記エンキャッシュメント手段が上記アドレスに
   存在する上記データのコピーを含むか否かを決定する工
   程と、 （３）上記エンキャッシュメント手段がコピーを含む場
   合、記憶されるべきデータを上記エンキャッシュメント
   手段と上記メモリ手段とに実質的に同時に書き込む工程
   と、 を含むことを特徴とする方法。 ５）アドレスに応答してデータを記憶し且つ出力するた
   めのアドレス指定可能データ記憶装置において、 （１）アドレス供給手段と、 （２）データバス手段と、 （３）上記アドレス供給手段及び上記データバス手段に
   接続されたメモリ手段であつて、抑止されない限り上記
   アドレスによつて指定されたメモリ位置におけるデータ
   を上記データバス手段に対して出力することにより上記
   アドレス供給手段のアドレスに応答するためのメモリ手
   段と、 （４）上記データバス手段に接続されたラッチ手段であ
   つて、上記データバス手段から供給されたデータを記憶
   するためのラッチ手段と、（５）上記アドレス供給手段
   及び上記メモリ手段に接続され且つ上記ラッチ手段に接
   続されたデータ入力及びデータ出力を有するエンキャッ
   シュメント手段であつて、上記特定のデータを含む上記
   メモリ位置に対応するキャッシュの位置に上記メモリ手
   段に記憶されたデータの特定のコピーを記憶するための
   且つ上記コピーを上記データ出力に出力し且つ上記メモ
   リ手段を抑止することにより上記アドレスされたメモリ
   位置が対応するキャッシュの位置を有する時に上記アド
   レスに応答するための且つ対応するキャッシュの位置を
   形成し、上記ラッチに記憶された上記データをデータ入
   力手段に受け取り、上記の受け取られたデータを上記の
   形成された対応するキャッシュの位置に記憶することに
   より上記のアドレス指定されたメモリ位置が対応のキャ
   ッシュ位置を有していない時に上記アドレスに応答する
   ためのエンキャッシュメント手段と、を含むことを特徴
   とするアドレス指定可能データ記憶装置。 ６）上記データ出力は更に、上記ラッチ手段に接続され
   ており、上記メモリ手段が抑止されない時の上記メモリ
   手段からの上記データ出力は、上記ラッチ手段から上記
   データ出力に出力されることを特徴とする特許請求の範
   囲第５項に記載のデータ記憶装置。 ７）上記データ記憶装置は更に、上記メモリ手段及び上
   記エンキャッシュメント手段に接続された書込み信号供
   給手段を含み、上記データバスは更に、上記メモリ手段
   にデータを供給し、上記メモリ手段は、その中の上記ア
   ドレスによつて指定された上記メモリ位置に、上記デー
   タバスに供給されたデータを記憶することにより上記書
   込み信号供給手段の書込み信号及び上記アドレスに応答
   し、上記エンキャッシュメント手段は、上記データ入力
   手段に上記ラッチに記憶されたデータを受け取り且つ上
   記の受け取られたデータを上記の対応するキャッシュの
   位置に記憶することにより上記エンキャッシュメント手
   段が上記のアドレス指定されたメモリ位置に対応するキ
   ャッシュの位置を含む時に上記書込み信号及び上記アド
   レスに応答することを特徴とする特許請求の範囲第５項
   に記載のデータ記憶装置。 ８）アドレス指定可能メモリ手段におけるコピーされた
   データをアドレスするのに用いられるアドレスによつて
   アドレス指定可能な位置における上記アドレス指定可能
   メモリ手段に含まれた特定のデータのコピーを記憶する
   ため且つ上記コピーを受け取るための入力手段を有する
   エンキャッシュメント装置において、 （１）上記入力手段及び上記メモリ手段に接続されたデ
   ータ保持手段であつて、上記メモリ手段への上記データ
   入力を受け取り且つ保持するためのデータ保持手段と、 （２）上記のコピーされたデータのアドレスを検出する
   ための且つ上記データ保持手段からの保持されたデータ
   を上記コピーの位置にロードすることによりこのアドレ
   スに応答するための手段と、 を含むことを特徴とするローディング装置。 ９）上記メモリ手段は、アドレスに応答してデータを出
   力し、上記データ保持手段は更に、上記メモリ手段から
   の全てのデータ出力を受け、且つ上記ローディング装置
   は更に、上記メモリ手段によつて受け取られたアドレス
   がコピーされたデータのアドレスでないことを検出する
   ための且つ上記データ保持手段からの保持されたデータ
   を上記メモリ手段によつて受けられたアドレスによつて
   アドレス指定可能な位置にロードするための手段を含む
   ことを特徴とする特許請求の範囲第８項に記載のローデ
   ィング装置。 １０）メモリ手段及びアドレスに応答するエンキャッシ
   ュメント手段を含むメモリシステムであつて、上記エン
   キャッシュメント手段は上記メモリ手段がメモリ書込み
   オペレーションを実行するよりも実質的に早くキャッシ
   ュ読出しオペレーション及びキャッシュ書込みオペレー
   ションを実行するメモリシステムにおいて、上記メモリ
   手段がメモリ書込みオペレーションを実行している間に
   キャッシュ読出しオペレーションを実行するための装置
   において、 （１）上記エンキャッシュメント手段及び上記メモリ手
   段に接続された手段であつて、上記メモリ手段に書き込
   まれるべきデータを上記メモリ手段及び上記エンキャッ
   シュメント手段に実質的に同時に供給するための手段と
   、 （２）上記キャッシュ読出しオペレーションに用いられ
   る第１アドレスを上記エンキャッシュメント手段に供給
   するための第１アドレス供給手段と、 （３）上記メモリ書込みオペレーションに用いられる第
   ２アドレスを受け取るための且つ上記第２アドレスを上
   記キャッシュ書込みオペレーションに用いるために上記
   キャッシュ手段に供給するための第２アドレス供給手段
   と、 （４）上記第１及び第２アドレス供給手段と及び上記エ
   ンキャッシュメント手段に接続された選択手段であつて
   、書き込まれるべきデータが上記エンキャッシュメント
   手段に得られない時に上記第１アドレスを選択し且つ上
   記第１アドレスを上記エンキャッシュメント手段に供給
   するための且つ上記データを供給するための上記手段が
   上記データを上記メモリ手段及び上記エンキャッシュメ
   ント手段に供給している時に上記第２アドレスを選択し
   且つ第２アドレスを上記エンキャッシュメント手段に供
   給するための選択手段と、 を含むことを特徴とする上記のキャッシュ読出しオペレ
   ーション実行装置。