JPH0652633B2 - メモリ・サブシステム - Google Patents

メモリ・サブシステム

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JPH0652633B2
JPH0652633B2 JP2103241A JP10324190A JPH0652633B2 JP H0652633 B2 JPH0652633 B2 JP H0652633B2 JP 2103241 A JP2103241 A JP 2103241A JP 10324190 A JP10324190 A JP 10324190A JP H0652633 B2 JPH0652633 B2 JP H0652633B2
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dram
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memory
data
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は一般にコンピュータ・メモリ・システム、特に
高速半導体メモリに関する。
Ｂ．従来の技術 一般に、全ての形式及び種類のコンピュータ・システム
の設計者はより高速なシステムを相対的に低価格で提供
する希望を表明している。典型的なコンピュータ・シス
テムはシステム・バスを介してメモリ・サブシステムに
結合される少なくとも１つの中央演算処理装置(CPU)を
備えている。もし設計者が満足すべき速度／価格目標を
満たすのに成功しようとすれば、コンピュータ・システ
ムのCPUセクションだけではなくメモリ・サブシステム
においても改良を必要とする。
コンピュータ・メモリはおおまかに３種類、即ち：ダイ
ナミック・ランダム・アクセス・メモリ(DRAM)、スタテ
イック・ランダム・アクセス・メモリ(SRAM)及びハイブ
リット・メモリに分類される。３種類のメモリは半導体
装置から製作されるが、種類によってそれぞれ一定の利
点及び不利点がある。よって、もし最適のメモリ・アセ
ンブリの提供を望むならば、特定のタイプのメモリに関
連する不利点を解決する必要がある。
DRAMはコンピュータ産業で広く使用されている。このタ
イプのメモリはその密度が高く電力消費が低いので魅力
的である。高密度及び低電力消費のため、DRAMは大容量
のメモリが必要なときは必ず用いられる低価格のメモリ
である。このタイプのメモリの欠点は、リフレッシュさ
れなければ、記憶されたデータが割合に短時間に消滅す
ることである。よって、DRAMは所与の時間間隔で（通常
は、２ms毎に）リフレッシュされねばならない。リフレ
ッシュ手順は、リフレッシュ、即ち選択されたメモリ・
ゾーンをリフレッシュするためのアドレス要求信号及び
該リフレッシュ動作によるデータの読取り及び書込み動
作のサイクルのタイミングを制御するリフレッシュ制御
信号を生成する回路を必要とする。更に、リフレッシュ
するためのアドレス又は該サイクルのタイミング内で読
取り又は書込み動作のアドレスのどちらかを選択するた
めのマルチプレクサ（多重記憶制御装置）を必要とする
こともある。
他方、SRAMは密度が低く割合に大きい電力を必要とす
る。その結果、SRAMは一般に高価であり割合に小さい容
量のメモリに用いられる。この欠点にもかかわらず、SR
AMはリフレッシュするサイクルを必要としないのでリフ
レッシュ回路を付加する必要がない。更に、SRAMは本質
的にDRAMよりも高速である。
前述の欠点を解決し同時に受入可能な速度／費用特性を
有するメモリ・システムを提供することを試みて、従来
の技術はハイブリッド・メモリ・システムを開発してい
る。典型的なハイブリッド・メモリ・システムはDRAM、
SRAM及びメモリ制御装置の組合せから成る。ハイブリッ
ド構成では、SRAMはDRAMモジュール、即ち別個のモジュ
ール上に組立てられた分散キャッシュ・メモリとして作
用する。
従来の技術のハイブリッド・メモリの例は米国特許第４
７２５９４５号に開示されている。この特許の第１図
は、命令キャッシュ及び（又は）データ・キャッシュが
システム・バスのCPU側に組立てられている従来の技術
のマイクロコンピュータ・システムを開示している。こ
の場合、キャッシュは、バスを介してDRAMに相互接続さ
れた別個のSRAMモジュールであり、キャッシュに関連し
た制御口ジックは、キャッシュのアクセス（ヒットと呼
ばれる）数の最大化及びDRAMのアクセス数の最小化を試
みている。キャッシュのアクセス時間はDRAMのアクセス
時間よりもずっと短いので、もし特定の動作で用いられ
る命令及び（又は）データがDRAMよりもキャッシュにあ
るならば、システム・スループットを増大させることが
できる。別個の記憶キャッシュに関連した問題の１つは
相互接続するのにSRAMモジュール及びDRAMモジュールに
割合に多数のピンを必要とすることである。
前記特許の第２図〜第６図は前記第１図のメモリを改良
したハイブリッド・メモリを開示している。改良された
ハイブリッド・メモリは複数のメモリ・バンクを含む。
バンクの各々はDRAMのアレイ及びオンチップSRAMバッフ
ァから成り、全１行(row)分のDRAMデータを記憶する。
メモリ制御装置はメモリ・バス上の実アドレスを受取
り、該実アドレスからバンク及び行番号を取出す。メモ
リ制御装置はメモリ・バンクのアクセス行が該メモリ・
バンクの分散キヤッシュ内にあるかどうかを判定する。
このシステムはその目的のために適切に動作しても、も
し“ミス”が起きれば、キャッシュの内容はDRAMから読
出されるデータと置換えられるという点で１つの欠点を
有する。“ミス”は要求された一個の情報がキャッシュ
内に存在しない場合に起きる。ミス発生時にキャッシュ
の内容を置換えることは、システム・スループットを減
少させる。このような不利な影響は命令及びデータが同
じメモリ内に記憶されるシステムではもっと明白であ
る。通常は幾つかの命令がキャッシュ・バッファに記憶
され、異なるデータとともにではあるが反復して用いら
れる。メモリ設計上“ミス”発生毎にデータの置換えを
必要とするので、反復して使用される命令はしばしば破
棄され、DRAMアレイからの置換えを必要とする。これは
SRAMが通常提供する利点を無効にする。
従来の技術のもう１つのタイプのハイブリッド・メモリ
はビデオRAMである。ビデオRAMでは、直列読取り(SRAM)
レジスタがDRAMアレイに付加されている。いったんロー
ドされると、このレジスタはその直列読取りリポートを
介してアクセスすることができる。データはSRAMから直
列に取出し得るだけであるので、このタイプのメモリは
コンピュータ・メモリとしての使用にはあまり適しては
いない。従来の技術のビデオRAMの例は米国特許第４７
３１７５８号に開示されている。
更に、複雑な構造を有する他のタイプのハイブリッド・
メモリが米国特許第４４１７３１８号、同第４５８９０
６７号、同第４６０８６６６号及び同第４７５８９８７
号に開示されている。これらのメモリの特徴で、最も魅
力のないのは多分その複雑な構造である。
Ｃ．発明が解決しようとする課題 本発明の目的は従来のものよりもスループットの大きい
効率的なメモリ・システムを提供することである。
Ｄ．課題を解決するための手段 本発明の目的はRAMアドレス・ラインを用いて選択され
たデータを有する分散キヤッシュDRAM(DC DRAM)−その
オンチップSRAMバッファはランダムにアクセスされる−
を提供することにより達成される。SRAMバッファはDRAM
アレイの行を記憶する大きさに作られる。該バッファ
は、隣接するメモリ・セクタ内で見つかる傾向があり且
つ最新のマイクロプロセッサ・アーキテクチャの記憶容
量の50％よりも多くの割合を占める命令取出しに主とし
て用いる並列ロード・キャッシュを実現するために使用
される。
更に詳細に説明すれば、改良されたメモリ・システム
は、オンチップ・センス・ロジック、容量が動的RAMセ
ルの１行に等しいオンチップSRAMバッファ及びオンチッ
プ・マルチプレクサ(MUX)を有する、少なくとも１つのD
RAMアレイを含む。第１のバスは前記センス・ロジッ
ク、SRAMバッファ及びMUXを相互接続する。第２のバス
は前記SRAMバッファ及びMUXを相互接続する。分散キャ
ッシュDRAM(DC DRAM)制御装置はメモリ・バス上の実ア
ドレスを受取るとともに、SRAMバッファ即ちDRAMアレイ
からの情報を検索するために用いられる行及び列(colum
n)のアドレスを取出す。DRAMアレイ内の情報はSRAMバッ
ファ内の情報を消去せずにアクセス（読出し）すること
ができ、その逆も可能である。
本発明の構成は、次の通りである。
行列状に配列された記憶位置を有するＤＲＡＭアレイ、
該ＤＲＡＭアレイに結合され行アドレスにより指定され
た１行幅のデータを感知するためのセンス・ロジツク手
段、ＳＲＡＭロード信号に応答してセンス・ロジツク手
段上の行データがロードされる１行幅のＳＲＡＭバツフ
ァ並びに該ＳＲＡＭバツファのヒツト状態及びミスヒツ
ト状態に各々応答してＳＲＡＭバツファ及びセンス・ロ
ジツク手段に選択的に結合される１行幅のバイパスマル
チプレクサ手段を同一半導体チツプ上に搭載している分
散キヤツシュＤＲＡＭの複数個と、 上記分散キヤツシュＤＲＡＭの各マルチプレクサ手段か
ら行データを受理し、ＤＲＡＭアレイへの列アドレスに
応答して選択された列ビツトを並列に出力データ・バツ
フアへ出力するための列選択マルチプレクサ手段と、 上記ＳＲＡＭバツファのヒツト状態及びミスヒツト状態
を判断し、アドレス指定行からの行データをＳＲＡＭ及
びＤＲＡＭアレイから選択的に読み出して上記バイパス
・マルチプレクサへロードするための制御手段と、 を具備するメモリ・サブシステムであつて、 上記制御手段は、ＳＲＡＭバツファのミスヒツト状態と
判断した場合、データの種類に応じて、上記ＳＲＡＭロ
ード信号をＤＲＡＭアレイへの行アドレス信号に同期し
て発生してセンス・ロジツク手段上の行データをバイパ
ス・マルチプレクサ手段に加えてＳＲＡＭへ並列ロード
するか、又は上記ＳＲＡＭロード信号の発生を抑制して
上記並列ロードを禁止する手段を含むことを特徴とす
る、ＳＲＡＭへの並列ロードを選択的に実務できるメモ
リ・サブシステム。
DC DRAM制御装置及びDC DRAMの新しい構造のため、命令
及び（又は）頻繁に使用されるデータはDRAMアレイから
SRAMバッファに転送することができる。プロセッサがデ
ータ及び命令を要求すると、DC DRAM制御装置はSRAMバ
ッファから命令を取出しDRAMアレイからデータを取出
す。SRAMサイクルはDRAMサイクルよりもずっと短いの
で、メモリ・システム全体のパフォーマンス（即ち、ア
クセス・サイクル時間）はかなり改善され、もしデータ
及び命令がSRAMバッファ内に存在すれば、更に改善され
る。
Ｅ．実施例 本発明に従って、分散キヤッシュ・システムと呼ばれる
新しいメモリ・システムは少なくとも１つの分散キャッ
シュDRAM(DC DRAM)のアレイ及びDC DRAM制御装置を用い
て記憶メモリ・サブシステムを構築し、１メモリ・ペー
ジの高速なアクセス・コピーを提供する。必要ならば、
該１メモリ・ページは他のメモリ・ページのランダム・
アクセスによって妨げられずにすむ。一般に、該メモリ
・ページの大きさはメモリ・サブシステムの正確な構成
に対応して256〜8192バイトのメモリの範囲内で変化す
る。（以下に説明する）DC DRAMは、少なくとも１つの
アレイの動的RAM、及び大きさが該DRAMアレイの１行に
等しい静的RAM(SRAM)バッファを有するチップである。S
RAMバッファは該メモリ・ページを記憶するために用い
られる。
第１図は本発明に従ってメモリ・サブシステムを実施す
るコンピュータ・システムを示す。該コンピュータ・シ
ステムは中央演算処理装置(CPU)10、システム・バス12
及びメモリ・サブシステム14を含む。後で説明するよう
に、メモリ・サブシステム14は、アドレス情報及び適切
なコマンド信号をシステム・バス12に出すことにより、
CPU 10が検索することができるデータを記憶する。メモ
リ・サブシステム14はDC DRAM制御装置16及び少なくと
も１つのDC DRAMを含む。DC DRAM制御装置16は導線20に
よってDC DRAM 18に接続される。DRAM 18の数は作成し
たいメモリの大きさによる。例えば、もし１メガバイト
のDC DRAMを用いる18ビット幅のメモリ・システムの構
築を望むならば、18個のDC DRAM、２メガバイトのメモ
リが必要になり、行の大きさは2048バイトになる。該メ
モリ・システムはパーソナルコンピュータの典型的な構
成である。
第２図はCPU 10、DC DRAM制御装置16及び少なくとも１
つのDC DRAM 18の間の典型的な相互接続を示す。典型的
な使用法では、１つの制御装置は所望の大きさのメモリ
を形成するように接続された幾つかのDC DRAMを制御す
る。DRAM間の相互接続は従来の技術の範囲内にある。よ
って、本発明を実施するために必要な制御ラインについ
てのみ説明する。CPU 10及びDC DRAM制御装置16の間の
相互接続は、アドレス・バス、命令取出しライン、メモ
リ選択ライン、読取書込ライン及びメモリ肯定応答ライ
ンを含む。前記ラインの各々はメモリ・サブシステムの
動作に必要な信号パルスを運ぶ。各ラインの矢印は信号
の流れの方向を示す。メモリ肯定応答ラインは肯定応答
信号を制御装置16からCPU 10に運ぶ。全ての他の前記ラ
インは信号及び他の情報をCPU 10から制御装置16に運
ぶ。
DC DRAM制御装置16はそれぞれのラインを介して該CPUか
ら受取る信号を処理して他の制御信号を生成し、RAMア
ドレス・バス、行アドレス・ストローブ・ライン、列ア
ドレス・ストローブ・ライン、SRAMロード・ライン、SR
AM選択ライン及びリフレッシュ・ラインに乗せる。DC D
RAM制御装置16により前記それぞれのラインに生成され
る信号はデータをDC DRAMから選択するために必要であ
る。これらのラインの各々に供給される信号及びそれら
が提供する機能については後で説明する。本明細書で用
いられるDC DRAMはSRAMバッファ及びDRAMを意味する。
第３図は本発明で開示されたDC DRAMのブロック図であ
る。該メモリの構造はＮ Ｘ Ｎ DRAMアレイ22及びセ
ンス・ロジック手段24を含む。前述のように、Ｎはアレ
イの大きさであり、Ｎの値は構築されているメモリ・サ
イズによって決まる。Ｎの典型的な値は512、1024又は2
048である。DRAMアレイはデータを記憶するために用い
る通常のアレイである。センス・ロジック手段24は通常
の相互接続によりDRAMアレイに相互接続される。通常の
DRAMアレイの場合のように、センス・ロジック手段24
は、DRAMアレイからの読出しを必要とする信号即ち読出
されてからリフレッシュのために再書込みされる信号を
記憶し処理する。
第３図で、センス・ロジック手段24の出力はバス26を介
してSRAMバッファ28及びマルチプレクサ(MUX)30に接続
される。独立したバス32はSRAMバッファ28をMUX 30に相
互接続する。SRAMバッファ28はDRAMアレイからのデータ
行を記憶できる大きさに設定される。後で説明するよう
に、DRAMアレイからの１メモリ行全体は静的RAMバッフ
ァ28にロードすることができる。センス・ロジック手段
24及びバッファ28の出力はそれぞれのバスによってバイ
パス・マルチプレクサ30に接続される。バイパス・マル
チプレクサ30の大きさは前記行の大きさに等しい。これ
はMUX 30がDRAMアレイからのデータ行又はSRAMバッファ
28からのデータ行を選択しうることを意味する。SRAM選
択信号を活動化することにより、SRAMバッファからのデ
ータはバス32を介して列選択マルチプレクサ34に運ばれ
る。同様に、もしSRAM選択信号が活動状態ではないなら
ば、センス・ロジック手段24からのデータがバス32を介
して列選択マルチプレクサ34に運ばれる。列選択MUX 34
はバイパス・マルチプレクサ30から出力されたＮビツト
のうちの（少なくとも）ｎビットを選択しそれをデータ
・バッファ38に渡す。
代替実施例ではSRAMバッファ28は複数行のDRAMデータを
記憶する大きさに設定される。この実施例では、読取り
又は書込むべきSRAM行を識別するために最新技術の選択
回路が提供される。
MUX 34からの出力は導線36を介してデータ・バッファ38
に供給される。データ・バッファ38からの出力はデータ
出力ラインに供給されマイクロプロセッサで使用可能に
なる。MUX 34は列アドレス・バス上の信号により活動化
される。同様に、データ・バッファ38は列アドレス・ス
トローブ信号により活動化される。
前記分散キヤッシュ構造の構成装置のアクセスはDC DRA
M制御装置により生成される制御信号によって制御され
る。DC DRAM制御装置はCPUによってシステム・バスに出
力される実アドレスを受取り、そこから行アドレス成分
及び列アドレス成分を有するRAMアドレスが生成され
る。DC DRAM制御装置の詳細については後で説明する。
行アドレス成分は、行アドレス・ストローブ・ライン上
の行アドレス・ストローブ信号と一緒に、DRAMアレイ22
でデータ行をアクセスするために用いられる。もしリフ
レッシュ信号が活動状態ならば、リフレッシュ・サイク
ルが実行される。同様に、列アドレス成分はMUX 34内で
所望のビットを選択するために用いられる。MUX 34で選
択されるビットは導線36を介してデータ・バッファ38に
供給される。
同様に、SRAMロード・ラインでSRAMロード信号が活動状
態ならば、現にセンス・ロジック手段24に保持されてい
るDRAMアレイ22の行の全内容は後の使用のためSRAMバッ
ファ28に転送される。これは該DRAMアレイのどの通常の
読取りの間でもMUX 30と該静的RAMバッファの並列ロー
ドを可能にし、メモリ・サイクルに付加される追加の時
間は０又はごく僅かである。同様に、もしSRAM選択ライ
ンでSRAM選択信号が活動状態ならば、SRAMバッファ28か
らの出力はバス32を介してMUX 30に供給される。同様
に、もしSRAM選択ラインでSRAM選択信号が活動状態なら
ば、センス・ロジック手段24からの出力はバス32を介し
てMUX 34に供給される。本発明の良好な実施例では、前
記信号ライン上の前記信号はそれらが負（−）の状態の
ときに活動状態である。本発明の範囲から逸脱せずに他
の形式の信号規約を用いることもできる。
第４図はDC DRAM制御装置のブロック図を示す。DC DRAM
制御装置はDC DRAMアレイの制御を可能にする。DC DRAM
制御装置は制御及びタイミング・ロジック手段36、有効
ラッチ38、行ラッチ40、比較器42、及び行／列アドレス
・セレクタMUX 44を含む。MUX 44は列アドレス及び行ア
ドレスを組合わせてRAMアドレスを生成する。RAMアドレ
スは列アドレス・ストローブ信号が活動状態であるか又
は行アドレス・ストローブ信号が活動状態であるかによ
りDC DRAM内で内部的に行アドレス又は列アドレスとし
て用いられる。行ラッチ40はその入力側では行アドレス
・バスに接続され、その出力側ではバス45を介して比較
器42に接続される。行ラッチ40は記憶アドレスの行部分
を後の使用のためラッチする。行ラッチ40はSRAM（第３
図）に記憶されたデータのアドレスの行部分を含む。後
で説明するように、該バス上のアドレスの行部分が行ラ
ッチ40に記憶された情報と一致すると、導線46に信号が
出力され、且つ該情報はSRAMの内容から選択される。有
効ラッチ38はSRAM内のデータが有効であるかどうかを指
示する。通常、このラッチはシステムの電源をオンにし
たとき及びSRAMに含まれた行への“書込み”の後でリセ
ットされる。制御及びタイミング・ロジック手段36は分
散キヤッシュ・メモリ・システムの種々の構成装置を制
御するために必要な制御信号を生成する。生成される信
号は前述のように命名され第４図に示されている。
第５図は制御及びタイミング・ロジック手段36（第４
図）におけるロジックの流れ図を示す。該ロジックは通
常のクロックで同期された有限状態機械−当業者は所与
の流れ図からその設計方法を理解している−として実現
することができる。CPUからの信号は判定ブロック50に
入力される。判定ブロック50は信号が読取りであるか命
令取出してあるかを判定する。もし信号が読取り又は命
令取出しのどちらかであれば、制御ロジックは判定ブロ
ック52に分岐する。判定ブロック52で、ロジックは選奏
択された記憶位置が分散キヤッシュ、即ちSRAM内にある
かどうかを検査する。もし選択された記憶位置が分散キ
ヤッシュ内になければ、制御ロジックは機能ブロック54
を開始する。機能ブロック54で、ロジックは動的RAMア
レイからデータを読取る。次いで、ロジックは判定ブロ
ック56に進む。判定ブロック56で、ロジックはそれが命
令取出しかどうかを調べる検査をする。もしそれが命令
取出しではないならば、ロジックは該ルーチンから脱出
する。もしそれが命令取出しであれば、ロジックは機能
ブロック58に進む。機能ブロック58で、ロジックはDRAM
アレイから静的RAM（分散キヤッシュ）をロードし、行
アドレス・ラッチをセットし、有効ビットをセットした
後、ルーチンから脱出する。
第５図の判定ブロック52で、もし記憶位置が分散キャッ
シュ内にあれば、ロジックは機能ブロック60に進む。機
能ブロック60で、ロジックは静的RAMバッファから情報
を読取りルーチンから脱出する。
第５図のブロック50で、もしCPUからの信号が読取り又
は命令取出しではなかったならば、ロジックは判定ブロ
ック62に進む。判定ブロック62で、ロジックは記憶位置
が分散キャッシュ内にあるかどうかを検査する。もしあ
れば、ロジックは機能ブロック64に進む。機能ブロック
64で、ロジックは有効ラッチ内の有効ビットをリセット
することにより分散キャッシュのデータを無効にする。
ブロック62及び64からロジックはブロック66に進む。ブ
ロック66で、ロジックはデータをDRAMに書込みルーチン
を脱出する。
第６Ａ図〜第６Ｄ図は異なるタイプのメモリ・サイクル
のタイミング図を示す。これらのタイミングは制御及び
タイミング・ロジック手段36（第４図）によって実現さ
れる。これらのタイミング図の各々で、生成される信号
は図の左側の名前で識別され、図形表示は信号が活動状
態又は非活動状態である時機を示す。下記の表はこれら
の図で用いられる略語、そのフルネーム及び該信号が実
行する機能のリストを示す。“データ・アウト”はメモ
リから読取られるデータを表わすが、これは略語ではな
いので、この表には含まない。
第６Ａ図は実行されるアクセスが命令取出し又はデータ
読取りであり所望のデータ又は命令が既に静的RAMバッ
ファに含まれているときのタイミングを示す。SRAMバッ
ファ（第３図）のデータは行ラッチ（第４図）が行アド
レス・バス（第４図）上のアドレスに一致するアドレス
を含み、有効ラッチの有効ビットがセットされる場合に
表示される。SRAMをアクセスするとき、有効及び比較信
号、RAS信号並びにSRAMロード信号は活動化されず、 CAS信号、SRAM選択信号及びRAMアドレスの列アドレス部
分が活動化される。DC DRAMメモリ・サブシステムのDRA
Mアレイはこのサイクルの間は遊休状態であるから、こ
れは動的RAMで隠されたリフレッシュ・サイクルを実行
する好機である。このようなアプローチはメモリ・シス
テムのアクセス時間を改善するのに役立つ。
第６Ｂ図はDRAMアレイからの取出しのメモリ・サイクル
を示す。SRAMに含まれていない記憶アドレスからの命令
取出しを実行するときは、全RAS/CAS DRAMサイクルを実
行せねばならない。同じ完全なメモリ・サイクルは、情
報が命令ではなくSRAMバッファに存在しないデータの場
合にも、実行される。第６Ｂ図に示すように、SRAM選択
信号は活動化されない。アクセス中の行の内容を静的RA
Mバッファに転送するために、SRAMロード信号は該サイ
クルのCAS部分で活動化される。更に、現在の行アドレ
スは制御装置の行ラッチに記憶され、有効ラッチ内の有
効ビットがセットされて行ラッチの内容が有効であるこ
とを表わす。
第６Ｃ図はDRAMアレイからの読取りのメモリ・サイクル
を示す。読取りの場合、３つの信号、即ち：有効及び比
較信号、SRAMロード信号及びSRAM選択信号は非活動状態
である。RAS信号、CAS信号、RAMアドレス信号及びデー
タ・アウト信号は全て活動状態である。もしSRAMに含ま
れない記憶アドレスからデータ読取りが実行されるなら
ば、完全なRAS/CAS DRAMサイクルが実行される。このサ
イクルはSRAMバッファの行ラッチ及び有効ビットがこの
サイクルによる影響を受けないという点でDRAMからの命
令取出しと異なる。
第６Ｄ図はSRAM内の書込みデータ・アドレスのメモリ・
サイクルを示す。このサイクルの場合、SRAMロード信
号、SRAM選択信号及びデータ・アウト信号は非活動状態
である。完全なRAS/CAS DRAMサイクルが実行される。も
し記憶アドレスがSRAMバッファに含まれた記憶領域とオ
ーバラップするならば、制御装置内の有効ビットは該サ
イクルのCAS部分で消去される。さもなければ、該有効
ビットはそのままの状態で残される。
動 作 動作中、CPU 10（第１図）はアクセスする予定のメモリ
・アドレス及びメモリ選択信号をシステム・バスに出
す。CPU 10は読取りコマンド、書込みコマンド又は命令
取出しコマンドも出す。システム・バス上の情報はDC D
RAM制御装置が受取る。制御装置はメモリ選択信号及び
アドレス・ラインを用いてアレイ18（第１図）のうちの
どれをアクセスすべきかを決定する。制御装置はメモリ
・アドレスを行アドレス及び列アドレスの部分集合に分
ける。
もしコマンドが命令取出し又はメモリ読取りであれば、
行アドレスの部分が行ラッチ40（第４図）の内容と比較
される。もし一致が生じ、且つ有効ラッチ38（第４図）
内の有効ビットがオンである（即ち、セットされてい
る）ならば、取出されるデータは既にSRAM内に存在す
る。該サイクルのRAS部分は省略され、SRAM選択信号
（第３図）はセンス・ロジック手段よりもSRAMをアクセ
スするために活動化される。同時に、DRAMのリフレッシ
ュ・サイクルが開始される。
もし行アドレスが行ラッチ・アドレスと一致しないなら
ば、完全なRAS/CAS DRAMサイクルが実行される（第６Ｂ
図）。アクセス中の行の内容を静的RAMバッファに転送
するために、SRAMロード信号（第３図）は該サイクルの
CAS部分で活動化される。更に、現在の行アドレスは制
御装置の行ラッチに記憶され、有効ラッチで有効ビット
がセットされて行ラッチの内容が有効であることを表わ
す。もしデータ読取りがSRAMに含まれない記憶アドレス
から実行されるならば、完全なRAS/CAS DRAMサイクルが
実行される。このサイクル（第６Ｃ図）はSRAMバッフ
ァ、行ラッチ及び有効ビットがこのサイクルによる影響
を受けないという点でDRAMから取出された命令と異な
る。
もしCPUが書込みコマンドを出していたならば、完全なR
AS/CAS DRAMサイクルが実行される。もし記憶アドレス
がSRAMバッファに含まれた記憶領域とオーバラップする
ならば、制御装置内の有効ビットは該サイクルのCAS部
分で消去される（第６Ｂ図）。さもなければ、有効ビッ
トはそのままの状態で残される。DRAMの書込みは通常の
方法で実行されることに注目すべきである。同様に、DR
AMのリフレッシュも通常の方法で実行される。
Ｆ．発明の効果 本発明は少なくとも１つの動的ランダム・アクセス・メ
モリ(DRAM)アレイから成り、該DRAMから出力されるデー
タを記憶するためのオンチップ・センス・ラッチ、分散
キャッシュとして作用するオンチップ静的ランダム・ア
クセス・メモリ(SRAM)及びオンチップ・マルチプレクサ
を有するコンピュータ・メモリ・サブシステムを提供す
る。
【図面の簡単な説明】
第１図は本発明による一般的なCPU及びメモリ・サブシ
ステムのブロック図である。 第２図はCPU、分散キャッシュDRAM制御装置(DC DRAM CT
LR)及びメモリ・モジュール(DC DRAM)を相互接続する制
御ラインを示す図である。 第３図は本発明によるDC DRAMチップの構造を示すブロ
ック図である。 第４図はDC DRAM制御装置の詳細なブロック図である。 第５図はDC DRAM制御装置の決定プロセスの流れ図であ
る。 第６Ａ図はSRAMバッファからの命令取出し又はデータ読
取りのために生成される信号のタイミング図である。 第６Ｂ図はDRAMアレイからのデータ読取り−検索された
データが命令である場合もある−のために生成される信
号のタイミング図である。 第６Ｃ図はDRAMアレイからの読取りのための信号のタイ
ミング図である。 第６Ｄ図はSRAM内のアドレスに対する書込みサイクルの
タイミング図である。 10……中央演算処理装置、12……システム・バス、14…
…メモリ・サブシステム、16……DC DRAM制御装置、18
……DC DRAM、22……Ｎ Ｘ Ｎ DRAMアレイ、24……
センス・ロジック手段、28……SRAMバッファ、30、34…
…マルチプレクサ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−39057（ＪＰ，Ａ) 特開 昭62−38590（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】行列状に配列された記憶位置を有するＤＲ
    ＡＭアレイ、該ＤＲＡＭアレイに結合され行アドレスに
    より指定された１行幅のデータを感知するためのセンス
    ・ロジツク手段、ＳＲＡＭロード信号に応答してセンス
    ・ロツジク手段上の行データがロードされる１行幅のＳ
    ＲＡＭバツフア並びに該ＳＲＡＭバツフアのヒツト状態
    及びミスヒツト状態に各々応答してＳＲＡＭバツフア及
    びセンス・ロツジク手段に選択的に結合される１行幅の
    バイパスマルチプレクサ手段を同一半導体チツプ上に搭
    載している分散キヤツシユＤＲＡＭの複数個と、 上記分散キヤツシユＤＲＡＭの各マルチプレクサ手段か
    ら行データを受理し、ＤＲＡＭアレイへの列アドレスに
    応答して選択された列ビツトを並列に出力データ・バツ
    フアへ出力するための列選択マルチプレクサ手段と、 上記ＳＲＡＭバツフアのヒツト状態及びミスヒツト状態
    を判断し、アドレス指定行からの行データをＳＲＡＭ及
    びＤＲＡＭアレイから選択的に読み出して上記バイパス
    ・マルチプレクサへロードするための制御手段と、 を具備するメモリ・サブシステムであつて、 上記制御手段は、ＳＲＡＭバツフアのミスヒツト状態と
    判断した場合、データの種類に応じて、上記ＳＲＡＭロ
    ード信号をＤＲＡＭアレイへの行アドレス信号に同期し
    て発生してセンス・ロジツク手段上の行データをバイパ
    ス・マルチプレクサ手段に加えてＳＲＡＭへ並列ロード
    するか、又は上記ＳＲＡＭロード信号の発生を抑制して
    上記並列ロードを禁止する手段を含むことを特徴とす
    る、ＳＲＡＭへの並列ロードを選択的に実務できるメモ
    リ・サブシステム。
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