KR100427723B1 - 메모리 서브시스템 - Google Patents

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KR100427723B1
KR100427723B1 KR10-2002-0042770A KR20020042770A KR100427723B1 KR 100427723 B1 KR100427723 B1 KR 100427723B1 KR 20020042770 A KR20020042770 A KR 20020042770A KR 100427723 B1 KR100427723 B1 KR 100427723B1
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Abstract

본 발명은 메모리 장치에 관한 것으로, 특히 메모리 제어부로부터 칩선택 신호 및 다수의 제어 신호를 수신하여 동작하는 메모리 장치에 있어서, 상기 칩선택 신호의 인에이블 여부를 판단하는 칩선택 판정부, 상기 칩선택 신호가 인에이블된 경우, 상기 제어 신호의 조합에 대응하는 특정동작을 정의하는 본동작 커맨드 테이블, 상기 칩선택 신호가 인에이블되지 않은 경우, 상기 제어 신호의 조합에 대응하는 특정동작을 정의하는 예비동작 커맨드 테이블, 및 상기 칩선택 판정부로부터의 상기 칩선택 신호의 인에이블 여부에 따라 상기 본동작 커맨드 테이블 또는 상기 예비동작 커맨드 테이블에 의거해 상기 제어 신호의 조합을 특정 동작으로 디코딩하는 논리회로부를 포함하는 것을 특징으로 함으로써, 제어 버스의 대역폭이 향상되고 메모리 제어부의 제어 트래킹(Command Tracking) 또한 간단해 질 수 있으므로 메모리 컨트럴러의 설계를 단순화할 수 있는 효과가 있다.

Description

메모리 서브시스템{Memory Subsystem}
본 발명은 메모리 제어부에 의해 제어되는 메모리장치의 제어기술에 관한 것이다.
일반적인 비동기 DRAM(Asynchronous DRAM), 동기 DRAM(Synchronous DRAM), DDR DRAM(Double Data Rate Synchronous DRAM)와 같은 다수의 메모리 장치를 포함하는 종래의 메모리 서브시스템에서는, 메모리 제어부와 메모리 장치가 통신하는 경우, 도 1을 참조하면, 자신으로의 칩선택 신호가 인에이블 되는 메모리 장치만 메모리 제어부로부터 입력되는 제어신호를 자신의 제어로 인식하여 그 제어신호에 해당하는 동작을 수행하고, 칩선택 신호가 인에이블 되지 않은 나머지 메모리 장치는 그 제어신호를 무시한다.
도 1을 참조하면, 종래의 메모리 서브 시스템은 메모리 제어부(10)와 복수의 메모리 장치(20,30,40)로 구성되어, 메모리 제어부(10)는 각각의 칩선택 신호(CS1,CS2,…CSN) 및, 공통의 제어 신호(COMMAND)를 메모리 장치들(20,30,40)로 출력한다. 메모리 제어부(10)는 제1 메모리 장치(20), 제2 메모리 장치(30), 제N 메모리 장치(40)와 같은 복수의 메모리 장치 중 어느 하나에 해당하는 칩선택 신호(CS1,CS2,CSN)를 인에이블시킨다. 예를 들어, 제1 메모리 장치(20)가 선택된 경우, 제1 메모리 장치(20)는 메모리 제어부(10)로부터 입력되는 제어 신호들의 조합(COMMAND)을 커맨드 테이블에 따라 디코딩하여 특정동작을 수행한다. 이 때 다른메모리 장치(30,40)에도 제1 메모리 장치(20)에 입력되는 제어 신호(COMMAND)와 동일한 신호가 입력되나, 칩선택 신호(CS2,…CSN)가 인에이블되지 않은 상태이기 때문에 제어 신호(COMMAND)를 무시하고 아무런 동작도 수행하지 않는다.
그런데, 칩선택 신호(CS2,CSN)가 인에이블 되지 않은 메모리 장치들(30,40) 역시 라이트-백(write-back:데이터 버퍼에서 셀로의 데이터기입), 뱅크 프리차지(bank precharge), 리프레쉬(refresh)와 같은 다른 장치에 영향을 주지 않는 자신만의 내부동작을 수행할 수 있음에도 불구하고, 아무런 동작을 하지 않으므로 그만큼 다음 동작에 제한을 가함과 동시에 시간적으로도 손해를 보게 되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 칩선택 신호가 인에이블 된 메모리 장치가 특정의 동작을 수행하는 동안, 칩선택 신호가 인에이블 되지 않은 메모리 장치도 외부에 영향을 주지 않는 동작을 수행할 수 있는 메모리 제어기술을 제공하는 것을 목적으로 한다.
도 1은 종래의 메모리 서브시스템의 구성도.
도 2는 본 발명의 실시례에 따른 메모리 장치의 구성도.
도 3은 본 발명에 따른 메모리제어방법의 흐름도.
도 4a는 본 발명의 실시례에 따른 본 동작 커맨드 테이블.
도 4b는 본 발명의 실시례에 따른 예비 동작 커맨드 테이블.
도 5는 본 발명의 실시례에 따른 논리회로부의 구성도.
도 6은 본 발명의 실시례에 따른 논리회로부의 구성도.
도 7은 본 발명의 실시례에 따른 논리회로부의 구성도.
도 8a는 종래의 메모리장치에 있어서 칩선택된 경우의 커맨드 테이블.
도 8b는 종래의 메모리장치에 있어서 칩선택되지 않은 경우의 커맨드 테이블.
<도면의 주요부분에 대한 부호의 설명>
10 : 메모리 제어부 20,30,40 : 메모리 장치
22 : 칩선택 판정부 24 : 논리회로부
26 : 본동작 커맨드 테이블 27 : 예비동작 커맨드 테이블
28 : 메모리 셀
상기한 목적을 달성하기 위하여, 메모리 제어부로부터 칩선택 신호 및 다수의 제어 신호를 수신하여 동작하는 본 발명에 따른 메모리 장치는 칩선택 신호의 인에이블 여부를 판단하는 칩선택 판정부, 칩선택 신호가 인에이블된 경우 제어 신호의 조합에 대응하는 특정동작을 정의하는 본동작 커맨드 테이블, 칩선택 신호가 인에이블되지 않은 경우 상기 제어 신호의 조합에 대응하는 특정동작을 정의하는예비동작 커맨드 테이블, 및 상기 칩선택 판정부로부터의 상기 칩선택 신호의 인에이블 여부에 따라 상기 본동작 커맨드 테이블 또는 상기 예비동작 커맨드 테이블에 의거해 상기 제어 신호의 조합을 특정 동작으로 디코딩하는 논리회로부를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시례에 따르면, 예비동작 커맨드 테이블이 정의하는 특정 동작은 메모리 장치가 속하는 메모리 서브시스템을 구성하는 다른 장치에 영향을 주지 않는 것을 특징으로 한다.
또한, 메모리 제어부와 상기 메모리 제어부로부터 공통의 복수의 제어 신호와 각각의 칩선택 신호를 입력받는 복수의 메모리 장치로 구성되는 본 발명에 따른 메모리 서브시스템은, 각각의 메모리 장치는 칩선택 신호의 인에이블 여부를 판단하는 칩선택 판정부, 칩선택 신호가 인에이블되는 경우의 제어 신호의 조합에 대응하는 특정동작을 정의하는 본동작 커맨드 테이블, 칩선택 신호가 인에이블되지 않는 경우의 제어 신호의 조합에 대응하는 특정동작을 정의하는 예비동작 커맨드 테이블, 및 칩선택 판정부로부터의 칩선택 신호의 인에이블 여부에 따라 본동작 커맨드 테이블 또는 예비동작 커맨드 테이블에 의거해 제어 신호의 조합을 특정 동작으로 디코딩하는 논리회로부를 포함하여 칩선택 신호가 인에이블 된 메모리 장치는 본동작 커맨드 테이블을 적용하고 칩선택 신호가 인에이블되지 않은 메모리 장치는 예비동작 커맨드 테이블을 적용하여 제어 신호의 조합을 디코딩하여 해당동작을 수행하는 것을 특징으로 한다.
본 발명의 바람직한 실시례에 따르면, 예비동작 커맨드 테이블이 정의하는특정동작은 메모리 장치가 속하는 메모리 서브시스템을 구성하는 다른 장치에 영향을 주지 않는 것을 특징으로 한다.
또한, 메모리 제어부로부터 칩선택 신호 및 다수의 제어 신호를 수신하여 동작하는 본 발명의 따른 메모리 장치의 제어방법은 메모리 장치가 칩선택 신호의 인가여부를 판단하는 제1 단계, 제1 단계의 판단결과 칩선택 신호가 인에이블 된 경우 메모리 장치의 논리회로부가 메모리 장치로 인가되는 제어 신호의 조합을 본동작 커맨드 테이블을 적용하여 디코딩하는 제2 단계, 및 메모리 장치가 제2 단계의 디코딩 결과에 따라 해당하는 동작을 수행하고 제1 단계로 복귀하는 제3 단계, 제1 단계의 판단결과 칩선택 신호가 인에이블되지 않은 경우 메모리 장치의 논리회로부가 메모리 장치로 인가되는 제어 신호의 조합을 예비동작 커맨드 테이블을 적용하여 디코딩하는 제4 단계, 및 메모리 장치가 제4 단계의 디코딩 결과에 따라 해당하는 동작을 수행하고 제1 단계로 복귀하는 제5 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시례에 따르면, 상기 예비동작 커맨드 테이블이 정의하는 특정동작은 메모리 장치가 속하는 메모리 서브시스템을 구성하는 다른 장치에 영향을 주지 않는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시례에 따른 메모리 장치(20)의 구성도이다. 본 발명에따른 메모리 장치는 칩선택 판정부(22), 본동작 커맨드 테이블(26)과 예비동작 커맨드 테이블(27)을 구비하는 논리회로부(24), 및 메모리셀 어레이(28)를 포함한다.
칩선택 판정부(22)는 해당 메모리 장치의 칩선택 신호(CS)가 인에이블 되었는지 여부를 판단한다. 논리회로부(24)는 칩선택 신호(CS)가 인에이블 된 경우에 적용하는 본동작 커맨드 테이블(26)과 칩선택 신호(CS)가 인에이블 되지 않은 경우에 적용하는 예비동작 커맨드 테이블(27)을 포함한다. 칩선택 판정부(22)와 논리회로부(24)는 설명을 위한 기능적인 구분에 불과하고, 칩선택 판정부(22)와 논리회로부(24)를 하나의 디코딩 블록화할 수 있다.
본 발명에 따른 메모리 장치(20)의 동작을 살펴보면, 다음과 같다. 제1 메모리 장치(20)의 칩선택 신호(CS)가 인에이블 되면, 논리회로부(24)는 본동작 커맨드 테이블(26)에 따라 제어 신호(COMMAND)를 디코딩하여, 메모리 장치(20)는 제어 신호의 조합(COMMAND)에 상응하는 동작을 한다. 본동작 커맨드 테이블(26)은 칩선택 신호(CS)가 인에이블 된 경우의 동작을 정의하기 때문에 종래의 메모리 장치의 커맨드 테이블과 동일하거나 유사한 구성을 가진다.
이 때, 칩선택 신호(CS)가 인에이블 되지 않은 메모리장치(30,40)의 논리회로부(24)는 예비동작 커맨드 테이블(27)에 따라 제어 신호들(COMMAND)을 디코딩하여 메모리 장치(20)는 제어 신호(COMMAND)에 대응하는 동작을 한다. 칩선택 신호(CS)가 인에이블 되지 않은 메모리 장치(30,40)로 입력되는 제어 신호의 조합(COMMAND)은 칩선택 신호(CS)가 인에이블 된 다른 메모리 장치(20)로 입력되는 본동작 커맨드 테이블(26)의 특정동작에 대응하는 제어 신호(COMMAND)와 동일한 신호이다. 종래의 메모리시스템에서는 칩선택 신호(CS)가 인에이블 되지 않은 메모리 장치에서는 이러한 제어 신호(COMMAND)를 무시하고 아무런 동작도 하지 않은 반면, 본 발명에 따른 메모리 장치 또는 메모리 서브시스템에서는 이러한 제어 신호(COMMAND)에 대응하여 별도의 예비동작 커맨드 테이블(27)을 구비하여 미리 규정된 내부동작을 수행한다.
바람직하게는, 예비동작 커맨드 테이블(27)이 정의하는 동작은 메모리 서브시스템의 다른 장치에 영향을 주지 않는 동작일 수 있다. 이런 동작의 예로는 라이트백(Write Back:데이터버퍼에서 셀로의 데이터기입), 뱅크 프리차지(Bank Precharge), 리프레쉬 등이 있다.
메모리 장치(20)가 기입동작을 할 때, 기입을 위해 입력된 데이터를 직접 메모리 셀(28)에 기입하지 않고, 일단 데이터 버퍼에 저장한 후 후속명령에 의해 데이터 버퍼에서 셀로 데이터를 기입하는 경우를 예를 들어 설명하면 다음과 같다. 종래의 메모리장치는 데이터 버퍼에 데이터를 임시저장한 후 그 메모리장치로의 후속 제어신호에 의해 비로소 버퍼에 임시저장된 데이터를 셀에 기입하였다. 따라서, 메모리 장치(20)는 다른 메모리 장치(30,40)로의 명령이 수행되는 동안 충분히 셀(28)에 데이터를 기입할 수 있음에도 불구하고 아무런 동작을 하지 않고 자신의 칩선택신호가 인에이블되어 입력되는 제어 신호(COMMAND)를 기다려야하고, 메모리 제어부(10)는 어떤 메모리 장치(20)의 버퍼에 데이터가 저장되어 있는지를 기억하고 있어야 한다. 반면, 본 발명에 의한 메모리 장치 또는 메모리 시스템에 있어서는 다른 메모리 장치로의 제어가 이루어지는 동안에 내부적으로 데이터 버퍼에 있는 데이터를 셀(28)에 기입할 수 있다.
더욱 바람직하게는, 메모리 제어부(10)는 하나의 메모리 장치를 제어하기 위해 하나의 타이밍 슬롯을 할당하는 것이 아니라, 하나의 타이밍 슬롯을 다수의 메모리 장치를 제어하기 위해 할당할 수 있다. 상기와 같은 제어를 사용하는 경우에는 메모리 제어부(10)에서 동시에 여러 메모리 장치(20,30,40)의 동작을 제어할 수 있고, 메모리 장치는 동시에 같은 동작을 해도 문제가 없는 경우에 있어서는 자신의 칩선택 신호(CS)를 기다릴 필요 없이 동작을 수행한다.
도 4a 및 도 4b는 각각 본 발명에 따른 본동작 커맨드 테이블 및 예비동작 커맨드 테이블의 실시례를 나타내는 표이다. CS는 칩선택 신호, RAS는 로우 어드레스 스트로브 신호, CAS는 컬럼 어드레스 스트로브 신호, WE는 기입 인에이블 신호이다. 먼저, 본동작 커맨드 테이블은 칩선택 신호가 인에이블 된 경우, 예비동작 커맨드 테이블은 칩선택 신호가 디스에이블 된 경우를 각각 정의한다. 두 번째 열의 모드 레지스터 세팅(Mode Resister Set)의 경우, 칩선택신호의 인에이블 여부와 무관하게 동일한 메모리 서브 시스템에 속하는 모든 메모리장치는 동일한 모드 레지스트 세팅을 적용받도록 커맨드 테이블을 정의할 수 있다. 따라서 예를 들어 메모리장치가 4개인 경우, 종래에는 모든 메모리장치의 모드 레지스터 세팅을 위해서는 4개의 타이밍 슬롯이 소요되는 반면, 본 발명에 따르면 1개의 타이밍 슬롯동안 모든 메모리장치에 대해 모드 레지스터 세팅을 완료할 수 있다. 세 번째 열의 오토 리프레쉬(Auto Refresh)의 경우, 칩선택신호가 디스에이블된 메모리장치 중에서 해당 뱅크가 프리차지인 메모리장치는 오토 리프레쉬를 수행할 수 있으므로, 칩선택신호가 인에이블된 메모리장치에 오토 리프레쉬 커맨드가 입력되면, 해당 뱅크가 프리차지된 다른 메모리장치도 오토 리프레쉬를 수행하도록 예비동작 커맨드 테이블을 정의할 수 있다.
네 번째 열의 뱅크 프리차지(Bank Precharge)의 경우, 해당 뱅크가 엑티브 상태인 경우에는 tRAS가 최소값이상이거나, 뱅크가 이미 프리차지되어 있는 경우에는 뱅크 프리차지를 수행할 수 있으므로, 칩선택신호가 인에이블된 메모리장치에 뱅크 프리차지 커맨드가 입력되면, 해당 뱅크의 tRAS가 최소값이상이거나 이미 프리차지된 다른 메모리장치도 뱅크 프리차지를 수행하도록 예비동작 커맨드 테이블을 정의할 수 있다. 여섯 번째 열의 기입동작(Write)의 경우, 칩선택신호가 인에이블된 메모리장치가 기입동작을 수행하는 동안, 다른 메모리 장치는 자신의 버퍼에 저장된 입력 데이터를 라이트 백(Write Back)해도 무방하므로, 칩선택신호가 인에이블된 메모리장치에 기입 커맨드가 입력되면, 다른 메모리장치는 라이트 백을 수행하도록 예비동작 커맨드 테이블을 정의할 수 있다. 5번째 열의 뱅크 엑티브(Bank Active)와 7번째 열의 독출(Read)의 경우, 본 실시례에서는 칩선택신호가 인에이블되지 않은 다른 메모리장치의 동작은 정의하지 않는다.
도 5 내지 도 7은 도 4a 및 도 4b의 본동작 커맨드 테이블 및 예비동작 커맨드 테이블에 따른 논리회로부(24)의 구성예를 도시한 도면이다. 이하에서는 도 5 내지 도 7을 참조하여 논리회로부(24)의 동작을 설명한다. 먼저, 도 5에 도시된 바와 같이, 논리회로부(24)는 입력된 RAS 신호, CAS 신호, 및 WE 신호의 조합이 모드레지스터 셋 신호(MRS), 오토 리프레쉬 신호(REF), 뱅크 프리차지 신호(PRE), 뱅크엑티브 신호(ACT), 기입신호(WR), 독출신호(RD) 중 어느 것에 해당하는지를 디코딩한다. 다음으로, 도 6에 도시된 바와 같이, 논리회로부(24)는 칩선택 신호의 입력여부를 확인한다. 모드 레지스터 셋 신호(MRS)가 인가된 경우는 칩선택 신호의 입력여부와 무관하게 커맨드 디코더는 모드 레지스터 세팅명령(MRS_internal)을 출력한다. 오토 리프레쉬 신호(REF), 뱅크 프리차지 신호(PRE), 기입신호(WR)가 인가된 경우는 칩선택 여부에 따라 동작이 달라지므로, 칩선택 여부에 따라 각각 REF_CSE, REF_CSD, PRE_CSE, PRE_CSD, WR_CSE, WR_CSD로 구분하여 디코딩한다.
다음으로, 도 7에 도시된 바와 같이, 제어신호조합이 리프레쉬 및 칩선택(REF_CSE)으로 디코딩된 경우, 논리회로부(24)는 제어신호조합(REF_CSE)과 해당 뱅크신호(Bank I)에 따라 메모리장치(20)가 해당 뱅크를 리프레쉬하도록 한다. 제어신호조합이 리프레쉬 및 칩미선택(REF_CSD)으로 디코딩된 경우, 논리회로부(24)는 제어신호조합(REF_CSD)과 해당 뱅크신호(Bank I)를 조합하되, 해당뱅크가 프리차지 상태인지를 판별하는 신호(PCG i)가 입력된 경우에 한해 메모리장치(30,40)가 해당뱅크를 리프레쉬하도록 한다. 제어신호조합이 뱅크 프리차지 및 칩선택(PRE_CSE)으로 디코딩된 경우, 논리회로부(24)는 제어신호조합(PRE_CSE)과 해당 뱅크신호(Bank I)에 따라 메모리장치(20)가 해당 뱅크를 프리차지하도록 한다. 제어신호조합이 뱅크 프리차지 및 칩미선택(REF_CSD)으로 디코딩된 경우, 논리회로부(24)는 제어신호조합(REF_CSD)과 해당 뱅크신호(Bank I)를 조합하되, 해당뱅크가 프리차지 상태인지를 판별하는 신호(PCG I)가 입력되거나, 해당 뱅크의 RAS 활성화상태 지속시간(tRAS)가 최소값을 만족하는 것을 판별하는 신호(tRASi,min)가 입력된 경우에 한해 메모리장치(30,40)가 해당뱅크를 프리차지하도록 한다. 제어신호조합이 기입 및 칩선택(WR_CSE)으로 디코딩된 경우, 논리회로부(24)는 제어신호조합(WR_CSE)과 해당 뱅크신호(Bank I)에 따라 메모리장치(20)가 해당 뱅크에 데이터를 기입하도록 한다. 제어신호조합이 기입 및 칩미선택(WR_CSD)으로 디코딩된 경우, 논리회로부(24)는 제어신호조합(WR_CSD)에 따라 메모리장치(20)가 라이트 백 동작을 수행하도록 한다.
그런데, 본 실시례에서는 본동작 커맨드 테이블의 뱅크 엑티브 신호 및 독출신호에 해당하는 예비동작 커맨드 테이블은 예비로 남겨두었기 때문에, 종래의 메모리 서브시스템과 마찬가지로 칩선택 신호가 인에이블된 메모리장치의 디코더만 해당 동작을 수행하므로 이에 관한 논리회로는 도시하지 않는다.
도 3은 본 발명의 실시례에 따른 메모리 제어방법을 도시한 흐름도이다.
먼저, 메모리 장치(20)는 메모리 제어부(10)로부터의 칩선택 신호(CS)의 인에이블 여부를 판단하는 제1 단계를 거치고, 제1 단계의 판단결과 칩선택 신호(CS)가 인에이블된 것으로 판단되면, 메모리 장치(10)의 논리회로부(24)가 메모리 장치(10)로 인가되는 제어 신호의 조합(COMMAND)을 본동작 커맨드 테이블(26)을 적용하여 디코딩하는 제2 단계를 거친다. 이때의 본동작 커맨드 테이블(26)은 통상의 메모리 장치의 커맨드 테이블과 동일 또는 유사할 수 있음은 전술한 바와 마찬가지다. 다음으로, 메모리 장치(10)는 제2 단계의 디코딩 결과에 따라 해당하는 동작을 수행하고 다시 제1 단계로 복귀한다.
제1 단계의 판단결과 칩선택 신호(CS)가 인에이블 되지 않은 것으로 판단되면, 메모리 장치의 논리회로부(24)가 메모리 장치(20)로 인가되는 제어 신호의 조합(COMMAND)을 예비동작 커맨드 테이블(27)을 적용하여 디코딩하는 제4 단계를 거친다. 이 경우, 인가되는 제어 신호(COMMAND)는 칩선택 신호(CS)가 인에이블된 메모리 장치의 본동작 커맨드 테이블(26)이 정의하는 동작에 해당하는 것이 일반적이나, 바람직하게는 칩선택 신호(CS)가 인에이블되지 않은 메모리 장치를 제어하기 위한 신호일 수 있다. 바람직하게는, 이때의 예비동작 커맨드 테이블(27)이 정의하는 메모리 장치의 동작은 다른 메모리서브시스템의 다른 장치에 영향을 주지 않는 동작일 수 있다.
본 발명은 다이나믹 RAM, 스태틱 RAM, 플래쉬 RAM, ROM 등의 모든 종류의 메모리 장치에 적용할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 메모리 장치, 메모리 서브시스템, 및 메모리 장치 제어방법에 의하면 다른 메모리 장치의 제어에 대해서도 메모리 장치가 미리 설정된 동작을 수행할 수 있기 때문에 제어 버스의 대역폭이 향상되고 메모리 제어부의 제어 트래킹(Command Tracking) 또한 간단해 질 수 있으므로 메모리 컨트럴러의 설계를 단순화할 수 있는 현저한 효과가 있다.

Claims (12)

  1. 메모리 제어부로부터 칩선택 신호 및 다수의 제어 신호를 수신하여 동작하는 메모리 장치에 있어서,
    상기 칩선택 신호의 인에이블 여부를 판단하는 칩선택 판정부;
    상기 칩선택 신호가 인에이블된 경우, 상기 제어 신호의 조합에 대응하는 특정동작을 정의하는 본동작 커맨드 테이블;
    상기 칩선택 신호가 인에이블되지 않은 경우, 상기 제어 신호의 조합에 대응하는 특정동작을 정의하는 예비동작 커맨드 테이블; 및
    상기 칩선택 판정부로부터의 상기 칩선택 신호의 인에이블 여부에 따라 상기 본동작 커맨드 테이블 또는 상기 예비동작 커맨드 테이블에 의거해 상기 제어 신호의 조합을 특정 동작으로 디코딩하는 논리회로부를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서, 상기 예비동작 커맨드 테이블이 정의하는 특정 동작은,
    상기 메모리 장치가 속하는 메모리 서브시스템을 구성하는 다른 장치에 영향을 주지 않는 것을 특징으로 하는 메모리 장치.
  3. 제1 항 또는 제2 항에 있어서,
    상기 예비동작 커맨드 테이블은 상기 본동작 커맨드 테이블의 기입동작에 해당하는 제어신호를 라이트 백 동작으로 정의하고;
    상기 논리회로부는 칩선택되지 않은 경우, 칩선택된 다른 메모리장치로의 기입동작에 해당하는 제어신호를 이용하여 자신이 속한 메모리장치가 라이트 백 동작을 수행하도록 디코딩하는 것을 특징으로 하는 메모리장치.
  4. 제1 항 또는 제2 항에 있어서,
    상기 예비동작 커맨드 테이블은 상기 본동작 커맨드 테이블의 오토 리프레쉬 동작에 해당하는 제어신호를 오토 리프레쉬 동작으로 정의하고;
    상기 논리회로부는 칩선택되지 않은 경우, 칩선택된 다른 메모리장치로의 오토 리프레쉬 동작에 해당하는 제어신호를 이용하여 자신이 속한 메모리장치의 해당 뱅크가 프리차지 상태이면 오토 리프레쉬 동작을 수행하도록 디코딩하는 것을 특징으로 하는 메모리장치.
  5. 제1 항 또는 제2 항에 있어서,
    상기 예비동작 커맨드 테이블은 상기 본동작 커맨드 테이블의 뱅크 프리차지 동작에 해당하는 제어신호를 뱅크 프리차지 동작으로 정의하고,
    상기 논리회로부는 칩선택되지 않은 경우, 칩선택된 다른 메모리장치로의 뱅크 프리차지 동작에 해당하는 제어신호를 이용하여 자신이 속한 메모리장치의 해당 뱅크가 프리차지 상태이거나 tRAS의 최소값을 만족하는 상태이면 뱅크 프리차지 동작을 수행하도록 디코딩하는 것을 특징으로 하는 메모리장치.
  6. 메모리 제어부와 상기 메모리 제어부로부터 공통의 복수의 제어 신호와 각각의 칩선택 신호를 입력받는 복수의 메모리 장치로 구성되는 메모리 서브시스템에 있어서,
    각각의 상기 메모리 장치는 상기 칩선택 신호의 인에이블 여부를 판단하는 칩선택 판정부; 상기 칩선택 신호가 인에이블된 경우, 상기 제어 신호의 조합에 대응하는 특정동작을 정의하는 본동작 커맨드 테이블; 상기 칩선택 신호가 인에이블되지 않은 경우, 상기 제어 신호의 조합에 대응하는 특정동작을 정의하는 예비동작 커맨드 테이블; 및 상기 칩선택 판정부로부터의 상기 칩선택 신호의 인에이블 여부에 따라 상기 본동작 커맨드 테이블 또는 상기 예비동작 커맨드 테이블에 의거해 상기 제어 신호의 조합을 특정 동작으로 디코딩하는 논리회로부를 포함하여;
    상기 칩선택 신호가 인에이블 된 상기 메모리 장치는 상기 본동작 커맨드 테이블을 적용하고 상기 칩선택 신호가 인에이블되지 않은 상기 메모리 장치는 상기 예비동작 커맨드 테이블을 적용하여 상기 제어 신호의 조합을 디코딩하여 해당동작을 수행하는 것을 특징으로 하는 메모리 서브시스템.
  7. 제6 항에 있어서, 상기 예비동작 커맨드 테이블이 정의하는 특정동작은
    상기 메모리 장치가 속하는 상기 메모리 서브시스템을 구성하는 다른 장치에 영향을 주지 않는 것을 특징으로 하는 메모리 서브시스템.
  8. 제6 항 또는 제7 항에 있어서,
    상기 예비동작 커맨드 테이블은 상기 본동작 커맨드 테이블의 기입동작에 해당하는 제1 제어신호 조합을 라이트 백 동작으로 정의하고;
    상기 제1 제어신호 조합의 입력에 따라 칩선택 신호가 인에이블된 메모리장치는 기입동작을 수행하고, 칩선택 신호가 인에이블되지 않은 메모리장치는 라이트 백 동작을 수행하는 것을 특징으로 하는 메모리 서브시스템
  9. 제6 항 또는 제7 항에 있어서,
    상기 예비동작 커맨드 테이블은 상기 본동작 커맨드 테이블의 오토 리프레쉬 동작에 해당하는 제2 제어신호 조합을 오토 리프레쉬 동작으로 정의하고;
    상기 제2 제어신호 조합의 입력에 따라 칩선택 신호가 인에이블된 메모리장치는 오토 리프레쉬 동작을 수행하고, 칩선택 신호가 인에이블되지 않은 메모리장치는 해당 뱅크가 프리차지 상태이면 오토 리프레쉬 동작을 수행하는 것을 특징으로 하는 메모리 서브시스템
  10. 제6 항 또는 제7 항에 있어서,
    상기 예비동작 커맨드 테이블은 상기 본동작 커맨드 테이블의 뱅크 프리차지 동작에 해당하는 제3 제어신호 조합을 뱅크 프리차지 동작으로 정의하고,
    상기 제3 제어신호 조합의 입력에 따라 칩선택 신호가 인에이블된 메모리장치는 뱅크 프리차지 동작을 수행하고, 칩선택 신호가 인에이블되지 않은 메모리장치는 해당 뱅크가 프리차지 상태이거나 tRAS의 최소값을 만족하는 상태이면 뱅크 프리차지 동작을 수행하는 것을 특징으로 하는 메모리 서브시스템
  11. 메모리 제어부로부터 칩선택 신호 및 다수의 제어 신호를 수신하여 동작하는 메모리 장치의 제어방법에 있어서,
    상기 메모리 장치가 상기 칩선택 신호의 인가여부를 판단하는 제1 단계;
    상기 제1 단계의 판단결과 상기 칩선택 신호가 인에이블 된 경우 상기 메모리 장치의 논리회로부가 상기 메모리 장치로 인가되는 상기 제어 신호의 조합을 본동작 커맨드 테이블을 적용하여 디코딩하는 제2 단계; 및
    상기 메모리 장치가 상기 제2 단계의 디코딩 결과에 따라 해당하는 동작을 수행하고 상기 제1 단계로 복귀하는 제3 단계;
    상기 제1 단계의 판단결과 상기 칩선택 신호가 인에이블되지 않은 경우 상기 메모리 장치의 논리회로부가 상기 메모리 장치로 인가되는 상기 제어 신호의 조합을 예비동작 커맨드 테이블을 적용하여 디코딩하는 제4 단계; 및
    상기 메모리 장치가 상기 제4 단계의 디코딩 결과에 따라 해당하는 동작을 수행하고 상기 제1 단계로 복귀하는 제5 단계를 포함하는 것을 특징으로 하는 메모리 장치 제어방법.
  12. 제11 항에 있어서, 상기 예비동작 커맨드 테이블이 정의하는 특정동작은
    상기 메모리 장치가 속하는 메모리 서브시스템을 구성하는 다른 장치에 영향을 주지 않는 것을 특징으로 하는 메모리 장치 제어방법.
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