JPH09139074A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】 【課題】 合理的なリフレッシュ動作を実現したダイナ
ミック型ＲＡＭを提供する。 【解決手段】 それぞれが独立してメモリアクセス動作
が可能にされてなる複数のメモリバンクを持つダイナミ
ック型ＲＡＭに、上記複数のメモリバンクの一括したリ
フレッシュ及び上記複数のメモリバンクのうち１ないし
複数のメモリバンクを指定してリフレッシュを可能とす
るリフレッシュ制御回路を設けることにより、データを
保持させることが必要なメモリバンクに対してのみリフ
レッシュを行わせるようにすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）に関し、特に内
部に複数のメモリバンクないしメモリブロックを持つも
のに利用して有効な技術に関するものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭにおいては、キャ
パシタに電荷が有るか無いかより２値の情報記憶を行う
ものである。上記キャパシタの電荷は、時間の経過とと
もにリーク電流により失われてしまうので、上記電荷が
失われる前に読み出して、それを増幅してもとの状態に
戻すのがリフレッシュ動作を必要とするものである。

【０００３】

【発明が解決しようとする課題】独立してメモリアクセ
スが行われる２つのメモリバンク（記憶領域）を持つよ
うなシンクロナスダイナミック型ＲＡＭにおいても、上
記リフレッシュ機能は当然のように設けられるものであ
る。しかしながら、本願発明者においては、上記メモリ
バンクが独立してメモリアクセスができることに着目
し、このように独立してメモリアクセスが行われるメモ
リバンクを持つものでは、その用途によっては必ずしも
一定の周期でメモリバンクのリフレッシュを必要としな
いものがあることに気が付いた。つまり、半導体技術の
進展に伴い、ダイナミック型ＲＡＭの記憶容量は、益々
増大する傾向にあり、記憶領域を複数に分けた場合でも
個々の記憶領域の記憶容量が大きくでき、記憶領域毎に
異なるデータ記憶に用いることができるようになるから
である。

【０００４】この発明の目的は、合理的なリフレッシュ
動作を実現したダイナミック型ＲＡＭを提供することに
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、それぞれが独立してメモリ
アクセス動作が可能にされてなる複数のメモリバンクを
持つダイナミック型ＲＡＭに、上記複数のメモリバンク
の一括したリフレッシュ及び上記複数のメモリバンクの
うち１ないし複数のメモリバンクを指定してリフレッシ
ュを可能とするリフレッシュ制御回路を設ける。

【０００６】上記した手段によれば、データを保持させ
ることが必要なメモリバンクに対してのみリフレッシュ
を行わせるようにすることができる。

【０００７】

【発明の実施の形態】図１には、この発明が適用される
シンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）
の一実施例のブロック図が示されている。同図に示され
たＳＤＲＡＭは、特に制限されないが、公知の半導体集
積回路の製造技術によって単結晶シリコンのような１つ
の半導体基板上に形成される。

【０００８】この実施例のＳＤＲＡＭは、メモリバンク
Ａ（ＢＡＮＫＡ）を構成するメモリアレイ２００Ａと、
メモリバンク（ＢＡＮＫＢ）を構成するメモリアレイ２
００Ｂを備える。それぞれのメモリアレイ２００Ａと２
００Ｂは、マトリクス配置されたダイナミック型メモリ
セルを備え、図に従えば同一列に配置されたメモリセル
の選択端子は列毎のワード線（図示せず）に結合され、
同一行に配置されたメモリセルのデータ入出力端子は行
毎に相補データ線（図示せず）に結合される。

【０００９】上記メモリアレイ２００Ａの図示しないワ
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補データ線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読出しによっ
て各々の相補データ線に現れる微小電位差を検出して増
幅する増幅回路である。それにおけるカラムスイッチ回
路は、相補データ線を各別に選択して相補共通データ線
２０４に導通させるためのスイッチ回路である。カラム
スイッチ回路はカラムデコーダ２０３Ａによるカラムア
ドレス信号のデコード結果に従って選択動作される。

【００１０】メモリアレイ２００Ｂ側にも同様にロウデ
コーダ２０１Ｂ，センスアンプ及びカラム選択回路２０
２Ｂ，カラムデコーダ２０３Ｂが設けられる。上記相補
共通データ線２０４は入力バッファ２１０の出力端子及
び出力バッファ２１１の入力端子に接続される。入力バ
ッファ２１０の入力端子及び出力バッファ２１１の出力
端子は８ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７
に接続される。

【００１１】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ２０５とロウアドレスバッファ２０６に
アドレスマルチプレクス形式で取り込まれる。供給され
たアドレス信号はそれぞれのバッファが保持する。ロウ
アドレスバッファ２０６はリフレッシュ動作モードにお
いてはリフレッシュカウンタ２０８から出力されるリフ
レッシュアドレス信号をロウアドレス信号として取り込
む。カラムアドレスバッファ２０５の出力はカラムアド
レスカウンタ２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は後述のコマンドな
どで指定される動作モードに応じて、上記プリセットデ
ータとしてのカラムアドレス信号、又はそのカラムアド
レス信号を順次インクリメントした値を、カラムデコー
ダ２０３Ａ，２０３Ｂに向けて出力する。

【００１２】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号／ＣＳ、カラムアドレスストロ
ーブ信号／ＣＡＳ（記号／はこれが付された信号がロウ
イネーブルの信号であることを意味する）、ロウアドレ
スストローブ信号／ＲＡＳ、ライトイネーブル信号／Ｗ
Ｅ、データ入出力マスクコントロール信号ＤＱＭなどの
外部制御信号と、アドレス入力端子Ａ０〜Ａ１１からの
制御データが供給され、それらの信号のレベルの変化や
タイミングなどに基づいてＳＤＲＡＭの動作モード及び
上記回路ブロックの動作を制御するための内部タイミン
グ信号を形成するもので、そのためのコントロールロジ
ック（図示せず）とモードレジスタ３０を備える。

【００１３】クロック信号ＣＬＫは、ＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。／
ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭに
おける対応信号とは機能が相違され、後述するコマンド
サイクルを定義するときに有意の信号とされる。

【００１４】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、図示しないがリードモードにおい
て、出力バッファ２１１に対するアウトプットイネーブ
ルの制御を行う外部制御信号もコントローラ２１２に供
給され、その信号が例えばハイレベルのときには出力バ
ッファ２１１は高出力インピーダンス状態にされる。

【００１５】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１０のレベルによって
定義される。Ａ１１からの入力は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ１１の入力がロ
ウレベルの時はメモリバンクＢＡＮＫＡが選択され、ハ
イレベルの時はメモリバンクＢＡＮＫＢが選択される。
メモリバンクの選択制御は、特に制限されないが、選択
メモリバンク側のロウデコーダのみの活性化、非選択メ
モリバンク側のカラムスイッチ回路の全非選択、選択メ
モリバンク側のみの入力バッファ２１０及び出力バッフ
ァ２１１への接続などの処理によって行うことができ
る。

【００１６】後述のプリチャージコマンドサイクルにお
けるＡ１０の入力は相補データ線などに対するプリチャ
ージ動作の態様を指示し、そのハイレベルはプリチャー
ジの対象が双方のメモリバンクであることを指示し、そ
のロウレベルは、Ａ１１で指示されている一方のメモリ
バンクがプリチャージの対象であることを指示する。

【００１７】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ８のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００１８】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページ（２５
６）とされ、設定可能なＣＡＳレイテンシイは１，２，
３とされ、設定可能なライトモードは、バーストライト
とシングルライトとされる。

【００１９】上記ＣＡＳレイテンシイは、カラムアドレ
ス・リードコマンドによって指示されるリード動作にお
いて／ＣＡＳの立ち下がりから出力バッファ２１１の出
力動作までに内部クロック信号の何サイクル分を費やす
かを指示するものである。読出しデータが確定するまで
にはデータ読出しのための内部動作時間が必要とされ、
それを内部クロック信号の使用周波数に応じて設定する
ためのものである。換言すれば、周波数の高い内部クロ
ック信号を用いる場合にはＣＡＳレイテンシイを相対的
に大きな値に設定し、周波数の低い内部クロック信号を
用いる場合にはＣＡＳレイテンシイを相対的に小さな値
に設定する。

【００２０】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１１による
メモリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ１０に供給さ
れるアドレスがロウアドレス信号として、Ａ１１に供給
される信号がメモリバンクの選択信号として取り込まれ
る。取り込み動作は上述のように内部クロック信号の立
ち上がりエッジに同期して行われる。例えば、当該コマ
ンドが指定されると、それによって指定されるメモリバ
ンクにおけるワード線が選択され、当該ワード線に接続
されたメモリセルがそれぞれ対応する相補データ線に導
通される。

【００２１】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ８に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００２２】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ３０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ３０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ８に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。

【００２３】（５）プリチャージコマンド（Ｐｒ） これは、Ａ１０，Ａ１１によって選択されたメモリバン
クに対するプリチャージ動作の開始コマンドとされ、／
ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイ
レベルによって指示される。

【００２４】（６）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００２５】（７）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００２６】（８）オートリフレッシュコマンド１ このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。このオートリフレッシュコマンドでは、上
記２つのメモリアレイ２００Ａと２００Ｂ（メモリバン
トＡとＢ）が一括して同時にリフレッシュされる。

【００２７】（９）オートリフレッシュコマンド２ このコマンドはメモリバンク毎にオートリフレッシュを
開始するために必要とされるコマンドであり、上記コマ
ンド１とは異なるように例えば、／ＣＳ，／ＲＡＳ，／
ＣＡＳ＝ロウレベル、／ＷＥ＝ロウレベル、ＣＫＥ＝ロ
ウレベルによって指示される。このオートリフレッシュ
コマンドでは、モードレジスタ３０の特定のビットが参
照される。例えば、上記特定のビットが０ならメモリア
レイ２００Ａがリフレッシュされ、上記特定ビットが１
ならメモリアレイ２００Ｂがリフレッシュされる。この
他、例えば信号ＤＱＭがロウレベルならメモリアレイ２
００Ａがリフレッシュされ、信号ＤＱＭがハイレベルな
らメモリアレイ２００Ｂがリフレッシュされる。

【００２８】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のために図示しない
ラッチ回路にラッチされるようになっている。

【００２９】したがって、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７においてデータが衝突しない限り、処理が終了
していないコマンド実行中に、当該実行中のコマンドが
処理対象とするメモリバンクとは異なるメモリバンクに
対するプリチャージコマンド、ロウアドレスストローブ
・バンクアクティブコマンドを発行して、内部動作を予
め開始させることが可能である。

【００３０】ＳＤＲＡＭ２２は、クロック信号ＣＬＫ
（内部クロック信号）に同期してデータ、アドレス、制
御信号を入出力できるため、ＤＲＡＭと同様の大容量メ
モリをＳＲＡＭに匹敵する高速動作させることが可能で
ある。また、選択された１本のワード線に対して幾つの
データをアクセスするかをバーストレングスによって指
定することによって、内蔵カラムアドレスカウンタ２０
７で順次カラム系の選択状態を切り換えていって複数個
のデータを連続的にリード又はライトできる。

【００３１】図２には、この発明が適用されるＳＤＲＡ
Ｍの入力部の一実施例のブロック図が示されている。同
図には、ＳＤＲＡＭのうち、入出力バッファと、それに
関連する内部回路が代表として例示的に示されている。

【００３２】クロック入力バッファ（Ｃlock Ｉnput
Ｂuffer)１は、外部クロックＣＬＫの他に、チップセレ
クト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡ
Ｓ、カラムアドレスストローブ信号／ＣＡＳライトイネ
ーブル信号／ＷＥ等の制御信号を受けて、内部動作に必
要な各種制御信号を形成する。

【００３３】アドレス入力バッファ（Ａddress Ｉnput
Ｂuffer)２は、上記のように時系列的に入力されるア
ドレス信号を取り込む。このアドレス入力バッファ２か
らは、ロウ系アドレス信号やカラム系アドレス信号の他
に、モード設定に用いられるコード情報Ｃode も取り込
まれる。このコード情報Ｃode は、モードデコーダ（Ｍ
ode Ｄecoder) ５に含まれるモードレジスタにセットさ
れ、モードデコーダ５によって解読されて、それに対応
した動作を実現するための各種制御信号が形成される。
例えば、上記のようにメモリバンク毎にリフレッシュす
る場合にに、モードレジスタにセットされた情報を用い
るものでは、かかるリフレッシュコマンドの入力に先立
って、予めモードレジスタの特定のビットにメモリバン
クＡかＢのリフレッシュを指示するコード情報を書き込
んで置くものである。

【００３４】データ入力バッファ（Ｄata Ｉnput Ｂuf
fer)３は、入出力端子Ｉ／Ｏから供給される書き込み信
号を取り込み、図示しないメモリアレイ( Ｍemory arra
y)に書き込みデータＤata として伝えられる。データ出
力バッファ（Ｄata ＯutputＢuffer)４は、メモリアレ
イ( Ｍemory array)から読み出された読み出しデータＤ
ata を外部端子Ｉ／Ｏから送出させる。

【００３５】ラス系コントロール回路（ＲＡＳ系Ｃontr
ol) ６は、モードデコーダ５の出力により、ロウ系アド
レスコントロール（Ｒow系Ａddress Ｃontrol) ７と、
ロウ系アドレスプリデコーダ（Ｒow系Ａddress pre- Ｄ
ecoder) １０を制御して、ロウ系のアドレス選択動作を
制御する。上記ロウ系アドレスコントロール７では、ロ
ウアドレス信号（Ｒow Ａddress) 又はリフレッシュア
ドレス信号を出力する。ロウ系アドレスプリデコーダ１
０は、アドレス信号を解読して前記のメモリバンクＡと
Ｂに対応したバンク０と１（Ｂank-1 とＢank-0)にプレ
デコードされたアドレス信号( Ｒow Ａddress')を送出
する。

【００３６】バンクコントロール回路（Ｂank Ｃontro
l) ９は、モードデコーダ５からの出力信号により、カ
ラム系アドレスカウンタ（Ｃolumn 系Ａddress Ｃount
er) ８と、カラム系アドレスプリデコーダ（Ｃolumn Ａ
ddress pre- Ｄecoder) １２を制御して、カラム系のア
ドレス選択動作を制御する。カラム系アドレスカウンタ
８には、カラムアドレス信号（Ｃolumn Ａddress) が初
期値として入力される。このカラム系アドレスカウンタ
８は、バーストカウンタ（Ｂurst Ｃounter )とも呼ば
れるものである。カラム系アドレスプリデコーダ１2
は、上記アドレス信号を解読してメモリアレイ( Ｍemor
y array)にプレデコードされたアドレス信号( Ｃolumn
Ａddress')を送出する。

【００３７】ロウ系アドレスプリデコーダ１０には、冗
長回路（Ｒedundancy)１１が設けられ、不良のワード線
が冗長ワード線に置き替えられる。同様に、カラム系ア
ドレスプリデコーダ１２には、冗長回路（Ｒedundancy)
１３が設けられ、不良のデータ線が冗長データ線に置き
替えられる。

【００３８】図３には、この発明が適用されるＳＤＲＡ
Ｍのリードサイクルの一例を説明するためのタイミング
図が示されている。／ＣＳと／ＲＡＳのロウレベルよ
り、ロウアドレスＲ：ａが取り込まれる。また、アドレ
スＡ１１（バンクセレクトＢＳ）のロウレベルにより、
バンク−０がアクティブにされてバンク−０に対してロ
ウ系のアドレス選択動作が開始される。３クロック後
に、／ＣＡＳがロウレベルにされて、カラムアドレス
Ｃ：ａが取り込まれてカラム系の選択動作が開始され
る。

【００３９】ＣＡＳレイテンシイが３にされているとす
ると、３クロック後に出力信号ａが出力される。バース
トリードが指定されているなら、以後クロックに同期し
てデータａ＋１、ａ＋２、ａ＋３が順次に出力される。
このような読み出し動作と平行して、アクティブバンク
−１の指定と、それに対応したロウアドレスＲ：ｂと、
それから３クロック遅れてカラムアドレスＣ：ｂが入力
される。これにより、３クロック後にデータｂ、ｂ＋
１、ｂ＋２、ｂ＋３が順次に読み出される。

【００４０】リードバンク−１を指定してカラムアドレ
スＣ：ｂ’を入力すると、引き続いてそれより３クロッ
クに遅れてデータｂ’とｂ’＋１が出力される。２クロ
ック後に、リードバック−１を指定してカラムアドレス
Ｃ：ｂ”を入力するとｂ’がｂ”に置き替えられるので
それより３クロックに遅れてデータｂ”とｂ”＋１、
ｂ”＋２、ｂ”＋３が出力される。

【００４１】図４には、この発明が適用されるＳＤＲＡ
Ｍのライトサイクルの一例を説明するためのタイミング
図が示されている。／ＣＳと／ＲＡＳのロウレベルよ
り、ロウアドレスＲ：ａが取り込まれる。また、アドレ
スＡ１１（バンクセレクトＢＳ）のロウレベルにより、
バンク−０がアクティブにされてバンク−０に対してロ
ウ系のアドレス選択動作が開始される。３クロック後
に、／ＣＡＳがロウレベルにされて、カラムアドレス
Ｃ：ａが取り込まれてカラム系の選択動作が開始され、
それと同時に入力された書き込み信号ａが選択されたメ
モリセルに書き込まれ、以下バーストライトに対応して
カラムアドレスが更新されて、データａ＋１、ａ＋２、
ａ＋３がクロックに同期して書き込まれる。

【００４２】このようなバースト書き込み動作と平行し
て、アクティブバンク−１の指定と、それに対応したロ
ウアドレスＲ：ｂと、それから３クロック遅れてカラム
アドレスＣ：ｂが入力され、書き込みデータｂが書き込
まれる。以下、上記同様にｂ＋１、ｂ＋２、ｂ＋３がク
ロックに同期して順次に書き込まれる。以下、ライトバ
ンク−１を指定してカラムアドレスＣ：ｂ’を入力し、
書き込みデータｂ’とｂ’＋１を入力し、リードバック
−１を指定してカラムアドレスＣ：ｂ”を入力すると、
カラムアドレスがｂ’からｂ”に置き替えられるので、
それよに対応したデータｂ”とｂ”＋１、ｂ”＋２、
ｂ”＋３が順次に書き込まれる。

【００４３】図１において、リフレッシュ動作では、上
記のライトモード及びリードモードにおけるロウ系のア
ドレス選択のみが行われる。つまり、リフレッシュカウ
ンタ２０８により発生されたアドレス信号が上記外部か
らのアドレス信号に代わってロウアドレスバッファ２０
６に取り込まれて、前記のようなリフレッシュコマンド
１が入力されたならメモリアレイ２００Ａと２００Ｂの
ワード線の選択動作と、センスアンプの増幅動作が行わ
れる。つまり、上記２つのメモリアレイ２００Ａと２０
０Ｂにおける選択されたワード線に接続されたダイナミ
ック型メモリセルの記憶情報が、センスアンプによりセ
ンスされるとともに増幅されてもとのメモリセルに再書
き込み（リフレッシュ）される。あるいは、前記のよう
なリフレッシュコマンド２が入力されたなら信号ＤＱＭ
により指定され、あるいはモードレジスタにより指定さ
れたメモリアレイ２００Ａ又は２００Ｂの一方のワード
線の選択動作と、センスアンプの増幅動作が行われる。

【００４４】上記リフレッシュコマンド２において、例
えばメモリアレイ２００Ａ（メモリバンクＡ）に対して
リフレッシュ動作を行わせるとき、他方のメモリアレイ
２００Ｂ（メモリバンクＢ）において別のコマンドによ
るリード／ライトができるようにされる。例えば、前記
のようなバースモードでは、メモリアレイ２００Ｂ（メ
モリバンクＢ）は既にワード線の選択動作が行われてお
り、内蔵のカラムアドレスカウンタにより形成されたア
ドレスに従ってリード／ライトが行われる。

【００４５】図５には、この発明が適用されるダイナミ
ック型ＲＡＭの他の一実施例の概略ブロック図が示され
ている。メモリブロックＭＢ０〜ＭＢ３は、前記のよう
なメモリバンクに対応するものであり、それぞれが独立
して動作させられる。メモリブロックＭＢ０は、メモリ
アレイＭＡＴＬとＭＡＴＲより構成される。上記メモリ
アレイＭＡＴＬとＭＡＴＲの間には、ＸデコーダＸＤが
配置される。このＸデコーダＸＤには、ＸデコーダＸＤ
０，ＸＤ１とそれによりワード線の選択信号を形成する
ワードドライバも含まれる。

【００４６】メモリアレイＭＡＴＬとＭＡＴＲの相補デ
ータ線は、ＹデコーダＹＤＬとＹＤＲにより選択され
る。他のメモリブロックＭＢ１〜ＭＢ３も上記同様な構
成にされる。アドレス端子Ａ０〜Ａｉからロウアドレス
ストローブ信号／ＲＡＳに同期して入力されたアドレス
信号は、ＸアドレスバッファＸＢに取り込まれる。続い
て、アドレス端子Ａ０〜Ａｉからロウアドレスストロー
ブ信号／ＣＡＳに同期して入力されたアドレス信号は、
ＹアドレスバッファＹＢに取り込まれる。

【００４７】上記ＸアドレスバッファＸＢに取り込まれ
たアドレス信号Ｘ０〜Ｘｉは、上記ＸデコーダＸＤに供
給される。上記ＹアドレスバッファＹＢに取り込まれた
アドレス信号Ｙ０〜Ｙｉは、上記ＹデコーダＹＤＬとＹ
ＤＲに供給される。上記ＸデコーダＸＤとＹデコーダＹ
ＤＬとＹＤＲによりメモリブロックＭＢ０〜ＭＢ３のメ
モリセルの選択動作が行われ、読み出し動作のときには
メインアンプＭＡＬとＭＡＲにより増幅され、入出力回
路ＩＯを通して外部端子ＩＯ０〜ＩＯ７から出力され
る。なお、メモリアレイＭＡＴＬとＭＡＴＲには、セン
スアンプやプリチャージ回路が組み込まれている。

【００４８】タイミング発生回路ＴＧは、ロウアドレス
ストローブ信号／ＲＡＳ、カラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力イネ
ーブル信号／ＯＥを受けて、動作モードの判定とその動
作モードに必要なタイミング信号を発生させる。また、
自動リフレッシュ制御回路ＲＦＣもタイミング発生回路
ＴＧに内蔵される。

【００４９】電源回路ＶＧは、特に制限されないが、
３．３Ｖのような電源電圧ＶＣＣを受けて、＋５．３Ｖ
のような昇圧電圧ＶＰＰ（又はＶＣＨ）、＋１．６５Ｖ
のような内部動作電圧ＶＣＬ、＋１．６５Ｖのようなハ
ーフプリチャージ電圧ＨＶＣ、及び−２．０Ｖの基板バ
ックバイアス電圧ＶＢＢを発生させる。上記昇圧電圧Ｖ
ＰＰは、ワード線の選択用電圧とされる。つまり、この
昇圧電圧ＶＰＰは、ワードドライバの動作電圧とされ
る。上記ＶＣＬは、アレイ用の内部降圧電圧であり、セ
ンスアンプの動作電圧等として用いられる。上記ＨＶＣ
は、相補データ線等のハーフプリチャージ電圧として用
いられる。このＨＶＣは、相補データ線の他にも、情報
記憶キャパシタの一方の電極であるプレートに供給され
るバイアス電圧等にも利用される。ＶＢＢは、特に制限
されないが、上記メモリアレイ（ダイナミック型メモリ
セル）が形成されるＰ型ウェル領域ＰＷＥＬＬに対して
負のバックバイアス電圧を供給し、アドレス選択用ＭＯ
ＳＦＥＴのしきい値電圧を大きくして情報保持特性の改
善を図るものである。

【００５０】この実施例では、前記ロウアドレスストロ
ーブ信号／ＲＡＳ、カラムアドレスストローブ信号／Ｃ
ＡＳ、ライトイネーブル信号／ＷＥ及び出力イネーブル
信号／ＯＥの組み合わせにより各動作モードが指定され
る。各メモリブロックは、通常動作のときには、入力さ
れたアドレスにより上記４つのメモリブロックのうちの
１つのメモリブロックが選択されて、そのメモリブロッ
クのみが独立して動作させられる。リフレッシュ動作の
指定は、ＣＢＲリフレッシュにより４つのメモリブロッ
クが一括して同時にリフレッシュされる。また、ＷＣＢ
Ｒリフレッシュが指定されると、このとき／ＲＡＳがロ
ウレベルに変化させられたタイミングで入力されている
レス又はデータを取り込み、それにより指定された１な
いし３のメモリブロックに対してリフレッシュ動作が実
施される。なお、同図には、リフレッシュすべきメモリ
ブロックを指定するアドレス信号又はデータを上記タイ
ミング発生回路ＴＧに取り込み信号経路が省略されてい
る。

【００５１】例えば、上記ダイナミック型ＲＡＭが６４
Ｍビットの記憶容量を持つ場合、各メモリブロックはそ
れぞれが１６Ｍビットもの記憶容量を持つようにされ
る。上記のように８ビット（１バイト）の単位でのメモ
リアセクスが行われるとき、１つのメモリブロックでは
２Ｍバイトの記憶容量を持つ。１バイトを２ビットつづ
に分けて、カラー三原色（ＲＧＢ）と輝度信号Ｙに割り
当てて、カラー画像データを記憶させるようにすると
き、１つのメモリブロックで１０００×２０００ドット
を最大とするような高精細のＣＲＴディスプレイの表示
画面に表示させるのに必要な画像データを記憶させるこ
とができる。そして、残りの３つのメモリブロックに
は、データや各種のプログラムに振り向けることができ
る。

【００５２】この場合、画像データを記憶するメモリブ
ロックでは、ＣＲＴの表示動作のためにラスタスキャン
タイミングで繰り返し読み出しが行われるために、リフ
レッシュ動作が不要にされる。このような用途に使うと
きには、上記ブロック単位で指定される個別リフレッシ
ュ動作が用いられる。あるいは、上記残りの３つのメモ
リブロックのうち、必ずしも全てに有効なデータやプロ
グラムが存在するとは限らない。そこで、本当にデータ
保持が必要なデータやプログラムが格納されているメモ
リブロックについてのみ、上記ブロック単位で指定され
る個別リフレッシュ動作が行われる。この構成では、空
きエリアとして使用しない記憶エリアは、リフレッシュ
動作が行われないために消費電流を低減させることがで
きる。つまり、従来のダイナミック型ＲＡＭのように、
いわば盲目的にリフレッシュ動作を行うのではなく、真
に保持すべきデータが存在するメモリブロックのみに対
して個別リフレッシュを行うようにすることにより、低
消費電力化を図ることができるようになる。

【００５３】上記の実施例から得られ作用効果は、下記
の通りである。すなわち、 （１） それぞれが独立してメモリアクセス動作が可能
にされてなる複数のメモリバンクを持つダイナミック型
ＲＡＭに、上記複数のメモリバンクの一括したリフレッ
シュ及び上記複数のメモリバンクのうち１ないし複数の
メモリバンクを指定してリフレッシュを可能とするリフ
レッシュ制御回路を設けることにより、データを保持さ
せることが必要なメモリバンクに対してのみリフレッシ
ュを行わせるようにすることができるという効果が得ら
れる。

【００５４】（２） 上記（１）より、リフレッシュ動
作と独立に並行してメモリアクセスを行うようにするこ
とができ、メモリ機能の向上を図ることができるという
効果が得られる。

【００５５】（３） 上記（１）より、真に保持すべき
データが格納されているメモリブロックに対してのみに
リフレッシュを行うようにすることができるから低消費
電力化が図られるという効果が得られる。

【００５６】（４） 上記複数のメモリバンクの一括し
たリフレッシュ動作及びそのうちの１ないし複数のメモ
リバンクを指定したリフレッシュ動作は、制御信号の組
み合わせにより指定されるコマンドにより行わせること
により、シンクロナスＤＲＡＭのインターフェイスに則
して使い勝手を良くすることができるという効果が得ら
れる。

【００５７】（５） 上記リフレッシュが行われるメモ
リバンクの指定は、制御信号の組み合わせによるリフレ
ッシュコマンドに従い、予めレジスタに記憶されている
メモリバンクの指定情報を参照して行わせることによ
り、種々の組み合わせのリフレッシュ動作を簡単な構成
により実現できるという効果が得られる。

【００５８】（６） 上記複数のメモリバンクのうち、
１ないし全部を除く複数のメモリバンクに表示動作のた
めに一定の周期で繰り返し読み出しが行われる画像デー
タを記憶させるようにし、残りのメモリバンクに対して
メモリバンク毎のリフレッシュ動作が実施させるように
することにより、１つのダイナミック型ＲＡＭを複合的
に使うことができるという効果が得られる。

【００５９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リバンクないしメモリブロックの数は、前記のような２
個や４個の他複数であればよい。また、これらのメモリ
バンク毎の個別リフレッシュの指定を行う方法は、特定
の制御信号とアドレス信号又はデータとの組み合わせに
より指定するもの等種々の実施形態を取ることができ
る。アドレス信号は、Ｘ系アドレスとＹ系アドレスとを
時系列的に入力するもの他、ＸアドレスとＹアドレスを
同時に入力するもの、あるいはＸアドレスとＹアドレス
にメモリバンク又はメモリブロックを指定するＺアドレ
スを加えて、時系列的に入力するもの、あるいはそれぞ
れ独立して入力するもの等種々の実施形態を取ることが
できる。

【００６０】上記メモリバンク又はメモリブロック毎の
個別リフレッシュは、ダイナミック型ＲＡＭがスタンバ
イ状態のときに有効データが格納されたエリアだけをセ
ルフリフレッシュさせるために使用してもよい。つま
り、スタンバイモードに入る直前に有効データが格納さ
れているメモリバンクないしメモリブロックを指定し
て、セルフリフレッシュに入るようにしてもよい。この
ようにすることにより、ダイナミック型ＲＡＭがバッテ
リーバックアップされるとき等の消費電流を大幅に低減
させることができる。

【００６１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、それぞれが独立してメモリ
アクセス動作が可能にされてなる複数のメモリバンクを
持つダイナミック型ＲＡＭに、上記複数のメモリバンク
の一括したリフレッシュ及び上記複数のメモリバンクの
うち１ないし複数のメモリバンクを指定してリフレッシ
ュを可能とするリフレッシュ制御回路を設けることによ
り、データを保持させることが必要なメモリバンクに対
してのみリフレッシュを行わせるようにすることができ
る。

【００６２】上記より、リフレッシュ動作と独立に並行
してメモリアクセスを行うようにすることができ、メモ
リ機能の向上を図ることができる。

【００６３】上記より、真に保持すべきデータが格納さ
れているメモリブロックに対してのみにリフレッシュを
行うようにすることができるから低消費電力化が図られ
る。

【００６４】上記複数のメモリバンクの一括したリフレ
ッシュ動作及びそのうちの１ないし複数のメモリバンク
を指定したリフレッシュ動作は、制御信号の組み合わせ
により指定されるコマンドにより行わせることにより、
シンクロナスＤＲＡＭのインターフェイスに則して使い
勝手を良くすることができる。

【００６５】上記リフレッシュが行われるメモリバンク
の指定は、制御信号の組み合わせによるリフレッシュコ
マンドに従い、予めレジスタに記憶されているメモリバ
ンクの指定情報を参照して行わせることにより、種々の
組み合わせのリフレッシュ動作を簡単な構成により実現
できる。

【００６６】上記複数のメモリバンクのうち、１ないし
全部を除く複数のメモリバンクに表示動作のために一定
の周期で繰り返し読み出しが行われる画像データを記憶
させるようにし、残りのメモリバンクに対してメモリバ
ンク毎のリフレッシュ動作が実施させるようにすること
により、１つのダイナミック型ＲＡＭを複合的に使うこ
とができる。

【図面の簡単な説明】

【図１】この発明が適用されるシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】この発明が適用されるＳＤＲＡＭの入力部の一
実施例を示すブロック図である。

【図３】この発明が適用されるＳＤＲＡＭのリードサイ
クルの一例を説明するためのタイミング図である。

【図４】この発明が適用されるＳＤＲＡＭのライトサイ
クルの一例を説明するためのタイミング図である。

【図５】この発明が適用されるダイナミック型ＲＡＭの
他の一実施例を示す概略ブロック図である。

【符号の説明】

１…クロック入力バッファ、２…アドレス入力バッフ
ァ、３…データ入力バッファ、４…データ出力バッフ
ァ、５…モードデコーダ、６…ラスコントロール回路、
７…ロウ系アドレスカウンタ、８…カラム系アドレスカ
ウンタ、９…バンクコントロール回路、１０…ロウ系ア
ドレスプリデコーダ、１１…ロウ系冗長回路、１２…カ
ラム系アドレスプリデコーダ、１３…カラム系冗長回
路、２００Ａ，２００Ｂ…メモリアレイ、２０１Ａ，２
０１Ｂ…ロウデコーダ、２０２Ａ，２０２Ｂ…センスア
ンプ及びカラム選択回路、２０３Ａ，２０３Ｂ…カラム
デコーダ、２０５…カラムアドレスバッファ、２０６…
ロウアドレスバッファ、２０７…カラムアドレスカウン
タ、２０８…リフレッシュカウンタ、２０９…アドレス
チェック＆演算部、２１０…入力バッファ、２１１…出
力バッファ、２１２…シフトレジスタ、２１３…コント
ローラ、ＩＯ…入出力回路、ＴＧ…タイミング発生回
路、ＲＦＣ…リフレッシュ制御回路、ＸＢ…Ｘアドレス
バッファ、ＹＢ…Ｙアドレスバッファ、ＶＧ…電源回
路、ＭＡＴＬ，ＭＡＴＲ…メモリアレイ、ＭＡＬ，ＭＡ
Ｒ…メインアンプ、ＭＢ０〜ＭＢ３…メモリブロック、
ＹＤＬ，ＹＤＲ…Ｙデコーダ、ＳＡ…センスアンプ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 それぞれが独立してメモリアクセス動作
   が可能にされてなる複数のメモリバンクと、かかる複数
   のメモリバンクを一括したリフレッシュ及び上記複数の
   メモリバンクのうち１ないし複数のメモリバンクを指定
   したリフレッシュを可能とするリフレッシュ制御回路と
   を備えてなることを特徴とするダイナミック型ＲＡＭ。
2. 【請求項２】 上記複数のメモリバンクの一括したリフ
   レッシュ動作及びそのうちの１ないし複数のメモリバン
   クを指定したリフレッシュ動作は、制御信号の組み合わ
   せにより指定されるコマンドにより行わせるものである
   ことを特徴とする請求項１のダイナミック型ＲＡＭ。
3. 【請求項３】 上記リフレッシュが行われるメモリバン
   クの指定は、制御信号の組み合わせによるリフレッシュ
   コマンドに従い、予めレジスタに記憶されているメモリ
   バンクの指定情報を参照して行われるものであることを
   特徴とする請求項１のダイナミック型ＲＡＭ。
4. 【請求項４】 上記複数のメモリバンクのうち、１ない
   し全部を除く複数のメモリバンクに表示動作のために一
   定の周期で繰り返し読み出しが行われる画像データが記
   憶されるものであり、残りのメモリバンクに対して上記
   リフレッシュ動作が実施されることを特徴とする請求項
   １、請求項２又は請求項３のダイナミック型ＲＡＭ。