JP2009295274A - 半導体装置 - Google Patents

Abstract

【課題】セルフリフレッシュモード時における消費電流を高速アクセス動作を損なうことなく低減する。
【解決手段】動作モード指示信号がリフレッシュモードを指定するときにメモリアレイのリフレッシュを行なう領域を指定するリフレッシュ領域指定アドレスをアドレスレジスタ（８７）に格納する。リフレッシュアドレス発生回路（２０ｂ、８６，８８）は、動作モード指示信号がリフレッシュモードを指定するとき、リフレッシュ領域指定アドレスが指定する領域内のメモリセルのリフレッシュを行なうようにリフレッシュアドレスを発生する。リフレッシュ系回路は、リフレッシュタイマ（８５）から所定の周期で発行されるリフレッシュ要求に従って、リフレッシュアドレス発生回路からのリフレッシュアドレスに従って選択されたメモリセルのリフレッシュを行なう。
【選択図】図４２

Description

この発明は、半導体装置に関し、特に、保持データのリフレッシュが必要なダイナミック型半導体装置においてスリープモードまたはパワーダウンモードなどのデータ保持を行なうリフレッシュモード時における消費電流を誤動作を生じさせることなく低減するための構成に関する。より特定的には、ロジックとダイナミック・ランダム・アクセス・メモリとが同一半導体チップ上に集積化されたロジック混載メモリのリフレッシュモード時の消費電流を低減するための構成に関する。

従来のＣＭＯＳ半導体装置においては、高密度高集積化のために、トランジスタサイズ、特にＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のゲート長が短くされる。このような微細化されたトランジスタの信頼性の確保および消費電力の低減のために、電源電圧が低下される。一方、高速動作のためには、ＭＯＳトランジスタのしきい値電圧Ｖｔｈの絶対値を、動作電源電圧の低下に応じて小さくする必要がある。

しかしながら、ＭＯＳトランジスタは、オフ時においてもソース−ドレイン間にサブスレッショルド・リーク電流（以下、オフリーク電流と称す）と呼ばれる電流が流れる。しきい値電圧の絶対値を小さくした場合、このオフリーク電流が増加する。しきい値電圧の絶対値は、負の温度依存性を有しており、温度上昇とともに、その絶対値が小さくなるため、動作温度が高くなると、このオフリーク電流が増大し、大規模集積回路全体の直流電流を増加させる。特に、ダイナミック型半導体記憶装置において、スタンバイ状態時における電流（スタンバイ電流）を増大させるという問題が生じる。

高速動作性を損なうことなくスタンバイ時の消費電流を低減するために、従来からたとえば特許文献１（特開平６−２３７１６４号公報）および非特許文献１（伊藤著、「超ＬＳＩメモリ」、１９９４、培風館発行）などに示されるように、階層電源構成またはＭＴ−ＣＭＯＳ（マルチスレッショルド−ＣＭＯＳ）構成が提案されている。

図６０は、従来のＭＴ−ＣＭＯＳ構成の一例を示す図である。図６０においては、内部回路として、５段の縦列接続されるＣＭＯＳインバータＩＶ１−ＩＶ５を示す。初段のインバータＩＶ１へ与えられる入力信号ＩＮは、スタンバイサイクル時においては、Ｌレベルである。ＣＭＯＳインバータＩＶ１〜ＩＶ５は、それぞれ同一構成を有し、ＰチャネルＭＯＳトランジスタＰＴとＮチャネルＭＯＳトランジスタＮＴを含む。これらのＭＯＳトランジスタＰＴおよびＮＴは、しきい値電圧の絶対値が小さな低しきい値電圧（Ｌ−Ｖｔｈ）ＭＯＳトランジスタである。

これらのインバータＩＶ１〜ＩＶ５に対し、電源電圧Ｖｃｃを受ける主電源線１と、この主電源線１にリークカット用のＰチャネルＭＯＳトランジスタＰＱを介して結合されるサブ電源線３と、接地電圧Ｖｓｓを伝達する主接地線２と、主接地線２に、リークカット用ＮチャネルＭＯＳトランジスタＮＱを介して接続されるサブ接地線４が設けられる。リークカット用ＭＯＳトランジスタＰＱおよびＮＱは、そのしきい値電圧の絶対値が、ＭＯＳトランジスタＰＴおよびＮＴのしきい値電圧の絶対値よりも大きく設定されるＭ−ＶｔｈＭＯＳトランジスタで構成される。

ＭＯＳトランジスタＰＱは、そのゲートに制御信号／φを受け、ＭＯＳトランジスタＮＱはゲートに、制御信号φを受ける。制御信号φは、内部回路が動作するアクティブサイクル時においてはＨレベルとなり、内部回路が待機状態となるスタンバイサイクル時においてはＬレベルとなる。一方、制御信号／φは、アクティブサイクル時にＬレベルとなり、スタンバイサイクル時にＨレベルとなる。

内部回路において奇数段のインバータＩＶ１、ＩＶ３、およびＩＶ５…は、ＰチャネルＭＯＳトランジスタＰＴのソースが主電源線１に接続され、ＮチャネルＭＯＳトランジスタＮＴのソースがサブ接地線４に接続される。偶数段のインバータＩＶ２、ＩＶ４、…は、ＰチャネルＭＯＳトランジスタＰＴのソースがサブ電源線３に接続され、ＮチャネルＭＯＳトランジスタＮＴのソースが主接地線２に接続される。次に、この図６０に示すＭＴ−ＣＭＯＳ構成の動作について図６１に示す信号波形図を参照して簡単に説明する。

スタンバイサイクル時においては、制御信号φはＬレベルであり、また制御信号／φはＨレベルである。また、入力信号ＩＮは、Ｌレベルである。この状態においては、リークカット用ＭＯＳトランジスタＰＱおよびＮＱがオフ状態となる。一方、奇数段のインバータＩＶ１、ＩＶ３およびＩＶ５は、その入力信号ＩＮがＬレベルであるため、内部においてＰチャネルＭＯＳトランジスタＰＴがオン状態、ＮチャネルＭＯＳトランジスタＮＴがオフ状態となる。ＰチャネルＭＯＳトランジスタＰＴは、主電源線１にそのソースが接続されており、一方ＮチャネルＭＯＳトランジスタＮＴは、サブ接地線４にそのソースが接続されている。ＰチャネルＭＯＳトランジスタＰＴは、対応の出力ノード（ドレイン）へ主電源線１上の電源電圧Ｖｃｃレベルの電圧を伝達すると、ソースおよびドレイン間電圧が等しくなり、非導通状態となる。一方、ＮチャネルＭＯＳトランジスタＮＴは、ゲートにＬレベルの信号を受けており、オフリーク電流を生じさせる。このサブ接地線４は、比較的高いしきい値電圧Ｍ−Ｖｔｈを有するリークカット用ＭＯＳトランジスタＮＱを介して主接地線２に接続されている。したがって、インバータＩＶ１、ＩＶ３およびＩＶ５…からのオフリーク電流がサブ接地線４に電流が流れても、このリークカット用ＭＯＳトランジスタＮＱはこれらのオフリーク電流をすべて放電することができず、サブ接地線４上の電圧レベルＳＶｓｓが接地電圧Ｖｓｓよりも高くなる。このサブ接地線４上の電圧ＳＶｓｓは、リークカット用ＭＯＳトランジスタＮＱの放電するリーク電流量と、内部回路に含まれるインバータ段からのオフリーク電流の総和との関係により最終的に決定される。サブ接地線４上の電圧ＳＶｓｓが接地電圧Ｖｓｓよりも高くなると、奇数段のインバータＩＶ１、ＩＶ３、ＩＶ５、…においてＮチャネルＭＯＳトランジスタＮＴのゲート−ソース間が逆バイアス状態に設定され、オフリーク電流がさらに低減される。

一方、偶数段のインバータＩＶ２、ＩＶ４、…においては、入力信号がＨレベルである。これらの偶数段のインバータＩＶ２、ＩＶ４、…においては、ＰチャネルＭＯＳトランジスタＰＴのソースがサブ電源線３に接続され、ＮチャネルＭＯＳトランジスタＮＴのソースが主接地線２に接続される。したがって、偶数段のインバータＩＶ２、ＩＶ４、…においては、ＮチャネルＭＯＳトランジスタはソースおよびドレインが接地電圧Ｖｓｓレベルとなって非導通状態となり、オフリーク電流は生じない。一方、ＰチャネルＭＯＳトランジスタＰＴが、オフリーク電流を生じさせる。主電源線１とサブ電源線３の間には、比較的しきい値電圧の絶対値（Ｍ−Ｖｔｈ）大きいリークカット用ＭＯＳトランジスタＰＱが設けられている。したがって、この主電源線１からサブ電源線３へのリーク電流量がリークカット用ＭＯＳトランジスタＰＱにより決定され、サブ電源線３上の電圧ＳＶｃｃは、電源電圧Ｖｃｃレベルよりも低下する。このサブ電源線３上の電圧ＳＶｃｃの電圧レベルは、最終的にリークカット用ＭＯＳトランジスタＰＱの供給するリーク電流と偶数段のインバータＩＶ２、ＩＶ４、…におけるオフリーク電流の総和との関係により決定される。電圧ＳＶｃｃが電源電圧Ｖｃｃよりも低くなると、偶数段のインバータＩＶ２、ＩＶ４…において、ＰチャネルＭＯＳトランジスタＰＴのゲート−ソース間が逆バイアス状態に設定され、オフリーク電流がさらに低減される。

アクティブサイクル時においては、制御信号φがＨレベルとなり、一方、制御信号／φがＬレベルとなり、リークカット用ＭＯＳトランジスタＰＱおよびＮＱがオン状態となり、主電源線１がサブ電源線３に接続され、主接地線２がサブ接地線４に接続される。これにより、サブ電源線３上の電圧ＳＶｃｃが電源電圧Ｖｃｃレベルとなり、またサブ接地線４上の電圧ＳＶｓｓが接地電圧Ｖｓｓレベルとなる。このアクティブサイクル時において、入力信号ＩＮが動作状態に応じて適当に変化する。内部回路を構成するインバータＩＶ１〜ＩＶ５、…のＭＯＳトランジスタは低しきい値電圧ＭＯＳトランジスタであり、高速で動作する。このとき、リークカット用ＭＯＳトランジスタＰＱおよびＮＱは、その電流供給能力は、この内部回路の動作を十分に保証することができるように大きい値に設定される。

電源線を主電源線およびサブ電源線および接地線を主接地線、サブ接地線との階層構造とすることにより、スタンバイサイクル時において、電源線／接地線のインピーダンスを高くしてリーク電流を低減し、一方、アクティブサイクル時においては、この電源線／接地線のインピーダンスを小さくして、内部回路の低しきい値電圧ＭＯＳトランジスタにより高速動作を実現する。これにより、スタンバイサイクル時の消費電流を低減しかつ高速動作する半導体回路装置を実現することを図る。

特開平６−２３７１６４号公報

伊藤著、「超ＬＳＩメモリ」、１９９４、培風館発行

従来のＭＴ−ＣＭＯＳ構成の場合、アクティブサイクルが始まるときに、制御信号φおよび／φがそれぞれＨレベルおよびＬレベルへ駆動され、応じて図６０に示すリークカット用ＭＯＳトランジスタＰＱおよびＮＱがオン状態となる。したがって、アクティブサイクルが始まってから、サブ電源線３およびサブ接地線４上の電圧ＳＶｃｃおよびＳＶｓｓが、それぞれ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓに到達して安定化するまでにある時間が必要となる。サブ電源線３およびサブ接地線４上の電圧ＳＶｃｃおよびＳＶｓｓが不安定な状態においては、内部回路は動作することができない。したがって、図６２に示すように、アクティブサイクルが始まってから実際に内部回路が動作するまでにある時間が必要とされ、高速動作を実現することができなくなるという問題があった。電圧ＳＶｃｃおよびＳＶｓｓが不安定な状態で内部回路を動作させた場合、誤動作が生じる可能性があり、この電圧ＳＶｃｃおよびＳＶｓｓが安定化に要する時間にあるマージンをもって内部回路動作開始タイミングを決定する必要がある。

また、図６０に示すように、従来のＭＴ−ＣＭＯＳ構成においては、スタンバイサイクル時における入力信号ＩＮの論理レベルが予め決定されている必要がある。スタンバイサイクル時の入力信号ＩＮの論理レベルに合せて、内部回路の電源線および接地線の接続先を決定する必要がある。しかしながら、ランダムロジックおよび動作条件を示すデータを格納するレジスタ回路などにおいては、スタンバイサイクル時の入力信号の論理レベルを予め決定することができず、したがって、図６０に示すようなＭＴ−ＣＭＯＳ構成を利用することができない。

また、半導体装置が、ダイナミック型半導体記憶装置（ＤＲＡＭと以下称す）の場合、比較的長い期間にわたってアクセスがされない場合、スリープモードが設定されると、このＤＲＡＭはセルフリフレッシュモードに設定される。このセルフリフレッシュモード時においては、ＤＲＡＭは、内部で、所定の周期でメモリセルデータのリフレッシュを実行する。

実際にセルフリフレッシュが行なわれるときには、このＤＲＡＭは、アクティブサイクルに入り、リフレッシュが完了すると、スタンバイサイクルに入る。すなわち、ＤＲＡＭは、セルフリフレッシュモードにおいて、所定の周期でアクティブサイクルに入る。したがって、このセルフリフレッシュモード時においては、単にデータ保持を行なうために、内部でメモリセルのデータのリフレッシュが行なわれており、電流が消費されるという問題が生じる。消費電流を低減するためには、このリフレッシュ間隔を長くする必要があるものの、リフレッシュ間隔を不必要に長くすると、メモリセルデータがリフレッシュ動作前に破壊され、データ保持を行なうことができなくなる。

それゆえ、この発明の目的は、高速動作性を損なうことなく待機状態時の消費電流を低減することのできる半導体装置を提供することである。

この発明の他の目的は、セルフリフレッシュモード時の消費電流を低減することのできる半導体装置を提供することである。

この発明のさらに他の目的は通常動作およびデータ保持性能に悪影響を及ぼすことなく待機モード時の消費電流を低減することのできる半導体装置を提供することである。

請求項１に係る半導体装置は、記憶データを一定期間内にリフレッシュする必要のある複数のメモリセルと、リフレッシュモード時複数のメモリセルの記憶データのリフレッシュ動作を行なうためのリフレッシュ系回路と、このリフレッシュ系回路と異なり、複数のメモリセルへのアクセスに関連する動作を少なくとも行なうための周辺回路と、リフレッシュ系回路へ動作電源電圧を供給するための第１の電源回路と、この第１の電源回路と別に設けられ、周辺回路へ動作電源電圧を供給するための第２の電源回路と、動作モード指示信号に応答して、少なくとも第２の電源回路のインピーダンスを調整するための電源制御回路を備える。この電源制御回路は、動作モード指示信号がリフレッシュモードを指定するとき第１および第２の電源回路を互いに異なる電圧供給状態に設定し、かつ動作モード指示信号がリフレッシュモードと異なるノーマルモードを指定するとき第１および第２の電源回路を同一電圧供給状態に設定するための手段を含む。

請求項２に係る半導体装置は、請求項１の装置において、第１の電源回路が第１の電源供給ノードと第１の電源供給線の間に接続される第１の絶縁ゲート型電界効果トランジスタを備え、第２の電源回路が第２の電源供給ノードと第２の電源供給線の間に設けられる第２の絶縁ゲート型電界効果トランジスタを備える。電源制御回路は、動作モード指示信号がリフレッシュモードを指定するとき第１の絶縁ゲート型電界効果トランジスタをオン状態に設定しかつ第２の絶縁ゲート型電界効果トランジスタをオフ状態に設定する手段を含む。

請求項３に係る半導体装置は、請求項１の装置において、第２の電源回路が、電源供給ノードと電源供給線との間に接続されかつ周辺回路の構成要素である絶縁ゲート型電界効果トランジスタのしきい値電圧よりも絶対値の大きなリークカット用絶縁ゲート型電界効果トランジスタを備える。電源制御回路は、動作モード指示信号がリフレッシュモードを指定するときリークカット用絶縁ゲート型電界効果トランジスタをオフ状態に設定する手段を含む。

請求項４に係る半導体装置は、請求項１の装置において、第２の電源回路が、電源供給ノードと電源供給線との間に接続され、周辺回路の構成要素である絶縁ゲート型電界効果トランジスタと同じしきい値電圧を有するリークカット用絶縁ゲート型電界効果トランジスタを備える。このリークカット用絶縁ゲート型電界効果トランジスタはオフ状態時のリーク電流が周辺回路の総リーク電流量よりも小さくなるようにそのサイズが調整される。また、電源制御回路は、動作モード指示信号がリフレッシュモードを指定するとき、リークカット用絶縁ゲート型電界効果トランジスタをオフ状態に設定する手段を含む。

請求項５に係る半導体装置は、請求項１の装置において、第２の電源回路が、電源供給ノードと電源供給線との間に接続されるリークカット用絶縁ゲート型電界効果トランジスタを備える。周辺回路は、構成要素として絶縁ゲート型電界効果トランジスタを含む。電源制御回路が、動作モード指示信号がリフレッシュモードを指定するとき、リークカット用絶縁ゲート型電界効果トランジスタを周辺回路の絶縁ゲート型電界効果トランジスタのオフ状態よりも深いオフ状態に設定する手段を含む。

請求項６に係る半導体装置は、請求項５の装置において、電源制御回路が、動作モード指示信号がリフレッシュモードを指定するとき、リークカット用絶縁ゲート型電界効果トランジスタのゲートへ電源供給ノード上の電圧よりも絶対値の大きな電圧を印加するための手段を含む。

請求項７に係る半導体装置は、請求項５の装置において、電源制御回路が、ノーマルモード時よりもリフレッシュモード時リークカット用絶縁ゲート型電界効果トランジスタのバックゲートへ印加される電圧の絶対値を大きくするための手段を含む。

請求項８に係る半導体装置は、請求項１の装置において、第１の電源回路が、外部からの第１の電源電圧を受ける第１の電源供給ノードを備え、第２の電源回路が、外部からの第２の電源電圧を受ける第２の電源ノードと、第２の電源ノードと周辺回路に結合される電源供給線との間に設けられるリークカット用絶縁ゲート型電界効果トランジスタを備える。電源制御回路は、動作モード指示信号がリフレッシュモードを指定するとき、リークカット用絶縁ゲート型電界効果トランジスタをオフ状態に設定するための手段を含む。

請求項９に係る半導体装置は、請求項１の装置において、第２の電源回路が外部からの電源電圧と基準電圧とを比較し、該比較結果に従って内部電源電圧を生成して周辺回路へ印加する内部電源回路を備える。電源制御回路は、動作モード指示信号がリフレッシュモードを指定するとき、この基準電圧を外部電源電圧と異なる極性の電圧レベルに設定する手段を含む。

請求項１０に係る半導体装置は、請求項１または８の装置がさらに、動作モード指示信号に応答して、リフレッシュ系回路が形成される半導体基板領域の電位を調整するためのウェル電位制御回路を備える。このウェル電位制御回路が、動作モード指示信号がリフレッシュモードを指定するとき、この半導体基板領域の電位の絶対値をノーマルモード時よりも大きくするための手段を含む。

請求項１１に係る半導体装置は、請求項１０の装置がさらに、複数のメモリセルへアクセスして受けたデータの処理または処理後のデータの格納を行なうためのロジック回路を備える。ウェル電位制御回路は、このロジック回路が形成される半導体基板領域の電位をリフレッシュモード時、ノーマルモード時のそれよりも絶対値を大きくするための手段をさらに備える。

請求項１２に係る半導体装置は、請求項１の装置がさらに、複数のメモリセルとデータの授受を行なうためのロジック回路と、このロジック回路へ動作電源電圧を供給するための第３の電源回路を備える。電源制御回路は、動作モード指示信号がリフレッシュモードを指定するとき、ロジック回路への動作電源電圧の供給を停止するように第３の電源回路を制御する手段を備える。

請求項１３に係る半導体装置は、請求項１０の装置において、電源制御回路が、動作モード指示信号がリフレッシュモードを示すとき、周辺回路への動作電源電圧の供給を停止するように第２の電源回路のインピーダンスを大きくするための手段を備える。

請求項１４に係る半導体装置は、一定期間内に記憶データがリフレッシュされる複数のメモリセルと、電源供給ノードの電源電圧を受け、複数のメモリセルへのアクセス動作に関連する情報を格納するためのレジスタ回路と、このレジスタ回路に対応して設けられ、レジスタ回路の記憶情報を保持するためのレジスタキャパシタと、動作モード指示信号がリフレッシュモードを指定するとき、レジスタキャパシタの記憶情報を所定の周期でリフレッシュするための制御回路を備える。

請求項１５に係る半導体装置は、請求項１４の装置において、制御回路が、動作モード指示信号がリフレッシュモードを指定するとき、所定周期で電源供給ノードからレジスタ回路へ電源電圧を供給しかつレジスタ回路をレジスタキャパシタと結合するための手段を含む。

請求項１６に係る半導体装置は、請求項１５の所定周期が、複数のメモリセルの記憶データのリフレッシュを行なう一定の周期と同じである。

請求項１７に係る半導体装置は、請求項１６の装置において、制御回路が、複数のメモリセルの選択されたメモリセルの記憶データのリフレッシュが行なわれている間、電源ノードからレジスタ回路へ電源電圧を供給する手段を含む。

請求項１８に係る半導体装置は、請求項１４の装置において、複数のメモリセルの各々が、情報を記憶するためのメモリキャパシタを含む。レジスタキャパシタは、このメモリキャパシタと、絶縁膜およびセルプレート電極が、材料および膜厚の少なくとも一方において同じである。

請求項１９に係る半導体装置は、一定期間内に記憶データがリフレッシュされかつ所定の記憶容量を有する複数のメモリセルのメモリセルアレイと、動作モード指示信号に応答してリフレッシュを行なうリフレッシュモードが指定されたときにリフレッシュを行なうリフレッシュ領域を指定するアドレスを受けて格納するための手段と、動作モード指示信号がリフレッシュモードを指定するとき、リフレッシュ領域指定アドレスが指定する領域内のメモリセルのリフレッシュを行なうようにリフレッシュアドレスを発生するためのリフレッシュアドレス発生回路と、リフレッシュモード時、所定の周期でメモリセルデータのリフレッシュを要求するリフレッシュ要求を出力するリフレッシュタイマと、リフレッシュタイマからのリフレッシュ要求に従って、リフレッシュアドレスのメモリセルの記憶データのリフレッシュを行なうためのリフレッシュ系回路とを備える。

請求項２０に係る半導体装置は、請求項１９の装置において複数のメモリセルは行列状に配列され、かつメモリセル行のうちデータ保持特性が劣るメモリセルが接続される特定の行に関連する特定アドレスを格納するアドレス格納手段をさらに備える。リフレッシュ系回路は、特定アドレス格納手段の格納する特定アドレスに従って、特定の行のメモリセルのリフレッシュを他の行のメモリセルのリフレッシュの回数よりも多くするリフレッシュ調整手段を備える。

請求項２１に係る半導体装置は、請求項２０の装置において、リフレッシュ調整手段が、リフレッシュタイマからのリフレッシュ要求が発生される所定の周期よりも短い周期で特定の行に対するアドレスを選択状態に設定する手段を含む。

請求項２２に係る半導体装置は、請求項２０の装置において、リフレッシュ調整手段が、リフレッシュアドレス発生回路からのリフレッシュアドレスと特定アドレス格納手段からの特定アドレスとに従って特定アドレスがリフレッシュアドレスにより指定されるとき、このリフレッシュアドレスの行および特定行をともにアドレス指定するアドレス変換手段を含む。

請求項２３に係る半導体装置は、請求項１９の装置がさらに、リフレッシュ領域アドレスに従ってリフレッシュタイマの所定の周期を調整するための手段を備える。

請求項２４に係る半導体装置は、請求項１０の装置が、さらに、動作モード指示信号に応答してリフレッシュ系回路の動作タイミングをリフレッシュモード時とノーマルモード時とで異ならせるための制御回路をさらに備える。

請求項２５に係る半導体装置は、請求項２４の装置において複数のメモリセルが行列状に配列される。リフレッシュ系回路は、複数のメモリセルの列に対応して設けられ、活性化時対応の列のメモリセルデータの検知および増幅を行なうためのセンスアンプ回路を備える。制御回路は動作モード指示信号がリフレッシュモードを指定するとき、センスアンプ回路の活性化タイミングをノーマルモード時の活性化タイミングよりも遅らせるための手段を含む。

リフレッシュモード時に、周辺回路への電源供給電圧の供給を停止することにより、リフレッシュモード時における周辺回路の消費電流を低減することができる。また、ノーマルモード時においては、リフレッシュ系回路および周辺回路ともに電源電圧を供給することによりアクティブサイクルおよびスタンバイサイクルの切換時においても、電源電圧の変動は生じず、速いタイミングで内部回路動作を開始することができる。

リフレッシュモード時、レジスタ回路のデータを保持するレジスタキャパシタの記憶情報を所定周期でリフレッシュすることにより、このレジスタ回路への電源供給をリフレッシュモード時間欠的に停止させることができ、リフレッシュモード時における消費電流を低減することができる。

また、リフレッシュモード時、所定のアドレス領域のメモリセルのみリフレッシュを行なうことにより、リフレッシュされるメモリセル行の数を低減でき、応じてリフレッシュ回数を低減でき、消費電流を低減することができる。

以上のように、この発明に従えば、セルフリフレッシュモード（スリープモード）時における消費電流をその通常モード時のアクセス動作に悪影響を及ぼすことなく大幅に低減することができる。

すなわち、請求項１に係る発明に従えば、スリープモードおよびパワーダウンモードなどの低消費電流モード時、リフレッシュ動作を行なうリフレッシュ系回路と、それ以外の周辺回路とに対し通常動作モード時には、電源線を同じ電源供給状態に設定し、かつ低消費電流モード時には、互いに異なる電源供給状態に設定しているため、低消費電流モード時、リフレッシュ系回路にのみ動作電源電圧を供給することができ、低消費電流モード時の消費電流を低減することができる。また、通常動作モード時には、動作電源電圧をともに周辺回路およびリフレッシュ系回路に供給しているため、通常動作モードのスタンバイサイクルからアクセスサイクルへの移行時動作電源電圧の変動がアクセス時間に影響を及ぼすのを防止することができ、通常動作モード時の高速アクセスを保証することができる。

請求項２に係る発明に従えば、リフレッシュ系回路および周辺回路に対する電源回路の可変インピーダンス手段をＭＯＳトランジスタで構成し、低消費電流モード時、このリフレッシュ系回路に対するＭＯＳトランジスタをオン状態、周辺回路に対するＭＯＳトランジスタをオフ状態に設定しているため、周辺回路における低消費電流モード時の消費電流を抑制することができる。

請求項３に係る発明に従えば、周辺回路用電源回路のＭＯＳトランジスタのしきい値電圧の絶対値を、この周辺回路のＭＯＳトランジスタのそれよりも大きくし、低消費電流モード時この周辺回路用電源回路のＭＯＳトランジスタをオフ状態に設定しており、確実に、低消費電流モード時のリーク電流を抑制して、消費電流を低減することができる。

請求項４に係る発明に従えば、周辺回路用電源回路のＭＯＳトランジスタを周辺回路用ＭＯＳトランジスタと同一しきい値電圧を有するように構成し、この周辺回路用電源回路のＭＯＳトランジスタのオフ状態時のリーク電流が、周辺回路の総リーク電流量よりも小さくなるようにサイズを調整しており、低消費電流モード時、周辺回路用電源回路のＭＯＳトランジスタをオフ状態とすることにより、周辺回路部のリーク電流が電源回路のＭＯＳトランジスタのオフリーク電流で決定され、消費電流をより低減することができる。

また、周辺回路用電源回路のＭＯＳトランジスタおよび周辺回路のＭＯＳトランジスタが同一しきい値電圧を有しており、サイズが異なるだけであり、同一製造工程でこれらのＭＯＳトランジスタを形成することができる。

請求項５に係る発明に従えば、周辺回路用電源回路のリークカットＭＯＳトランジスタを、周辺回路のＭＯＳトランジスタのオフ状態よりもより深いオフ状態に設定するように構成しており、この電源回路のリークカットＭＯＳトランジスタのオフリーク電流を低減でき、低消費電流モード時の消費電流を低減することができる。

請求項６に係る発明に従えば、この請求項５のリークカットＭＯＳトランジスタのゲートへ、電源供給ノードの電圧よりも絶対値の大きな電圧を低消費電流モード時印加するように構成しており、確実に、より深いオフ状態に容易に設定することができる。

請求項７に係る発明に従えば、請求項５のリークカットＭＯＳトランジスタのバックゲート電圧を低消費電流モード時通常動作モード時によりもその絶対値を大きくしており、確実にそのしきい値電圧の絶対値をリークカットＭＯＳトランジスタにおいて大きくでき、低しきい値電圧ＭＯＳトランジスタをリークカットＭＯＳトランジスタとして用いても、その実効的なしきい値電圧の絶対値の増大により、確実にオフリーク電流を防止することができる。

請求項８に係る発明に従えば、リフレッシュ系回路へは、外部からの電源電圧を直接供給し、一方、周辺系回路へは、リークカットＭＯＳトランジスタを介して動作電源電圧を供給し、低消費電流モード時、このリークカットＭＯＳトランジスタをオフ状態に設定しているため、容易に、低消費電流モード時の消費電流を低減することができる。また、リフレッシュ系回路へは、直接外部からの電源電圧が供給され、回路構成が簡略化される。

請求項９に係る発明に従えば、周辺系回路の電源回路が、基準電圧との比較に基づいて内部電源電圧を生成する内部電源回路で構成され、この低消費電流モード時には、基準電圧を外部電源電圧と異なる極性の電圧レベルに設定しており、内部電源回路を有する場合においても、低消費電流モード時、消費電流を低減することができる。

請求項１０に係る発明に従えば、リフレッシュ系回路が形成される基板領域の電位の絶対値を低消費電流モード時通常動作モード時のそれよりも大きくしており、低消費電流モード時において、リフレッシュ系回路のＭＯＳトランジスタのしきい値電圧の絶対値を大きくでき、オフリーク電流を低減できる。

請求項１１に係る発明に従えば、ロジック回路が形成される基板領域の電位を低消費電流モード時通常動作モード時のそれよりも絶対値を大きくしており、ロジック回路が形成される場合においても、そのウェル電位の絶対値を大きくすることにより、確実に、オフリーク電流を低減することができる。

請求項１２に係る発明に従えば、ロジック回路へは、低消費電流モード時、動作電源電圧の供給を停止するように構成しているため、容易に、このロジック回路部の消費電流を低消費電流モード時抑制することができる。

請求項１３に係る発明に従えば、請求項１０の周辺回路系電源回路は、低消費電流モード時、この周辺回路への動作電源電圧供給を停止するように電源回路インピーダンスを大きくするように構成しており、低消費電流モード時、容易にかつ確実に消費電流を抑制することができる。

請求項１４に係る発明に従えば、レジスタ回路の記憶データをレジスタキャパシタに退避させ、低消費電流モード時、このレジスタキャパシタの記憶情報を所定の周期でリフレッシュするように構成されており、レジスタ回路の電源遮断時においても、正確にレジスタ回路の記憶情報を保持することができ、消費電流を低減することができる。

請求項１５に係る発明に従えば、請求項１４の発明において、低消費電流モード時、レジスタ回路へ電源ノードから電源電圧を供給しかつレジスタ回路とレジスタキャパシタとを結合しており、容易に、レジスタキャパシタの記憶情報のリフレッシュを行なうことができる。

請求項１６に係る発明に従えば、レジスタ回路とレジスタキャパシタとの結合をリフレッシュサイクル周期で実行しており、リフレッシュ制御回路からのリフレッシュ活性化信号に従ってレジスタキャパシタの記憶情報をリフレッシュでき、制御が容易となり、余分にレジスタキャパシタのデータリフレッシュ用の制御回路を設ける必要がなく、回路占有面積が低減される。

請求項１７に係る発明に従えば、リフレッシュ期間中レジスタ回路へ電源電圧を供給しており、その間レジスタ回路とレジスタキャパシタとが結合されており、正確にレジスタキャパシタの記憶情報をリフレッシュすることができる。

請求項１８に係る発明に従えば、レジスタキャパシタをメモリセルキャパシタと材料または膜厚が同じ絶縁膜および電極層を用いて形成しており、メモリセルキャパシタとレジスタキャパシタとを同一製造工程で形成することができ、またレジスタキャパシタを面積利用効率の高いキャパシタにより実現することができる。

請求項１９に係る発明に従えば、メモリセルアレイの所定の領域のみリフレッシュモード時リフレッシュするように構成しており、不必要な領域のリフレッシュを行なう必要がなく、応じてリフレッシュインタバルを長くでき、リフレッシュモード時の平均消費電流を低減することができる。

請求項２０に係る発明に従えば、このメモリセルアレイの特定のアドレスのリフレッシュ回数を他のアドレスのリフレッシュ回数よりも多くしており、確実に、特定アドレスの記憶情報のリフレッシュを行なうことができる。

請求項２１に係る発明に従えば、この特定アドレスのリフレッシュインタバルを他のアドレスのリフレッシュインタバルより短くしているだけであり、容易に特定アドレスのリフレッシュ回数を他のアドレスのリフレッシュ回数よりも多くすることができる。

請求項２２に係る発明に従えば、特定アドレスと所定の関係のアドレスが指定されたとき、その所定の関係のアドレスとともに特定アドレスをも同時に選択状態へ駆動しており、容易に特定アドレスのリフレッシュ回数を他のアドレスのリフレッシュ回数よりも多くすることができる。

請求項２３に係る発明に従えば、請求項１９の装置がさらに、リフレッシュ領域指定アドレスに従ってリフレッシュタイマのリフレッシュ要求を発生する周期を調整しており、リフレッシュされる領域のサイズに応じてリフレッシュインタバルを最適値に設定することができ、このリフレッシュインタバルをメモリセルアレイ全体をリフレッシュするときよりも長くでき、リフレッシュモード時の平均消費電流を低減することができる。

請求項２４に係る発明に従えば、請求項１０の装置において、リフレッシュ系回路の動作タイミングをリフレッシュモード時と通常動作モード時とで異ならせており、容易にＭＯＳトランジスタの動作パラメータが変動した場合においても、正確にメモリセルデータのリフレッシュを行なうことができる。

請求項２５に係る発明に従えば、請求項２４の装置において、センスアンプ回路の活性化タイミングをリフレッシュモード時遅らせているため、ＭＯＳトランジスタの動作パラメータが変動する場合においても、正確にメモリセルデータのリフレッシュを行なうことができる。

この発明に従う半導体装置の全体の構成を概略的に示す図である。 この発明の実施の形態１に従う半導体装置の構成を概略的に示す図である。 図２に示すコラム系／周辺制御回路用電源回路の構成を概略的に示す図である。 図３に示す電源回路の動作を示す信号波形図である。 図２に示すロジック回路用電源回路の構成を概略的に示す図である。 図５に示す電源回路の動作を示す信号波形図である。 図２に示すロジック回路の電源回路の他の構成を概略的に示す図である。 この発明の実施の形態１の周辺回路用電源回路の変更例１の構成を示す図である。 この発明の実施の形態１のロジック回路用電源回路の変更例１の構成を概略的に示す図である。 この発明の実施の形態１の周辺回路用電源回路の変更例２の構成を示す図である。 図１０に示す電源回路に対する電源制御回路の構成を概略的に示す図である。 図１１に示す電源制御回路の動作を示す信号波形図である。 本発明の実施の形態１の周辺回路用電源回路の変更例３の構成を示す図である。 図１３に示す電源回路に対する電源制御回路の構成を概略的に示す図である。 図１４に示す電源制御回路の動作を示す信号波形図である。 この発明の実施の形態２に従う半導体装置の全体の構成を概略的に示す図である。 この発明の実施の形態２における内部電源線の構成を概略的に示す図である。 図１６に示す半導体装置の電源制御回路の動作を示す信号波形図である。 この発明の実施の形態２の変更例１の構成を概略的に示す図である。 図１９に示す電源回路の構成を示す図である。 図２０に示す電源回路の動作を示す信号波形図である。 図１９に示す電源回路に対する電源制御回路の構成の一例を示す図である。 この発明の実施の形態２の変更例２の構成を概略的に示す図である。 この発明の実施の形態３の構成を概略的に示す図である。 図２４に示すウェル電位発生回路の構成の一例を示す図である。 図２４に示すウェル電位発生回路の構成の一例を示す図である。 この発明の実施の形態４の構成を概略的に示す図である。 図２７に示すウェル電源回路の構成を概略的に示す図である。 図２８に示すウェル電源回路の動作を示す信号波形図である。 図２７に示すＳＲ制御回路の構成を概略的に示す図である。 図２７に示すロウ系回路の構成を概略的に示す図である。 図３１に示すロウ系回路の動作を示す信号波形図である。 図３１に示す可変遅延回路の構成を示す図である。 この発明の実施の形態５に従う半導体装置の構成を概略的に示す図である。 図３４に示す退避キャパシタ付レジスタ回路の構成を概略的に示す図である。 図３４に示す半導体装置の動作を示す信号波形図である。 この発明の実施の形態５の変更例を示す図である。 図３７に示すキャパシタの構造を概略的に示す図である。 この発明の実施の形態６に従う半導体装置の構造を概略的に示す図である。 この発明の実施の形態６における半導体装置の動作を示すタイミングチャート図である。 この発明の実施の形態６における半導体装置の要部の構成を概略的に示す図である。 この発明の実施の形態６の変更例を概略的に示す図である。 図４２に示す変更例におけるＸアドレスの割当を示す図である。 図４２に示すアドレス変換回路の出力およびリフレッシュアドレスの構成を概略的に示す図である。 図４２に示す保持ブロックサイズデータおよび保持ブロックアドレス設定動作を示すタイミングチャート図である。 図４２に示すアドレス変換回路の出力アドレスの具体的構成を示す図である。 図４２に示すアドレス変換回路の構成を示す図である。 この発明の実施の形態７に従う半導体装置のアレイ構造を概略的に示す図である。 図４８に示すアレイ構造を有する半導体装置の動作を示すタイミングチャートである。 この発明の実施の形態７の半導体装置の要部の構成を概略的に示す図である。 図５０に示すアドレス変換回路の構成の一例を示す図である。 図５１に示すアドレス変換回路による変換アドレスの一例を示す図である。 （Ａ）はこの発明の実施の形態８に従う半導体装置のアレイ構造を概略的に示す図である。（Ｂ）はこの発明の実施の形態８の半導体装置の動作を示すタイミングチャート図である。 （Ａ）および（Ｂ）は、アレイブロックと対応のアドレスビットを示す図である。 この発明の実施の形態８の半導体装置の要部の構成を概略的に示す図である。 図５５に示すアドレスシフト回路の構成を概略的に示す図である。 図５６に示す変化点検出回路の構成を概略的に示す図である。 図５６に示すアドレス変換回路の構成を示す図である。 図５５に示すアドレス発生回路の構成の一例を示す図である。 従来の階層電源回路の構成を示す図である。 図６０に示す電源回路の動作を示す信号波形図である。 従来の電源回路における電源電圧の変化を示す信号波形図である。

［実施の形態１］
図１は、この発明が適用される半導体装置の全体の構成を概略的に示す図である。図１において、この発明に従う半導体装置１０は、１トランジスタ／１キャパシタ型のダイナミック型メモリセルを含むＤＲＡＭマクロ１１と、このＤＲＡＭマクロ１１とデータの授受を行なうロジック回路１２を含む。これらのＤＲＡＭマクロ１１およびロジック回路１２は、同一半導体チップ上に集積化される。

ＤＲＡＭマクロ１１は、ダイナミック型メモリセルを有するＤＲＡＭセルアレイ１３と、基本的にこのＤＲＡＭセルアレイ１３に含まれるメモリセルの選択およびデータの書込／読出を行なうためのＤＲＡＭ周辺回路１４を含む。

ロジック回路１２は、このＤＲＡＭマクロ１１からのデータを読出して所定の処理を行ないかつ処理後のデータをＤＲＡＭマクロ１１のメモリセルへ書込むコアロジック回路１５を含む。ロジック回路１２と外部との信号を授受する周辺回路部は、この半導体装置１０のチップ上に、延在して配置される（ピン端子が、この半導体装置１０のチップ４辺に沿って配置される）が、ここではロジック回路の中心機能を実現するコアロジック回路１５を代表的に示す。

ＤＲＡＭ周辺回路１４はＣＭＯＳ回路で構成され、またコアロジック回路１５も、ＣＭＯＳ回路で構成される。これらのＤＲＡＭ周辺回路１４およびコアロジック回路１５は、しきい値電圧およびゲート絶縁膜膜厚が同じＭＯＳトランジスタを基本的に使用する。

この半導体装置１０において、比較的長い期間にわたって処理が行なわれないとき、コアロジック回路１５はスリープモードに入り、クロック信号の発生を停止させ、内部回路動作を停止する。コアロジック回路１５は、スリープモードに入ると、ＤＲＡＭマクロ１１をセルフリフレッシュモードに設定する。ＤＲＡＭマクロ１１は、セルフリフレッシュモードに入ると、内蔵のタイマを利用して、所定の時間間隔で、メモリセルデータのリフレッシュを実行する。

図２は、この発明の実施の形態１に従う半導体装置の要部の構成をより詳細に示す図である。図２において、ＤＲＡＭマクロ１１は、セルフリフレッシュモードが指定されたときＤＲＡＭセルアレイ１３のメモリセルのデータのリフレッシュを行なうためのリフレッシュ系回路１４ａと、ＤＲＡＭセルアレイ１３のメモリセルの列選択、データの書込／読出およびノーマルモード時の動作制御を行なうコラム系／周辺制御回路１４ｂを含む。このコラム系／周辺制御回路１４ｂおよびリフレッシュ系回路１４ａは、図１に示すＤＲＡＭ周辺回路１４に含まれる。セルフリフレッシュモード時においては、コラム系周辺制御回路１４ｂは、リフレッシュ系回路１４ａの制御の下に動作が停止される。

リフレッシュ系回路１４ａは、セルフリフレッシュモード時、セルフリフレッシュ動作に必要な制御動作を行なうセルフリフレッシュ制御回路（ＳＲ制御回路）２０と、セルフリフレッシュモード時、ＳＲ制御回路２０の制御の下にＤＲＡＭセルアレイ１３のメモリセル行の選択および選択行のメモリセルデータの読出／再書込（リストア）を行なうロウ系回路２１を含む。このロウ系回路２１は、通常動作モード時においては、コラム系／周辺制御回路１４ｂに含まれる周辺制御回路の制御の下に、ＤＲＡＭセルアレイ１３の行選択に関連する動作を行なう。ＳＲ制御回路２０は、セルフリフレッシュモード検出回路、リフレッシュアドレスを発生するリフレッシュアドレスカウンタ、セルフリフレッシュ期間をカウントするタイマおよびリフレッシュアドレスカウンタからのリフレッシュアドレスを外部からのロウアドレスに代えてロウ系回路２１へ与えるマルチプレクサを含む。

ロウ系回路２１は、ロウアドレスおよびリフレッシュアドレスをデコードするロウデコーダ、ロウデコーダの出力信号に従ってＤＲＡＭセルアレイ１３のワード線を選択状態へ駆動するワード線ドライブ回路、およびＤＲＡＭセルアレイ１３の各列に設けられ、各列上のメモリセルデータの検知および増幅を行なうセンスアンプ回路、各列（ビット線対）のプリチャージ／イコライズを行なうビット線プリチャージ／イコライズ回路を含む。

この半導体装置１０は、さらに、外部からの電源電圧ＥＶ１を受け、内部電源電圧ＶＣ１を生成してロジック回路１２に対する動作電源電圧を与える電源回路２２ａと、外部電源電圧ＥＶ２を受けて内部電源電圧ＶＣ２を生成してコラム系／周辺制御回路１４ｂに対する動作電源電圧を与える電源回路２２ｂと、外部電源電圧ＥＶ３を受けて内部電源電圧ＶＣ３およびＶＣ４を生成して、ＤＲＡＭセルアレイ１３およびリフレッシュ系回路１４ａへ与える電源回路２２ｃと、ロジック回路１２に含まれるコアロジック回路１５の制御の下に、電源回路２２ａおよび２２ｂに対する電源制御信号φ１およびφ２を生成する電源制御回路２５を含む。この電源制御回路２５は、ロジック回路１２がスリープモードに入り、ＤＲＡＭマクロがセルフリフレッシュモードに設定されるとき、電源回路２２ａおよび２２ｂの内部電源電圧ＶＣ１およびＶＣ２発生動作を停止させる。

ここで、電源回路２２ｃから内部電源電圧ＶＣ３がＤＲＡＭセルアレイ１３へ与えられているのは、この内部電源電圧ＶＣ３は、ＤＲＡＭセルアレイ１３におけるビット線プリチャージ／イコライズ電圧およびメモリセルのセルプレート電圧を発生するために利用されており、またロウ系回路２１に含まれるセンスアンプ回路においてこの内部電源電圧ＶＣ３が利用されることを示すためである。内部電源電圧ＶＣ４は、ロウ系回路２１に含まれるワード線ドライブ回路およびロウデコーダおよびＳＲ制御回路２０へ与えられる。

この図２に示す構成において、電源回路２２ａ−２２ｃは、外部電源電圧ＥＶ１、ＥＶ２およびＥＶ３をそれぞれ受けて、内部電源電圧ＶＣ１〜ＶＣ３を生成している。しかしながら、これらの電源回路２２ａ−２２ｃは、以下に詳細に説明するように、それぞれ接地電圧をも発生する。以下、単に電源電圧と称すときには、ハイレベル電源電圧Ｖｃｃを示し、「電源供給電圧」と称すときには、電源電圧および接地電圧両者を参照するものとする。

電源制御回路２５は、常時、電源供給電圧を受けて動作する。この電源制御回路２５は、電源回路２２ａおよび２２ｂに共通に設けられるように示すが、電源制御回路２５は、電源回路２２ａおよび２２ｂそれぞれに対応して別々に設けられてもよい。また、電源回路２２ａがロジック回路１２内に設けられ、また電源回路２２ｂおよび２２ｃは、ＤＲＡＭマクロ１１内に設けられてもよい。

この発明の実施の形態１においては、電源回路２２ａおよび２２ｂは、セルフリフレッシュモード時その内部電源供給電圧発生動作を停止させる。一方通常モード（ノーマルモード）においては、電源回路２２ａ、２２ｂおよび２２ｃをすべて動作させる。半導体装置の動作モードは、ＤＲＡＭマクロ１１およびロジック回路１５が動作する通常モード（ノーマルモード）時と、スリープモードと呼ばれる低消費電流スタンバイ状態がある。通常モード時においては、ＤＲＡＭマクロ１１の状態としては、実際にメモリセルの選択およびアクセスが行なわれるアクティブサイクルおよび次のアクセスを待つスタンバイサイクルが存在する。スリープモード時においては、ＤＲＡＭマクロ１１はセルフリフレッシュモードに設定される。このセルフリフレッシュモード時においても、ＤＲＡＭマクロ１１は、内部に設けられるタイマの出力信号に従ってリフレッシュサイクルが形成されてリフレッシュ動作が実行される。

通常モード時においては、ロジック回路１５およびＤＲＡＭマクロ１１は、内部スタンバイサイクル時であっても、数十ｍＡの電流消費は許容される。一方、スリープモード時においては、消費電流は、ＤＲＡＭマクロ１１のデータ保持を行なうための電流であり、できるだけ小さくする必要がある。リフレッシュサイクル時においては、ＤＲＡＭマクロの内部でのリフレッシュ動作が行なわれるだけであり、このＤＲＡＭマクロへのアクセスは行なわれないため、アクセス時間およびサイクル時間の遅延は何ら問題は生じない。したがって、図２に示すように、セルフリフレッシュ動作に関連するリフレッシュ系回路１４ａに対する電源回路２２ｃのみをセルフリフレッシュモード時動作させ、電源回路２２ａおよび２２ｂからの内部電源供給電圧発生動作は停止させ、消費電流を低減する。

図３は、図２に示すコラム系／周辺制御回路１４ｂに対する電源回路２２ｂの構成を示す図である。この電源回路２２ｂは、外部電源電圧ＥＶ２を伝達する主電源線１と、接地電圧Ｖｓｓを伝達する主接地線２と、主電源線１に対応して設けられるサブ電源線３と、主接地線２に対応して設けられるサブ接地線４と、制御信号／φ２に応答して導通し、主電源線１およびサブ電源線３を接続するＰチャネルＭＯＳトランジスタＰＱ１と、制御信号φ２の活性化に応答して導通し、主接地線２をサブ接地線４に接続するＮチャネルＭＯＳトランジスタＮＱ１を含む。

コラム系／周辺制御回路１４ｂは、その内部構成は、実現する機能により異なるが、図３においては、５段のインバータＩＶ１−ＩＶ５を一例として示す。これらのインバータＩＶ１−ＩＶ５は、ＣＭＯＳ構成であり、ＰチャネルＭＯＳトランジスタＰＴおよびＮチャネルＭＯＳトランジスタＮＴを含む。コラム系／周辺制御回路１４ｂは、ロジック回路１２に含まれるＭＯＳトランジスタと同じ（ゲート絶縁膜およびしきい値電圧について）であり、低しきい値電圧（Ｌ−Ｖｔｈ）ＭＯＳトランジスタで構成される。

リークカット用のＭＯＳトランジスタＰＱ１およびＮＱ１は、この低しきい値電圧ＭＯＳトランジスタＰＴおよびＮＴのしきい値電圧の絶対値よりも大きな絶対値のしきい値電圧を有するＭＯＳトランジスタ（Ｍ−ＶｔｈＭＯＳトランジスタ）で構成される。制御信号φ２および／φ２は、図２に示す電源制御回路２５から与えられ、通常モード（ノーマルモード）およびセルフリフレッシュモードでその論理レベルが切換えられる。

コラム系／周辺制御回路１４ｂは、ＤＲＡＭマクロ１１がダイナミック動作を行なっており、スタンバイ状態時において、入力信号ＩＮの論理レベルは予め知ることができる。この入力信号ＩＮのスタンバイ状態時における論理レベルに応じて、内部回路のインバータＩＶ１−ＩＶ５の電源供給ノードの接続先が決定される。図３においては、インバータＩＶ１、ＩＶ３およびＩＶ５が主電源線１とサブ接地線４に結合され、インバータＩＶ２およびＩＶ４がサブ電源線３と主接地線２に結合される。この状態においては、入力信号ＩＮはスタンバイ状態においては、Ｌレベルに設定される。次に、この図３に示す電源回路２２ｂの動作を、図４に示す信号波形図を参照して説明する。

ＤＲＡＭマクロへのアクセスを行なうノーマルモード時（スタンバイサイクルおよびアクティブサイクルを含む）においては、制御信号φ２がＨレベルおよび制御信号／φ２がＬレベルに設定され、リークカット用ＭＯＳトランジスタＰＱ１およびＮＱ１がともにオン状態に設定される。この状態においては、主電源線１上の電源電圧ＥＶ２がサブ電源線３上に伝達され、また主接地線２上の接地電圧Ｖｓｓがサブ接地線４上に伝達される。したがって、この状態においては、サブ電源線３上の電源電圧ＳＶｃｃ（ＶＣ２）およびサブ接地線４上の電源電圧ＳＶｓｓはそれぞれ外部電源電圧ＥＶ２および接地電圧Ｖｓｓと等しく、コラム系／周辺制御回路１４ｂは、その低しきい値電圧ＭＯＳトランジスタにより高速で動作する。

ノーマルモード時におけるスタンバイサイクル時において、入力信号ＩＮの論理レベルがＬレベルに固定されても、制御信号φ２および／φ２はともにそれぞれ、ＨレベルおよびＬレベルに設定され、主電源線１はサブ電源線３に接続され、またサブ接地線４は主接地線２に接続される。通常モード時においては、スタンバイサイクル時でも、数十ｍＡの電流消費は許容されているため、このスタンバイサイクル時において、コラム系／周辺制御回路１４ｂおよびリフレッシュ系回路１４ａにおいて電流が消費されても、許容範囲内であり、問題は生じない。これは、ロジック回路１２においても同様である。

ロジック回路１２は、所定時間以上処理を行なわない場合、スリープモードに入り、ＤＲＡＭマクロ１１は、セルフリフレッシュモードに設定される。この状態において、電源制御回路２５からの制御信号φ２および／φ２がそれぞれＬレベルおよびＨレベルに設定され、リークカット用ＭＯＳトランジスタＰＱ１およびＮＱ１がオフ状態となる。これにより、サブ電源線３およびサブ接地線４がハイインピーダンス状態となり、コラム系／周辺制御回路１４ｂにおける消費電流は、リークカット用ＭＯＳトランジスタＰＱ１およびＮＱ１のリーク電流により決定される値となり、低消費電流モードが実現される。特に、リークカット用ＭＯＳトランジスタＰＱ１およびＮＱ１のしきい値電圧の絶対値は、このコラム系／周辺制御回路１４ｂに含まれるＭＯＳトランジスタのしきい値電圧よりも絶対値が大きいため、これらのリークカット用ＭＯＳトランジスタＰＱ１およびＮＱ１は、深いオフ状態となり、リーク電流を確実に抑制する。

セルフリフレッシュモードからノーマルモードに移行すると、制御信号φ２および／φ２がそれぞれＨレベルおよびＬレベルに変化する。サブ電源線３およびサブ接地線４上の電圧ＳＶｃｃ（ＶＣ２）およびＳＶｓｓが、所定の電圧レベルに復帰するまでにある時間が必要である。しかしながら、セルフリフレッシュモードからノーマルモードに移行する場合、セルフリフレッシュサイクルを確実に完了させて内部回路が確実にスタンバイ状態にあることを保証する必要がある。このため、セルフリフレッシュモードからノーマルモードへの移行時、またはスリープモードからノーマルモードへの移行時、実際の回路動作は、ある所定の時間経過後に行なうように仕様で定められている。したがって、セルフリフレッシュモードからノーマルモードへの移行時、サブ電源線３およびサブ接地線４上の電源電圧の元の電圧レベルへの復帰までに時間を要しても、何らその間、回路動作は実行されないため、問題は生じない。

セルフリフレッシュモードにおいては、この図２に示す電源回路２２ｃは常時内部電源電圧ＶＣ３およびＶＣ４を発生しており（動作電流をも供給する）、リフレッシュ系回路１４ａが動作し、所定の周期でＤＲＡＭセルアレイ１３内のメモリセルのリフレッシュを実行する。したがって、アクセス動作に何ら悪影響を及ぼすことなく消費電流を低減することができる。

図５は、図２に示すロジック回路用電源回路２２ａの構成を示す図である。図５において、電源回路２２ａは、外部電源電圧ＥＶ１を伝達する主電源線１ａと、主電源線１ａに対応して設けられるサブ電源線３ａと、制御信号／φ１がＬレベルのとき導通して、主電源線１ａとサブ電源線３ａとを接続するリークカット用ＰチャネルＭＯＳトランジスタＰＱａと、接地電圧Ｖｓｓを伝達する主接地線２ａと、主接地線２ａに対応して設けられるサブ接地線４ａと、制御信号φ１がＨレベルのとき導通して、主接地線２ａとサブ接地線４ａを接続するＮチャネルＭＯＳトランジスタＮＱａを含む。これらのリークカット用ＭＯＳトランジスタＰＱａおよびＮＱａは、そのしきい値電圧の絶対値は比較的大きくされる（ロジック回路の構成要素のＭＯＳトランジスタに比べて）。

ロジック回路１２は、その実現する論理により、その内部構成は異なるが、図５においては、５段のインバータＩＶａ−ＩＶｅを示す。これらのインバータＩＶａ−ＩＶｅは、それぞれ、ＣＭＯＳインバータであり、低しきい値電圧ＭＯＳトランジスタＰＴおよびＮＴを含む。これらのインバータＩＶａ−ＩＶｅは、サブ電源線３ａ上の電圧ＳＶｃｃ（ＶＣ１）およびサブ接地線４ａ上の電圧ＳＶｓＳを両動作電源電圧として動作する。

ロジック回路１２は、所定の論理処理を行なっており、この入力信号ＩＮの電圧レベルを予測することができない。したがって、このサブ電源線３ａおよびサブ接地線４ａ上の電圧ＳＶｃｃおよびＳＶｓｓを利用することにより、スリープモード時の消費電流を、入力信号ＩＮの電圧レベルにかかわらず低減する。次に、この図５に示す電源回路２２ａの動作を図６に示す信号波形図を参照して説明する。

ノーマルモード時においては、制御信号／φ１およびφ１がそれぞれＬレベルおよびＨレベルに設定され、リークカット用ＭＯＳトランジスタＰＱａおよびＮＱａはオン状態となり、低インピーダンスで主電源線１ａおよび主接地線２ａをそれぞれ、サブ電源線３ａおよびサブ接地線４ａに接続する。この状態においては、ロジック回路１２は、その低しきい値電圧ＭＯＳトランジスタにより、高速で動作し、所定の論理処理を実行する。

スリープモードが設定されると、制御信号／φ１がＨレベル、制御信号φ１がＬレベルとなり、リークカット用ＭＯＳトランジスタＰＱａおよびＮＱａはオフ状態となり、これらのサブ電源線３ａおよびサブ接地線４ａはハイインピーダンスで主電源線１ａおよび主接地線２ａにそれぞれ接続される。リークカット用ＭＯＳトランジスタＰＱａおよびＮＱａのリーク電流は小さいため、ロジック回路１２におけるスリープモード時の消費電流を低減することができる。特に、ロジック回路１２においては、スリープモード時、保持データのリフレッシュ動作は何ら実行されないため、その消費電流は単なるリーク電流のみである。

スリープモードからノーマルモードに移行すると、制御信号φ１および／φ１はそれぞれＨレベルおよびＬレベルに駆動され、サブ電源線３ａおよびサブ接地線４ａがそれぞれ主電源線１ａおよび主接地線２ａに低インピーダンスで接続される。これらのサブ電源線３ａ上の電圧ＳＶｃｃ（ＶＣ１）およびサブ接地線４ａ上の電圧ＳＶｓｓが、所定の電圧レベルに復帰するまでに時間が必要とされる（サブ電源線３ａおよびサブ接地線４ａの寄生容量の充放電のため）。しかしながら、スリープモードからノーマルモードに移行時、このロジック回路の動作開始は、スリープモード解除後ある時間が経過してからのみ許容される。したがって、この場合においても、サブ電源線３ａおよびサブ接地線４ａ上の電圧ＳＶｃｃおよびＳＶｓｓの復帰に時間を要しても、何らロジック回路１２の動作開始タイミングが遅れることはなく、何ら問題は生じず、高速動作性能は低下しない。

なお、図５に示す構成においては、ロジック回路１２は、スリープモード時、内部信号ＩＮの論理レベルが予め予測できないとして説明している。しかしながら、このロジック回路１２が、スリープモードが設定された場合、内部状態を初期状態にリセットし、各内部信号の状態が予め予測することができる場合には、図３に示すように、内部信号（入力信号）ＩＮの論理レベルに応じて、各回路（インバータ）の電源ノードと電源供給線との接続が決定されればよい（図３に示す電源構成と同様の構成）。

図７は、ロジック回路１２の電源回路の他の構成を示す図である。この図７に示す構成においては、ロジック回路１２は、外部からの電源電圧ＥＶ１をその電源ノードに受ける。外部電源電圧ＥＶ１は、ノーマルモード時においては、所定の電圧レベルに設定され、一方スリープモード時には、電源供給が遮断される（外部のプロセサの制御の下に）。したがって、ロジック回路１２は、スリープモード時この外部電源電圧ＥＶ１供給が遮断されるため、内部回路の電流消費経路は存在せず、その消費電流を、０とすることができる。この図７に示す構成においては、電源回路は特に設けられない（単なる電源線のみであり、制御信号φ１は使用されない）。

リフレッシュ系回路に対する電源回路２２ｃは、常時リフレッシュ系回路およびＤＲＡＭセルアレイに電源電圧ＶＣ３およびＶＣ４を伝達する。したがって、この電源回路は、必要な電圧（ビット線プリチャージ電圧およびセルプレート電圧）を発生する回路および必要ならば内部降圧回路を、電源供給電圧を伝達する電源線で構成され、ノーマルモード時およびスリープモード時、内部電源電圧ＶＣ３およびＶＣ４を発生する。

このリフレッシュ系回路に対する電源回路２２ｃは、階層電源構成を有していてもよい（ただしリークカット用ＭＯＳトランジスタはセルフリフレッシュモード時のリフレッシュサイクル時オン状態）。

なお、上述の説明において、サブ電源線３ａおよび３ｂの電圧ＳＶｃｃは、スリープモード時およびセルフリフレッシュモード時、電源電圧よりも少し低下した電圧レベルに設定されている。しかしながら、このサブ電源線の放電により、サブ電源線３ａおよび３ｂの電圧レベルが、接地電圧レベルにまで低下するように構成されてもよい。

［変更例１］
図８は、この発明の実施の形態１の変更例１の構成を示す図である。この図８においては、コラム系／周辺制御回路１４ｂに対する電源回路２２ｂの構成を示す。図８に示す電源回路２２ｂは、リークカット用ＭＯＳトランジスタとして、低しきい値電圧（Ｌ−Ｖｔｈ）のＭＯＳトランジスタＰＱｂおよびＮＱｂが用いられる。ＰチャネルＭＯＳトランジスタＰＱｂは、主電源線１ｂとサブ電源線３ｂの間に接続され、ＮチャネルＭＯＳトランジスタＮＱｂが、主接地線２ｂとサブ接地線４ｂの間に接続される。リークカット用ＭＯＳトランジスタＰＱｂおよびＮＱｂは、コラム系／周辺制御回路１４ｂのＭＯＳトランジスタＰＴおよびＮＴと同一のしきい値電圧（Ｌ−Ｖｔｈ）を有する。リークカット用ＭＯＳトランジスタＰＱｂおよびＮＱｂのゲートへ与えられる制御信号／φ２およびφ２は、上で説明した実施例と同じであり、セルフリフレッシュモード時に非活性化され、リークカット用ＭＯＳトランジスタＰＱｂおよびＮＱｂをオフ状態に設定する。

これらのリークカット用ＭＯＳトランジスタＰＱｂおよびＮＱｂのオフ状態時に流れるオフリーク電流Ｉｏｆｆは、サブ電源線３ｂおよびサブ接地線４ｂを流れるリーク電流の総和Ｉｏｆｆ（１４ｂ）よりも小さくなるように、そのゲート幅が調整される。コラム系／周辺制御回路１４ｂにおけるサブ電源線３ｂを流れるオフリーク電流は、ＰチャネルＭＯＳトランジスタＰＱｂのオフリーク電流に等しく、コラム系／周辺制御回路１４ｂがＭＯＳトランジスタＰＱｂのオフリーク電流よりも大きなオフリーク電流を生じさせるとき、サブ電源線３ｂの電圧ＳＶｃｃの電圧レベルが低下し、コラム系／周辺制御回路１４ｂのＭＯＳトランジスタＰＴのゲート−ソース間がより強い逆バイアス状態となり、オフリーク電流が低減され、結果的に、このＭＯＳトランジスタＰＱｂのオフリーク電流により回路のリーク電流が決定される。これは、リークカット用のＮチャネルＭＯＳトランジスタＮＱｂについても同様である。

通常モードにおいては、リークカット用ＭＯＳトランジスタＰＱｂおよびＮＱｂがともにオン状態となる。この場合、図８に示すコラム系／周辺制御回路１４ｂにおいてインバータＩＶ１−ＩＶ５は、すべて同時に充放電するのではなく、ある一定の遅延時間をもって動作しており、したがって、このＭＯＳトランジスタＰＱｂおよびＮＱｂのオフリーク電流を低減するためにゲート幅が小さくされても、通常モード時における回路動作に何ら悪影響は及ぼさない。

図９は、ロジック回路１２に対する電源回路２２ａの構成を示す図である。この図９に示す電源回路２２ａにおいては、制御信号／φ１のＬレベルのとき導通し、外部電源電圧ＥＶ１をロジック回路１２へ動作電源電圧として伝達するＰチャネルＭＯＳトランジスタＰＱｃと、制御信号φ１がＨレベルのとき導通し、接地電圧Ｖｓｓをロジック回路１２の他方動作電源電圧として、供給するＮチャネルＭＯＳトランジスタＮＱｃを含む。ロジック回路１２は、低しきい値電圧（Ｌ−Ｖｔｈ）のＭＯＳトランジスタを構成要素として含んでおり、これらのリークカット用ＭＯＳトランジスタＰＱｃおよびＮＱｃも、ロジック回路１２に含まれるＭＯＳトランジスタと同様低しきい値電圧（Ｌ−Ｖｔｈ）ＭＯＳトランジスタである。

この図９に示す構成において、これらのＭＯＳトランジスタＰＱｃおよびＮＱｃのオフリーク電流は、ロジック回路１２におけるオフリーク電流の総和よりも小さくされる。したがって、この図９に示す電源回路２２ａの構成においても、スリープモード時、ロジック回路１２の動作が停止されるとき、そのオフリーク電流が、リークカット用ＭＯＳトランジスタＰＱｃおよびＮＱｃにより決定され、スリープモード時のオフリーク電流を低減でき、低消費電流を実現することができる。

通常モード時においては、これらのリークカット用ＭＯＳトランジスタＰＱｃおよびＮＱｃはオン状態となり、ロジック回路１２に対し安定に動作電流を供給する。

なお、ロジック回路１２も、このスリープモード時、内部回路ノードが初期状態にセットされ、その各内部回路のノードのスリープモード時の電圧レベルが編め確定することができる場合には、図８に示す構成と同じ電源回路を利用することができる。

［変更例２］
図１０は、この発明の実施の形態１の変更例２の構成を示す図である。この図１０においては、コラム系／周辺回路に対する電源回路２２ｂの構成を示す。この電源回路２２ｂにおいて、主電源線１ｂとサブ電源線３ｂの間に、リークカット用のＰチャネルＭＯＳトランジスタＰＱｄが接続され、主接地線２ｂとサブ接地線４ｂの間にリークカット用のＮチャネルＭＯＳトランジスタＮＱｄが設けられる。これらのリークカット用のＭＯＳトランジスタＰＱｄおよびＮＱｄは、低しきい値電圧（Ｌ−Ｖｔｈ）ＭＯＳトランジスタであってもよく、それより大きなしきい値電圧の絶対値を有する中間しきい値電圧（Ｍ−Ｖｔｈ）ＭＯＳトランジスタであってもよい。リークカット用ＭＯＳトランジスタＰＱｄのゲートへ与えられる制御信号／φ２は、接地電圧Ｖｓｓと外部電源電圧ＥＶ２よりも高い昇圧電圧Ｖｐｐとの間で変化する。また、リークカット用ＮチャネルＭＯＳトランジスタＮＱｄのゲートへ与えられる制御信号φ２は、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓよりも低い負電圧Ｖｂｂの間で変化する。電源電圧Ｖｃｃは、外部電源電圧ＥＶ２の電圧レベルと等しくてもよい。

セルフリフレッシュモード時においては、制御信号／φ２が昇圧電圧Ｖｐｐのレベルに設定され、また制御信号φ２が負電圧Ｖｂｂの電圧レベルに設定される。したがって、リークカット用ＭＯＳトランジスタＰＱｄおよびＮＱｄは、ゲート−ソース間が深い逆バイアス状態に設定され、より深いオフ状態となり、オフリーク電流をより低減することができる。

通常モード時においては、制御信号／φ２は接地電圧Ｖｓｓレベルに設定され、制御信号φ２は電源電圧Ｖｃｃ（または外部電源電圧ＥＶ２）の電圧レベルに設定される。したがって、通常モード時においては、サブ電源線３ｂおよびサブ接地線４ｂは、低インピーダンスで主電源線１ｂおよび主接地線２ｂに接続され、コラム系／周辺制御回路１４ｂは高速で動作する。

なお、ロジック回路に対する電源回路２２ａについても、この図１０に示す構成と同様の構成または図９に示す構成と同様の構成が利用されればよい。制御信号φ１および／φ１の振幅を大きくすることにより、スリープモード時リークカット用ＭＯＳトランジスタをより深いオフ状態に設定する。

図１１は、この変更例２における電源制御回路２５の構成を概略的に示す図である。図１１において、電源制御回路２５は、外部電源電圧ＥＶ（ＥＶ１，ＥＶ２）を受けて外部電源電圧ＥＶよりも高い昇圧電圧Ｖｐｐを発生するＶｐｐ発生回路２５ａと、外部電源電圧ＥＶを受け、接地電圧Ｖｓｓよりも低い負電圧Ｖｂｂを発生するＶｂｂ発生回路２５ｂと、ロジック回路からのスリープモード開始指示信号ＳＬｉｎに従ってセットされかつスリープモード終了指示信号ＳＬｏｕｔに従ってリセットされるフリップフロップ２５ｃと、フリップフロップ２５ｃの出力信号をレベル変換して制御信号／φ（／φ１，／φ２）を出力するレベル変換回路２５ｄと、フリップフロップ２５ｃの出力信号のレベル変換を行なって制御信号φ（φ１，φ２）を生成するレベル変換回路２５ｅを含む。

フリップフロップ２５ｃは外部電源電圧ＥＶを一方動作電源電圧として動作する。レベル変換回路２５ｄは、このフリップフロップ２５ｃの出力信号がＨレベルとなると、そのＨレベルを昇圧電圧Ｖｐｐレベルに変換して出力する。レベル変換回路２５ｅは、フリップフロップ２５ｃからの出力信号のＨレベルを負電圧Ｖｂｂレベルに変換して制御信号φを生成する。制御信号／φのＬレベルは接地電圧Ｖｓｓレベルであり、制御信号φのＨレベルは外部電源電圧ＥＶレベルである。

この図１１に示す電源制御回路２５において、ＤＲＡＭマクロに対する電源回路に対する制御信号φ２，／φ２を発生する部分と、ロジック回路の電源回路に対する制御信号／φ１およびφ１を発生する回路が別々に設けられ、それぞれの外部電源電圧のレベルが調整されてもよい。

また、電源制御回路２５が、ＤＲＡＭマクロおよびロジック回路に対し別々に設けられる場合、ＤＲＡＭマクロに対して設けられる電源制御回路は、ＤＲＡＭマクロ内において用いられるワード線昇圧用の高電圧Ｖｐｐおよびアレイ基板領域をバイアスするためのバックゲートバイアスＶｂｂを利用するように構成されてもよい。次に、この図１１に示す電源制御回路２５の動作を図１２に示す信号波形図を参照して説明する。

スリープモードに入ると、スリープモード開始指示信号ＳＬｉｎがワンショットパルスの形で与えられ、フリップフロップ２５ｃがセットされ、その出力信号がＨレベルとなる。応じてレベル変換回路２５ｄからの制御信号／φ（／φ１，／φ２）が外部電源電圧ＥＶよりも高い昇圧電圧Ｖｐｐレベルに駆動される。一方、レベル変換回路２５ｅはこのフリップフロップ２５ｃの出力信号の立上がりに応答して制御信号φを負電圧Ｖｂｂレベルに駆動する。

フリップフロップ２５ｃは、外部電源電圧ＥＶを受けており、その状態を維持する。スリープモードが完了すると、スリープモード終了指示信号ＳＬｏｕｔがワンショットパルスの形で与えられ、フリップフロップ２５ｃの出力信号がＬレベルとなる。応じてレベル変換回路２５ｄからの制御信号／φ（／φ１，／φ２）が接地電圧ＶｓｓレベルのＬレベルとなる。また、レベル変換回路２５ｅがこのフリップフロップ２５ｃの出力信号の立上がりに応答して制御信号φを外部電源電圧ＥＶレベルに駆動する。

したがって、このスリープモード時（セルフリフレッシュモード時）、リークカット用ＭＯＳトランジスタをより深いオフ状態に設定することができ、よりオフリーク電流を低減でき消費電流を低減することができる。

なお、実施の形態１において、レベル変換を行なわない場合、このフリップフロップ２５ｃから相補な制御信号を取出すことにより、リークカット用ＭＯＳトランジスタに対する制御信号φ（φ１，φ２）および／φ（／φ１，／φ２）を生成することができる。

レベル変換回路２５ｄおよび２５ｅは、たとえば周知のラッチ型のＣＭＯＳ変換回路で構成される。

［変更例３］
図１３は、この発明の実施の形態１の変更例３の構成を概略的に示す図である。この図１３に示す構成においては、主電源線１ｂとサブ電源線３ｂの間に設けられるリークカット用ＰチャネルＭＯＳトランジスタＰＱｂのバックゲート（Ｎウェル）へ電圧φｗｎが与えられ、また主接地線２ｂとサブ接地線４ｂの間に設けられるリークカット用ＮチャネルＭＯＳトランジスタＮＱｂのバックゲート（Ｐウェル）へウェル電圧φｗｐが与えられる。これらのリークカット用ＭＯＳトランジスタＰＱｂおよびＮＱｂは、低しきい値電圧（Ｌ−Ｖｔｈ）ＭＯＳトランジスタである。

これらのリークカット用ＭＯＳトランジスタＰＱｂおよびＮＱｂのウェル電圧φｗｎおよびφｗｐを、動作モードに応じて変更する。すなわち、スリープモード（セルフリフレッシュモード）においては、リークカット用ＭＯＳトランジスタＰＱｂのバックゲート（Ｎウェル）へ与えられるウェル電圧φｗｎを外部電源電圧ＥＶ２よりも高い昇圧電圧Ｖｐｐレベルに設定し、またリークカット用ＮチャネルＭＯＳトランジスタＮＱｂのバックゲート（Ｐウェル）へ与えられるウェル電圧φｗｐを負電圧Ｖｂｂレベルに設定する。したがって、これらのリークカット用ＭＯＳトランジスタＰＱｂおよびＮＱｂは、バックゲートバイアスが深くなり、そのしきい値電圧の絶対値が大きくなり、リーク電流を抑制する。

通常モード時においては、ウェル電圧φｗｎは外部電源電圧ＥＶ２の電圧レベルに設定され、ウェル電圧φｗｐが、接地電圧Ｖｓｓレベルに設定される。したがって、通常モード時においては、これらのリークカット用ＭＯＳトランジスタＰＱｂおよびＮＱｂは、低しきい値電圧ＭＯＳトランジスタとして動作し、深いオン状態となって動作電流を十分に供給することができる。

図１４は、この発明の実施の形態１の変更例３の電源制御回路２５の構成を概略的に示す図である。図１４において、電源制御回路２５は、外部電源電圧ＥＶと接地電圧Ｖｓｓを受けて、この外部電源電圧ＥＶよりも高い昇圧電圧Ｖｐｐを発生するＶｐｐ発生回路２５ａと、外部電源電圧ＥＶと接地電圧Ｖｓｓとを受け、接地電圧Ｖｓｓよりも低い負電圧Ｖｂｂを発生するＶｂｂ発生回路２５ｂと、ロジック回路からのスリープモード開始指示信号ＳＬｉｎに応答してセットされかつロジック回路からのスリープモード終了指示信号ＳＬｏｕｔに従ってリセットされて、外部電源電圧ＥＶの振幅を有する制御信号／φおよびφを発生するフリップフロップ２５ｃと、Ｖｐｐ発生回路２５ａからの昇圧電圧Ｖｐｐと接地電圧とを動作電源電圧として受け、フリップフロップ２５ｃからの制御信号／φのレベルを変換して互いに相補な切換制御信号φｐおよび／φｐを発生するレベル変換回路２５ｆと、外部電源電圧ＥＶとＶｂｂ発生回路２５ｂからの負電圧Ｖｂｂとを動作電源電圧として受け、フリップフロップ２５ｃからの制御信号φのレベルを変換して互いに相補な切換制御信号φｎおよび／φｎを生成するレベル変換回路２５ｇと、レベル変換回路２５ｆからの切換制御信号φｐおよび／φｐに従って昇圧電圧Ｖｐｐおよび外部電源電圧ＥＶの一方を選択してウェル電位φｗｎを生成する切換回路２５ｈと、レベル変換回路２５ｅからの制御信号φｎおよび／φｎに従って接地電圧Ｖｓｓおよび負電圧Ｖｂｂの一方を選択してウェル電圧φｗｐを生成する切換回路２５ｉを含む。

レベル変換回路２５ｆは、フリップフロップ２５ｃからの制御信号／φがＨレベルとなると、切換制御信号φｐを接地電圧レベル、切換制御信号／φｐを昇圧電圧Ｖｐｐレベルに設定する。レベル変換回路２５ｇは、フリップフロップ２５ｃからの制御信号φがＬレベルに立下がると、切換制御信号φｎを負電圧Ｖｂｂレベルに設定し、一方、切換制御信号／φｎを外部電源電圧ＥＶレベルに設定する。

切換回路２５ｈは、切換制御信号φｐ２がＬレベルのとき導通し、昇圧電圧Ｖｐｐを伝達するＰチャネルＭＯＳトランジスタＰＴ１と、レベル変換回路からの切換制御信号／φｐがＬレベルのとき導通し、外部電源電圧ＥＶを伝達するＰチャネルＭＯＳトランジスタＰＴ２を含む。

切換回路２５ｉは、レベル変換回路２５ｅからの制御信号φｎがＨレベルとなると導通して接地電圧Ｖｓｓを伝達するＮチャネルＭＯＳトランジスタＮＴ１と、レベル変換回路２５ｅからの切換制御信号／φｎがＨレベルとなると導通して、負電圧Ｖｂｂを伝達するＮチャネルＭＯＳトランジスタＮＴ２を含む。次に、この図１４に示す電源制御回路２５の動作を、図１５に示す信号波形図を参照して説明する。

セルフリフレッシュモード（スリープモード）に入るとき、スリープモード開始指示信号ＳＬｉｎがワンショットパルスの形で活性化される。応じて、フリップフロップ２５ｃからの制御信号／φが接地電圧Ｖｓｓレベルから外部電源電圧ＥＶレベルに立上がり、また制御信号φが外部電源電圧ＥＶレベルから接地電圧Ｖｓｓレベルに低下する。レベル変換回路２５ｆは、この制御信号／φがＨレベルに立上がると、切換制御信号φｐを昇圧電圧Ｖｐｐレベルから接地電圧Ｖｓｓレベルに駆動する。また、レベル変換回路２５ｅは、このフリップフロップ２５ｃからの制御信号φの立下がりに応答して、切換制御信号φｎを外部電源電圧ＥＶレベルから負電圧Ｖｂｂレベルに立下げる。

応じて、切換回路２５ｈにおいては、ＭＯＳトランジスタＰＴ１がオン状態、ＭＯＳトランジスタＰＴ２がオフ状態となり、ウェル電圧φｗｎとして、昇圧電圧ＶｐｐがＰチャネルＭＯＳトランジスタＰＴ１を介して伝達される。昇圧電圧Ｖｐｐがウェル電圧φｗｎとして出力される場合においても、ＭＯＳトランジスタＰＴ２は、そのゲートおよびソースが同一電圧であり、オフ状態を維持する。

また、切換回路２５ｉにおいては、ＭＯＳトランジスタＮＴ１がオフ状態、ＭＯＳトランジスタＮＴ２がオン状態となり、負電圧Ｖｂｂがウェル電圧φｗｐとして出力される。この状態は、セルフリフレッシュモード（スリープモード）が維持されている間保持される。

セルフリフレッシュモードすなわちスリープモードが完了すると、スリープモード終了指示信号ＳＬｏｕｔがワンショットパルスの形でＨレベルに駆動され、フリップフロップ２５ｃからの制御信号φが外部電源電圧ＥＶレベル、制御信号／φが接地電圧Ｖｓｓレベルに変化する。応じて、レベル変換回路２５ｆにおいては、切換制御信号φｐが昇圧電圧Ｖｐｐレベルとなり、補の切換制御信号／φｐが接地電圧Ｖｓｓレベルとなる。したがって、切換回路２５ｈにおいては、ＭＯＳトランジスタＰＴ１がオフ状態、ＭＯＳトランジスタＰＴ２がオン状態となり、ウェル電圧φｗ２として、外部電源電圧ＥＶがＭＯＳトランジスタＰＴ２を介して出力される。この状態において、ＭＯＳトランジスタＰＴ１はソースおよびゲートが同一電圧であり、オフ状態を維持する。

レベル変換回路２５ｇは、制御信号φの立上がりに応答して切換制御信号φｎを負電圧Ｖｂｂから外部電源電圧ＥＶレベルに立上げ、補の切換制御信号／φｎを外部電源電圧ＥＶから負電圧Ｖｂｂレベルに立下げる。したがって、切換回路２５ｉにおいては、ＭＯＳトランジスタＮＴ１がオン状態、ＭＯＳトランジスタＮＴ２がオフ状態となり、ウェル電圧φｗｐとして接地電圧ＶｓｓがＭＯＳトランジスタＮＴ１を介して伝達される。このウェル電圧φｗｐが接地電圧レベルに設定された場合においても、ＭＯＳトランジスタＮＴ２は、そのゲートおよびソースが同一電圧であり、オフ状態を維持する。

ノーマルモード時には、ウェル電圧φｗｎが外部電源電圧ＥＶレベル、ウェル電位φｗｐが接地電圧Ｖｓｓレベルとなり、リークカット用ＭＯＳトランジスタＰＱｂおよびＮＱｄを低しきい値電圧ＭＯＳトランジスタとして動作させることができる。

なお、この図１４に示す電源制御回路の構成においても、ＤＲＡＭマクロおよびロジック回路それぞれ別々に電源制御回路が設けられてもよい。

また、ロジック回路において、この動作モードを制御するための信号ＳＬｉｎおよびＳＬｏｕｔを発生する回路は、外部に設けられたプロセサからの指示信号を受ける必要があり、常時動作する必要があるため、この回路部分に対しては、外部電源電圧が常時与えられる。

なお、変更例２および３をそれぞれ組合せ、制御信号の電圧レベルのレベル変換およびウェル電圧レベルの変換をセルフリフレッシュモード時行なうように構成してもよい。

以上のように、この発明の実施の形態１に従えば、スリープモード時メモリセルデータのリフレッシュ動作に関連する部分に対してのみ電源供給電圧を供給し、他の回路部分に対しては、電源供給電圧の供給停止（動作電流の供給停止）を行なうように構成しているため、アクセス時間の増大をもたらすことなくスタンバイ状態時における消費電流を低減することができる。

［実施の形態２］
図１６は、この発明の実施の形態２に従う半導体装置の全体の構成を概略的に示す図である。この図１６に示す半導体装置においては、半導体装置１０は、ＬＳＩチップ３０上に形成される。ＤＲＡＭマクロ１１を取囲むようにロジック回路１２が形成される。ＬＳＩチップ３０上のロジック回路１２外部に、ロジック回路１２に対する電源トランジスタ３１ａおよびＤＲＡＭマクロ１１のコラム系／周辺制御回路１４ｂに対する電源トランジスタ３１ｂが設けられる。これらの電源トランジスタ３１ａおよび３１ｂは、ＰチャネルＭＯＳトランジスタで構成され、電源制御回路２５からのセルフリフレッシュモード（スリープモード）指示信号ＳＲ１およびＳＲ２に従って選択的にオン状態となり、それぞれ外部電源電圧ＥＶ１およびＥＶ２をロジック回路１２およびコラム系／周辺制御回路１４ｂへ供給する。

ＤＲＡＭセルアレイ１３へは外部電源電圧ＥＶ３が常時、与えられ、リフレッシュ系回路１４ａには、常時、外部電源電圧ＥＶ４が与えられる。これらの外部電源電圧ＥＶ１−ＥＶ４は、それぞれの電源電圧レベルが互いに異なってもよく、いくつかの外部電源電圧が同じ電圧レベルであってもよい。

図１７は、ロジック回路１２およびコラム系／周辺制御回路１４ｂの電源構成を概略的に示す図である。図１７においては、これらのロジック回路１２およびコラム系／周辺制御回路１４ｂを内部回路３３で表わす。内部回路３３に対する電源線３２は、電源トランジスタ３１を介して外部電源電圧ＥＶを受ける。この内部回路３３の他方電源供給ノードは接地ノードであり、接地電圧Ｖｓｓを受ける。次に、この図１６および図１７に示す装置の動作を図１８に示す信号波形図を参照して説明する。

ロジック回路１２が動作し、かつＤＲＡＭマクロ１１へロジック回路１２がアクセスする通常動作モード時においては、セルフリフレッシュモード（スリープモード）指示信号ＳＲ（ＳＲ１およびＳＲ２）はＬレベルであり、電源トランジスタ３１ａおよび３１ｂはオン状態にある。この状態においては、ロジック回路１２には外部電源電圧ＥＶ１が与えられ、またコラム系／周辺制御回路１４ｂへは、外部電源電圧ＥＶ２が与えられる。ＤＲＡＭセルアレイ１３およびリフレッシュ系回路１４ａには、それぞれ外部電源電圧ＥＶ３およびＥＶ４が供給される。したがって、この半導体装置内の構成要素を低しきい値電圧ＭＯＳトランジスタで構成することにより、高速動作が実現される。

セルフリフレッシュモード（スリープモード）時においては、セルフリフレッシュモード（スリープモード）指示信号ＳＲ（ＳＲ１，ＳＲ２）が外部電源電圧レベルのＨレベルとなり、電源トランジスタ３１ａおよび３１ｂがオフ状態となる。この状態においては、ロジック回路１２およびコラム系／周辺制御回路１４ｂへの電源電圧の供給が停止され、これらへ与えられる動作電源電圧Ｖｃｃの電圧レベルは、接地電圧レベルに低下する。したがって、この状態においては、ロジック回路１２およびコラム系／周辺制御回路１４ｂにおいては、電流消費はほとんど生じない。

一方、リフレッシュ系回路１４ａおよびＤＲＡＭセルアレイ１３においては、このセルフリフレッシュモード時においては、所定の時間間隔でリフレッシュ動作が実行されるだけであり、その消費電流は少ない。セルフリフレッシュモード（スリープモード）から通常動作モードへの移行時において、ロジック回路１２およびコラム系／周辺制御回路１４ｂに対する動作電源電圧Ｖｃｃの電圧レベルが回復するまでに、ある時間が必要とされる。しかしながら、セルフリフレッシュモード（スリープモード）から通常動作モード時移行時においては、セルフリフレッシュモード（ノーマルモード）完了後半導体装置の内部動作開始するまで、ある時間をおくことが定められている（仕様値）。したがって、何らこれらのロジック回路１２およびコラム系／周辺制御回路１４ｂの電源電圧Ｖｃｃの回復にある時間を要しても、何ら高速動作性に悪影響を及ぼすことはない。

なお、この図１６に示す構成において、電源トランジスタ３１ａおよび３１ｂを設ける代わりに、外部のプロセサなどの制御の下に、外部電源電圧ＥＶ１およびＥＶ２自体の供給が停止されるように構成されてもよい。

なお、外部電源電圧ＥＶ３は、たとえば、２．５Ｖであり、昇圧電圧Ｖｐｐおよび負電圧Ｖｂｂを生成するために使用されまたセンスアンプの電源電圧としても利用される。外部電源電圧ＥＶ１、ＥＶ２およびＥＶ４は、たとえば１．５Ｖである。ロジック回路１２において、その信号入出力部においては、２．５Ｖの電圧が動作電源電圧として印加される。なお、この図１６に示す構成においては、ロジック回路１２に対するこの２つの電源電圧を１つの外部電源電圧ＥＶ１で表わす。

［変更例１］
図１９は、この発明の実施の形態２の変更例１の構成を概略的に示す図である。この図１９に示す構成においては、ＤＲＡＭセルアレイ１３およびリフレッシュ系回路１４ａに対し、電源制御回路３５からの活性化制御信号ＲＡＣＴに応答してその状態（インピーダンス）が切換えられる電源回路３６が設けられる。他の構成は、図１６に示す構成と同じである。

電源制御回路３５は、ＳＲ制御回路２０の制御の下に、セルフリフレッシュモード時、実際にリフレッシュ動作が行なわれるとき、制御信号ＲＡＣＴ０をＨレベルの活性状態に駆動する。電源回路３６は、この活性制御信号ＲＡＣＴ０がＨレベルとなると、低インピーダンス状態となる。通常動作モード時においては、この電源回路３６は、低インピーダンス状態を維持する。

図２０は、図１９に示す電源回路３６の構成を概略的に示す図である。図２０において、電源回路３６は、制御信号ＺＲＡＣＴ０がＬレベルのとき導通し、主電源線１ｄとサブ電源線３ｄとを接続するＰチャネルＭＯＳトランジスタＰＱｄと、制御信号ＲＡＣＴがＨレベルのとき導通し、主接地線２ｄをサブ接地線４ｄに接続するＮチャネルＭＯＳトランジスタＮＱｄを含む。

リフレッシュ系回路１４ａは、スタンバイ状態時における入力信号ＩＮの論理に応じて電源ノードの接続先が定められる。図２０においても、このリフレッシュ系回路１４ａとして、５段のインバータＩＶ１−ＩＶ５を代表的に示す。リークカット用ＭＯＳトランジスタＰＱｄおよびＮＱｄのしきい値電圧は、Ｌ−ＶｔｈＭＯＳトランジスタＰＴおよびＮＴに比べて比較的高くされる。次に、この図１９および２０に示す構成の動作を図２１に示す信号波形図を参照して説明する。

通常動作モード時においては、制御信号ＲＡＣＴ０はＨレベル、制御信号ＺＲＡＣＴ０はＬレベルである。リークカット用ＭＯＳトランジスタＰＱｄおよびＮＱｄはともにオン状態にあり、サブ電源線３ｄおよびサブ接地線４ｄはそれぞれ主電源線１ｄおよび主接地線２ｅに接続される。この状態においては、リフレッシュ系回路１４ａは、電源が低インピーダンス状態にあり、高速動作する。

セルフリフレッシュモードに入ると、制御信号ＲＡＣＴ０がＬレベル、制御信号ＺＲＡＣＴ０がＨレベルとなる。このセルフリフレッシュモード時においては、ＳＲ制御回路２０の制御の下に所定の周期でリフレッシュ動作が実行される。このリフレッシュ動作時、制御信号ＲＡＣＴ０がＨレベル制御信号ＺＲＡＣＴ０がＨレベルとなり、リークカット用ＭＯＳトランジスタＰＱｄおよびＮＱｄがともにオン状態となる。したがって、リフレッシュ動作時においては、安定に電流が供給されて、リフレッシュ動作を行なうことができる。リフレッシュ周期でアクティブサイクルおよびスタンバイサイクルがリフレッシュ系回路１４ａにおいて実行され、そのアクティブサイクル時においては、電源回路３６のインピーダンスが低くされる。これにより、スタンバイ状態時における消費電流をより低減することができる。コラム系／周辺制御回路１４ｂおよびロジック回路１２の電源回路は、先の図１６に示す構成の場合と同様である。

図２２は、図１９に示す電源制御回路３５の構成の一例を示す図である。図２２において、電源制御回路３５は、セルフリフレッシュモード指示信号ＳＲを受けるインバータ３５ａとインバータ３５ａの出力信号とアレイ活性化指示信号ＡＣＴを受けて制御信号ＲＡＣＴ０を生成するＯＲ回路３５ｂを含む。セルフリフレッシュモード指示信号ＳＲは、セルフリフレッシュモード時Ｈレベルとなる。アレイ活性化指示信号ＡＣＴは、ロウ系回路２１が動作状態の間Ｈレベルとなる。したがって、この制御信号ＲＡＣＴ０は通常動作モード時、常時、Ｈレベルとなり、セルフリフレッシュモード時、アレイ活性化信号ＡＣＴに従ってＨレベルとなる。

なお、図１９に示す構成においては、ＳＲ制御回路２０およびロウ系回路２１に対する電源がともに制御されている。しかしながら、ＳＲ制御回路２０においては、リフレッシュ周期を決定するタイマを含んでおり、このタイマの動作を安定化するため、ＳＲ制御回路２０へは常時電源電圧を印加し、ロウ系回路２１に対してのみ図２０に示すような階層電源構成が利用されてもよい。

［変更例２］
図２３は、この発明の実施の形態２の変更例２の構成を概略的に示す図である。この図２３に示す構成においては、コラム系／周辺制御回路１４ｂに対し、外部電源電圧ＥＶ２を降圧する内部降圧回路が設けられる。すなわち、コラム系／周辺制御回路１４ｂに対する電源回路として、内部電源電圧と所定電圧とを比較する比較器３９と、比較器３９の出力信号に従って外部電源電圧ＥＶ２を受ける電源ノードからコラム系／周辺制御回路１４ｂへの電源線に電流を供給するＰチャネルＭＯＳトランジスタ３１ｃと、セルフリフレッシュモード（スリープモード）指示信号ＳＲ２がＬレベルのとき導通し、基準電圧Ｖｒｅｆを選択して所定電圧として比較器３９へ与えるＰチャネルＭＯＳトランジスタ３７と、セルフリフレッシュモード（スリープモード）指示信号ＳＲ２がＨレベルのとき導通し接地電圧Ｖｓｓを所定電圧として比較器３９へ伝達するＮチャネルＭＯＳトランジスタ３８を含む。他の構成は、図１６に示す構成と同じである。

この図２３に示す構成においては、通常動作モード時において、セルフリフレッシュモード（スリープモード）指示信号ＳＲ（ＳＲ１，ＳＲ２）がＬレベルであり、ＮチャネルＭＯＳトランジスタ３８がオフ状態、ＰチャネルＭＯＳトランジスタ３７がオン状態となり、基準電圧Ｖｒｅｆが比較器３９へ与えられる。したがって、比較器３９およびＰチャネルＭＯＳトランジスタ３１ｃのフィードバックループが、基準電圧Ｖｒｅｆとほぼ実質的に電圧レベルが等しくなる内部電源電圧を生成してコラム系／周辺制御回路１４ｂへ与える。

一方、セルフリフレッシュ（スリープ）モード時においては、ＭＯＳトランジスタ３７がオフ状態、ＭＯＳトランジスタ３８がオン状態となり、接地電圧が比較器３９へ与えられる。したがって、比較器３９は、接地電圧レベルにコラム系／周辺制御回路１４ｂの内部電源電圧を設定する。なお、この比較器３９は外部電源電圧ＥＶ２に従って動作する。

また図２３に示す構成においては、電源制御回路２５が、ロジック回路１２に対する電源電圧およびコラム系／周辺制御回路１４ｂに対する内部降圧回路の動作制御を行なう信号ＳＲ２およびＳＲ１を生成してる。しかしながら、このコラム系／周辺制御回路１４ｂに対する内部降圧回路の動作制御用の信号ＳＲ２を発生する回路とロジック回路１２に対する電源トランジスタの動作を制御する信号ＳＲ１を発生する電源制御回路はそれぞれ別々に設けられてもよい。

コラム系／周辺制御回路１４ｂにおいては、セルフリフレッシュモード時においては、接地電圧レベルに内部電源電圧が設定されるため、電流消費は生じない。単に比較器３９の比較動作により、電流が消費されるだけである。基準電圧Ｖｒｅｆは、外部電源電圧ＥＶ２から生成されるが、この基準電圧発生回路は、大きな電流駆動能力が要求されないため、その消費電流は十分小さい。

以上のように、この発明の実施の形態２に従えば、セルフリフレッシュモード（スリープモード）時においては、回路動作を停止する部分への電源供給を遮断するように構成しているため、セルフリフレッシュモード（スリープモード）時における消費電流を大幅に低減することができる。また、通常動作モード時には、常時外部からの電源電圧が供給されるため、低しきい値電圧ＭＯＳトランジスタにより高速動作が実現される。

［実施の形態３］
図２４は、この発明の実施の形態３の半導体装置の構成を概略的に示す図である。図２４においては、ロジック回路１２に対し基板バイアス電圧を発生するウェル電位発生回路５１ａが設けられ、またＤＲＡＭマクロ１１のコラム系／周辺制御回路１４ｂに対し基板バイアス電圧を発生するウェル電位発生回路５１ｂが設けられる。これらのウェル電位発生回路５１ａおよび５１ｂは対応の回路の基本領域へバイアス電圧を印加し、ウェル電位制御回路５５からのウェル電位制御信号ＳＲ１，ＳＲ２およびＺＳＲ１，ＺＳＲ２によりその発生電位が切換えられる。

ＤＲＡＭセルアレイ１３およびリフレッシュ系回路１４ａのＮウェル領域へは、常時、外部電源電圧ＥＶ３およびＥＶ４がそれぞれＮウェル電圧として供給される。Ｐウェル領域には、図示しない接地電圧がまたこれらのＤＲＡＭセルアレイ１３およびリフレッシュ系回路１４ｂに与えられる。ここで、ＤＲＡＭセルアレイ１３のＰウェル（基板領域）へ、負電圧Ｖｂｂが基板バイアス電圧として与えられてもよい。

図２５は、図２４に示すウェル電位発生回路５１ａおよび５１ｂの構成を概略的に示す図である。これらのウェル電位発生回路５１ａおよび５１ｂは、同じ回路構成を有するため、図２５において１つのウェル電位発生回路５１を代表的に示す。

図２５においては、ＰチャネルＭＯＳトランジスタが形成されるＮウェル（基板領域）に印加される電圧ＶＳＮを発生する部分の構成を示す。図２５において、ウェル電位発生回路５１は、外部電源電圧ＥＶから、この外部電源電圧ＥＶよりも高い昇圧電圧Ｖｐｐを発生するＶｐｐ発生回路５７と、制御信号ＳＲＰがＬレベルのとき導通し、外部電源電圧ＥＶを通過させるＰチャネルＭＯＳトランジスタ５６ａと、制御信号ＺＳＲＰがＬレベルのとき導通し、Ｖｐｐ発生回路５７からの昇圧電圧Ｖｐｐを通過させるＰチャネルＭＯＳトランジスタ５６ｂを含む。これらのＭＯＳトランジスタ５６ａおよび５６ｂからの電圧がウェル電圧ＶＳＮとして対応の回路に形成されたＰチャネルＭＯＳトランジスタのウェル領域（基板領域）へ与えられる。制御信号ＳＲＰは、外部電源電圧ＥＶと接地電圧Ｖｓｓの電圧レベルの間で変化し、制御信号ＺＳＲＰは、接地電圧Ｖｓｓと昇圧電圧Ｖｐｐの間で変化する。

図２６は、図２４に示すウェル電位発生回路５１の、対応の回路内のＮチャネルＭＯＳトランジスタが形成されるＰウェル（基板領域）へ印加されるウェル電位ＶＳＰを発生する部分の構成を概略的に示す図である。図２６において、ウェル電位発生回路５１は、外部電源電圧ＥＶから負電圧Ｖｂｂを発生するＶｂｂ発生回路５８と、制御信号ＺＳＲＮがＨレベルのとき導通し、接地電圧Ｖｓｓを通過させるＰチャネルＭＯＳトランジスタ５６ｃと、制御信号ＳＲＮがＨレベルのとき導通し、Ｖｂｂ発生回路５８からの負電圧Ｖｂｂを通過させるＮチャネルＭＯＳトランジスタ５６ｄを含む。これらのＭＯＳトランジスタ５６ｃおよび５６ｄから与えられる電圧ＶＳＰが、基板バイアス電圧として対応の回路内のＮチャネルＭＯＳトランジスタが形成されるＰウェル（基板領域）へ与えられる。制御信号ＳＲＮおよびＺＳＲＮは、電源電圧ＥＶと負電圧Ｖｂｂの間で変化する。

セルフリフレッシュモード時においては、制御信号ＺＳＲＰが接地電圧Ｖｓｓレベル、制御信号ＳＲＰが昇圧電圧Ｖｐｐレベルとなり、ＭＯＳトランジスタ５６ｂがオン状態、ＭＯＳトランジスタ５６ａがオフ状態となり、Ｎウェルへ、昇圧電圧Ｖｐｐが印加される。したがって、ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値が大きくなり、リーク電流が抑制される。

また図２６に示すように、セルフリフレッシュモード時において、制御信号ＳＲＮが外部電源電圧ＥＶレベル、制御信号ＺＳＲＮが負電圧Ｖｂｂレベルとなり、ＭＯＳトランジスタ５６ｄがオン状態、ＭＯＳトランジスタ５６ｃがオフ状態となり、Ｐウェル電位ＶＳＰは、負電圧Ｖｂｂレベルとなる。したがって、セルフリフレッシュモード時ＮチャネルＭＯＳトランジスタの基板バイアスが深くなり、そのしきい値電圧が大きくなり、リーク電流が低減される。

通常動作モード時においては制御信号ＳＲＰが接地電圧Ｖｓｓレベル、制御信号ＺＳＲＰが昇圧電圧Ｖｐｐレベルとなり、ＭＯＳトランジスタ５６ａがオン状態、ＭＯＳトランジスタ５６ｂがオフ状態となり、Ｎウェルの電位ＶＳＮは外部電源電圧ＥＶレベルとなる。

同様、図２６において、制御信号ＳＲＮが負電圧Ｖｂｂレベル、制御信号ＺＳＲＮが外部電源電圧ＥＶレベルとなり、ＭＯＳトランジスタ５６ｄがオフ状態、ＭＯＳトランジスタ５６ｃがオン状態となり、Ｐウェル電位ＶＳＰは、接地電圧Ｖｓｓレベルとなる。これにより、低しきい値電圧ＭＯＳトランジスタが実現され高速動作が実現される。

なお、この図２５から図２６に示すウェル電位発生回路５１に対し制御信号を発生する部分の構成は、図１４に示す構成を利用することができる。また、電源回路も同様セルフリフレッシュモード（スリープモード）と通常モード（ノーマルモード）において電源のオン／オフまたはインピーダンスの調整が実行される（実施の形態１または２を利用）。なお、外部電源電圧をセルフリフレッシュモード（スリープモード）時に遮断する場合、特に、このウェル電位を制御する必要はない（リーク経路は存在しないため）。

以上のように、この発明の実施の形態３に従えば、セルフリフレッシュモード（スリープモード）時において、回路動作が停止される回路部分のウェル（基板領域）電位の絶対値を大きくしているため、回路内の構成要素の低しきい値電圧のＭＯＳトランジスタのしきい値電圧の絶対値を大きくすることができ、オフリーク電流を低減することができ、消費電流を低減することができる。

［実施の形態４］
図２７は、この発明の実施の形態４に従う半導体装置の全体の構成を概略的に示す図である。図２７に示す構成においては、ＤＲＡＭセルアレイ１３へは外部電源電圧ＥＶ３が与えられ、またリフレッシュ系回路１４ａには、外部電源電圧ＥＶ４が与えられる。ロジック回路１２へは、制御信号ＳＲ１に応答する電源トランジスタ３１ａを介して外部電源電圧ＥＶ１が動作電源電圧として与えられる。コラム系／周辺制御回路１４ｂへは、制御信号ＳＲ２に応答する電源トランジスタ３１ｂを介して外部電源電圧ＥＶ２が動作電源電圧として与えられる。

ＤＲＡＭマクロ１１においては、さらに、このリフレッシュ系回路１４ａおよびＤＲＡＭセルアレイ１３のウェル電圧（基板領域の電圧）ＶｓｕｂｒおよびＶｓｕｂｍの電圧レベルを制御するウェル電源回路６０が設けられる。他の構成は、図６に示す構成と同じであり、対応する部分には同一参照番号を付す。また電源制御回路２５が、制御信号ＳＲ１およびＳＲ２をともに生成しているが、この電源制御回路２５は、電源トランジスタ３１ａおよび３１ｂそれぞれに対応して別々に設けられてもよい。

ウェル電源回路６０の具体的構成は、たとえば図１４に示す構成と同じであり、リフレッシュ系回路１４ａに含まれるＳＲ制御回路２０からのセルフリフレッシュモード指示信号ＳＲに従って各回路基板領域へ印加されるウェル電圧ＶｓｕｂｒおよびＶｓｕｂｍの絶対値を大きくする。図１４の回路においてウェル電圧φｗｎおよびφｗｐをそれぞれＮウェル電位ＶＳＮおよびＰウェル電位ＶＳＰに変更することにより、この図２７に示すウェル電源回路６０の構成が実現される。ＤＲＡＭセルアレイ１３およびリフレッシュ系回路１４ａそれぞれのウェル電圧ＶｓｕｂｒおよびＶｓｕｂｍの絶対値は、それぞれの回路特性に応じて適当な値に設定される。

［変更例］
図２８は、図２７に示すウェル電源回路６０の変更例の構成を示す図である。この図２８に示すウェル電源回路は、ＤＲＡＭセルアレイ１３のたとえばメモリセルが形成されるＰウェルの電圧ＶＳＰを調整する。

図２８において、ＤＲＡＭセルアレイ１３に対するウェル電源回路６０は、外部電源電圧ＥＶ３に従って昇圧電圧Ｖｐｐを発生するＶｐｐ発生回路６０ａと、外部電源電圧ＥＶ３を一方動作電源電圧として受けて動作し、接地電圧よりも低い負電圧Ｖｂｂ１を発生するＶｂｂ１発生回路６０ｂと、外部電源電圧ＥＶ３を動作電源電圧として受けて動作し、負電圧Ｖｂｂ１よりも絶対値の小さな負電圧Ｖｂｂ２を発生するＶｂｂ２発生回路６０ｃと、昇圧電圧Ｖｐｐおよび接地電圧Ｖｓｓを両動作電源電圧として受けて動作し、セルフリフレッシュモード指示信号ＳＲ３の電圧レベルを変換して制御信号φｐおよび／φｐを生成するレベル変換回路６０ｄと、外部電源電圧ＥＶ３と負電圧Ｖｂｂ１を両動作電源電圧として動作し、セルフリフレッシュモード指示信号ＳＲ３のレベルを変換して切換制御信号φｎおよび／φｎを生成するレベル変換回路６０ｅと、レベル変換回路６０ｄからの切換制御信号φｐおよび／φｐに従って外部電源電圧ＥＶ３および昇圧電圧Ｖｐｐの一方を選択してＮウェルへ印加されるＮウェル電圧ＶＳＮを生成する切換回路６０ｆと、レベル変換回路６０ｅからの切換制御信号φｎおよび／φｎに従って負電圧Ｖｂｂ１およびＶｂｂ２の一方を選択してＰウェルへ印加されるＰウェル電圧ＶＳＰを生成する切換回路６０ｇを含む。

切換回路６０ｆは、切換制御信号φｐがＬレベルのとき導通し、昇圧電圧Ｖｐｐを伝達するＰチャネルＭＯＳトランジスタＰＴ３と、切換制御信号／φｐがＬレベルのとき導通し外部電源電圧ＥＶ３を伝達するＰチャネルＭＯＳトランジスタＰＴ４を含む。ＭＯＳトランジスタＰＴ３およびＰＴ４の一方により、Ｎウェル電圧ＶＳＮが生成される。

切換回路６０ｇは、切換制御信号φｎがＨレベルのとき導通し、負電圧Ｖｂｂ２を伝達するＮチャネルＭＯＳトランジスタＮＴ３と、切換制御信号／φｎがＨレベルのとき導通し、負電圧Ｖｂｂ１を伝達するＮチャネルＭＯＳトランジスタＮＴ４を含む。これらのＭＯＳトランジスタＮＴ３およびＮＴ４が伝達する電圧がＰウェル電圧ＶＳＰとなる。

なお、Ｖｐｐ発生回路６０ａ、Ｖｂｂ１発生回路６０ｂおよびＶｂｂ２発生回路６０ｃは、それぞれキャパシタのチャージポンプ動作を利用する回路により所望電圧を生成する。次に、この図２８に示す回路の動作を図２９に示す信号波形図を参照して説明する。

セルフリフレッシュモード時において、セルフリフレッシュモード指示信号ＳＲ３がＨレベルとなり、切換制御信号φｐがＬレベル、切換制御信号／φｐがＨレベルとなる。したがって、切換回路６０ｆにおいてＭＯＳトランジスタＰＴ３がオン状態、ＭＯＳトランジスタＰＴ４がオフ状態となり、Ｎウェル電圧ＶＳＮは昇圧電圧Ｖｐｐレベルとなる。一方レベル変換回路６０ｅは、このセルフリフレッシュモード指示信号ＳＲ３の立上がりに応答して切換制御信号φｎを負電圧Ｖｂｂ１レベルのＬレベル、切換制御信号φｎを外部電源電圧ＥＶ３のＨレベルに設定する。したがって、切換回路６０ｇにおいては、ＭＯＳトランジスタＮＴ３がオフ状態、ＭＯＳトランジスタＮＴ４がオン状態となり、Ｐウェル電圧ＶＳＰとして負電圧Ｖｂｂ１が伝達される。ＭＯＳトランジスタＮＴ３はゲート電圧が負電圧Ｖｂｂ１レベルであり、そのソース電位がＰウェル電圧ＶＳＰと同じ電圧レベルであり、オフ状態を維持する。

通常動作モード時（ノーマルモード時）においては、セルフリフレッシュモード指示信号ＳＲ３がＬレベルとなり、切換制御信号φｐが昇圧電圧ＶｐｐレベルのＨレベル、切換制御信号／φｐが接地電圧レベルのＬレベルとなり、Ｎウェル電圧ＶＳＮは、切換回路６０ｆのオン状態のＭＯＳトランジスタＰＴ４により外部電源電圧ＥＶ３の電圧レベルになる。

一方、レベル変換回路６０ｅは切換制御信号φｎを外部電源電圧ＥＶ３のＨレベル、切換制御信号／φｎを負電圧Ｖｂｂ１レベルのＬレベルに設定する。したがって、切換回路６０ｇにおいて、ＭＯＳトランジスタＮＴ３がオン状態、ＭＯＳトランジスタＮＴ４がオフ状態となり、Ｐウェル電圧ＶＳＰとして、負電圧Ｖｂｂ２が伝達される。したがって、セルフリフレッシュモード時、Ｎウェル電圧ＶＳＮおよびＰウェル電圧ＶＳＰは、通常動作モード時よりもその絶対値が大きくされており、より深いバイアス状態となり、アレイおよび回路内のＭＯＳトランジスタのオフリーク電流を低減する。

［リフレッシュ系回路の構成］
図３０は、図２７に示すリフレッシュ系回路の構成を概略的に示す図である。セルフリフレッシュモード時においては通常動作モード時とウェル電位が異なることにより、ＭＯＳトランジスタのしきい値電圧およびドレイン電流が変化し、応じて回路性能が変化する。したがって、通常動作モード時と同じタイミングでロウ系回路を動作させた場合、メモリセルデータのリフレッシュを正確に行なうことができなくなることが考えられる。このウェル電位変化を補正する機能を、図３０および図３１に示すリフレッシュ系回路は備える。

図３０においては、リフレッシュ系回路１４ａに含まれるＳＲ制御回路２０の構成を概略的に示す。図３０において、ＳＲ制御回路２０は、外部から与えられる動作モード指示信号（コマンド）ＣＭＤに従ってセルフリフレッシュモードが指定されたことを検出するセルフリフレッシュモード検出回路２０ａと、セルフリフレッシュモード検出回路２０ａからのセルフリフレッシュモード検出信号に応答して起動され、所定の時間間隔でリフレッシュ要求信号φｒｅｆを発生するタイマ２０ｂと、タイマ２０ｂからのリフレッシュ要求信号φｒｅｆに従って所定の時間幅を有するワンショットのアレイ活性化信号ＲＡＣＴ（ＡＣＴ）を発生するセルフリフレッシュ設定回路２０ｃと、セルフリフレッシュモード時起動され、このセルフリフレッシュ設定回路２０ｃからのアレイ活性化信号ＲＡＣＴ（ＡＣＴ）の非活性化に応答して、そのカウント値を１増分してリフレッシュ行を示すリフレッシュアドレスＲＦＡＤを出力するアドレスカウンタ２０ｄと、セルフリフレッシュモード検出回路２０ａからのセルフリフレッシュモード検出信号に応答して、外部からのアクセス動作（列選択動作）を禁止する外部アクセス禁止回路２０ｅを含む。

この図３０に示すＳＲ制御回路２０へは、図２７に示す外部電源電圧ＥＶ４が常時与えられ、また構成要素のＭＯＳトランジスタのウェル電圧が図２７に示すウェル電源回路６０の制御の下に制御される。したがって、セルフリフレッシュモード時において、ＭＯＳトランジスタのしきい値電圧の絶対値が変化した場合、タイマ２０ｂの出力するリフレッシュ要求信号φＲＥＦの周期およびセルフリフレッシュ設定回路２０ｃからのアレイ活性化信号ＲＡＣＴ（図２２の信号ＡＣＴに対応）の活性化期間が変化する。しかしながら、このセルフリフレッシュモード時に設定されるウェル電位に応じて予めタイマ２０ｂおよびセルフリフレッシュ設定回路２０ｃの動作パラメータを設定することにより、所定の周期でセルフリフレッシュ要求信号φｒｅｆを生成し、かつ一定のたとえば７００ｎｓの時間幅を有するアレイ活性化信号ＲＡＣＴを発生することができる。この図３０に示すＳＲ制御回路２０は、セルフリフレッシュモードが設定されたときに動作し、通常動作モード時には動作しないため、通常動作モード時におけるアクセス動作に何ら影響は及ぼさない。

図３１は、図２７に示すロウ系回路２１の構成を概略的に示す図である。図３１において、ロウ系回路２１は、セルフリフレッシュモード時、図３０に示すセルフリフレッシュ設定回路２０ｃからのアレイ活性化信号ＲＡＣＴの活性化に応答してロウデコーダ活性化信号ＲＤＥを発生するロウデコーダ活性化回路２１ａと、ロウデコーダ活性化回路２１ａからのロウデコーダ活性化信号ＲＤＥの活性化に応答して所定期間経過後ワード線ドライブ信号ＭＲＸを発生するワード線ドライブ活性化回路２１ｂと、ワード線ドライブ活性化回路２１ｂからのワード線ドライブ信号ＭＲＸの活性化に応答して所定期間経過後センスアンプ活性化信号ＭＳＡＥを活性化するセンスアンプ活性化回路２１ｃと、セルフリフレッシュモード指示信号ＳＲ３によりその遅延時間が変更され、ワード線ドライブ活性化回路２１ｂからのワード線ドライブ信号ＭＲＸを設定された時間遅延してワード線ドライブ信号ＲＸを生成する可変遅延回路２１ｅと、セルフリフレッシュモード指示信号ＳＲ３によりその遅延時間が調整され、センスアンプ活性化回路２１ｃからのセンスアンプ活性化信号ＭＳＡＥに従ってセンスアンプ活性化信号ＳＡＥを生成する可変遅延回路２１ｆと、可変遅延回路２１ｆからのセンスアンプ活性化信号ＳＡＥの非活性化に応答してビット線プリチャージ／イコライズ指示信号ＢＰＥを活性化するビット線プリチャージ／イコライズ活性化回路２１ｄを含む。

これらのワード線ドライブ活性化回路２１ｂ、センスアンプ活性化回路２１ｃおよびプリチャージ／イコライズ活性化回路２１ｄはアレイ活性化信号ＲＡＣＴの非活性化に応答してそれぞれ所定のタイミングで対応の信号ＭＲＸ、ＭＳＡＥ、およびＢＰＥを非活性化する。

可変遅延回路２１ｅおよび２１ｆは、セルフリフレッシュモード指示信号ＳＲ３が活性状態にありセルフリフレッシュモード時には、その遅延時間を長くし、通常動作モード時には、その遅延時間は短くされる。

ロウ系回路２１は、さらに、ロウデコーダ活性化回路２１ａからのロウデコーダ活性化信号ＲＤＥの活性化に応答して活性化され、図３０に示すアドレスカウンタ２０ｄからのリフレッシュアドレスＲＦＡＤをデコードするロウデコーダ２１ｇと、ロウデコーダ２１ｇからのデコード信号と可変遅延回路２１ｅからのワード線ドライブ信号ＲＸとに従ってアドレス指定された行に対応するワード線ＷＬを選択状態へ駆動するワード線ドライバ２１ｈと、ＤＲＡＭセルアレイ１３の各列（ビット線対）ＢＬＰにそれぞれ対応して設けられ、ビット線プリチャージ／イコライズ指示信号ＢＰＥに従ってビット線対ＢＬＰの電位を所定の電圧レベルにプリチャージしかつイコライズするビット線プリチャージ／イコライズ回路２１ｊと、センスアンプ活性化信号ＳＡＥの活性化時活性化され、ＤＲＡＭセルアレイ１３のビット線対ＢＬＰへの電位を差動増幅するセンスアンプ回路２１ｉを含む。

このＤＲＡＭセルアレイ１３に対して設けられるセンスアンプ回路２１ｉは図２７に示す外部電源電圧ＥＶ３を動作電源電圧として消費し、ビット線プリチャージ／イコライズ回路２１ｊは、このＤＲＡＭセルアレイ１３に与えられる外部電源電圧ＥＶ３から生成される中間電圧レベルに、ビット線対ＢＬＰをプリチャージしかつイコライズする。この図３１に示す残りのロウ系回路要素は、図２７に示す外部電源電圧ＥＶ４を動作電源電圧として受けて動作する。

次に、この図３０および図３１に示すリフレッシュ系回路１４ａの動作を図３２に示す信号波形図を参照して説明する。

セルフリフレッシュモード時においては、セルフリフレッシュモード指示信号ＳＲ３がＨレベルの活性状態となる。このセルフリフレッシュモード指示信号ＳＲ３は、図３０に示すセルフリフレッシュモード検出回路２０ａにより生成される。外部アクセス禁止回路２０ｅは、このセルフリフレッシュモード指示信号ＳＲ３の活性化時、外部アクセス（外部からのアクセスコマンドの受付）を禁止する。

このセルフリフレッシュモード時において、所定の時間が経過すると、所定の周期でタイマ２０ｂがリフレッシュ要求信号φｒｅｆを発生する。セルフリフレッシュ設定回路２０ｃは、リフレッシュ要求信号φｒｅｆが発生（活性化）されると、所定の時間幅を有するワンショットのパルス信号をアレイ活性化信号ＲＡＣＴとして出力する。

このアレイ活性化信号ＲＡＣＴの活性化に従って、図３１に示すロウデコーダ活性化回路２１ａがロウデコーダ活性化信号ＲＤＥを活性化する。ロウデコーダ２１ｇへは、図３０に示すアドレスカウンタ２０ｄからのリフレッシュアドレスＲＡＦＤが図示しないマルチプレクサを介して与えられており、ロウデコーダ２１ｇがこのリフレッシュアドレスＲＦＡＤをデコードする。このデコード動作と並行して、プリチャージ／イコライズ活性化回路２１ｄは、ビット線プリチャージ／イコライズ指示信号ＢＰＥを非活性状態のＬレベルとし、図３１に示すビット線プリチャージ／イコライズ回路２１ｊがビット線対のプリチャージ／イコライズ動作を停止する。ロウデコーダ活性化信号ＲＤＥが活性化されると、所定時間経過後、ワード線ドライブ活性化回路２１ｂからのワード線ドライブ信号ＭＲＸが活性状態へ駆動される。可変遅延回路２１ｅは、セルフリフレッシュモード時、その遅延時間が長くされており、ワード線ドライブ活性化回路２１ｂからのワード線ドライブ信号ＭＲＸを所定時間遅延してワード線ドライブ信号ＲＸを活性状態へ駆動する。したがって、ロウデコーダ２１ｇは、ＭＯＳトランジスタのしきい値電圧の絶対値が大きくなったため、そのデコード時間が長くなった場合においても、確実に、ワード線ドライバ２１ｈに対し、ワード線ドライブ信号ＲＸを与え、ロウデコーダ２１ｇからのデコード信号が確定状態となった後にワード線の活性化を行なうことができる。

ワード線ドライブ信号ＲＸの活性化に従って選択ワード線ＷＬの電圧レベルが上昇すると、ビット線対ＢＬＰにメモリセルＭＣのデータが読出される。図３２においては、Ｈレベルデータがビット線対ＢＬＰに読出されたときのビット線対ＢＬＰの信号波形を示す。セルフリフレッシュモード時、メモリセルの基板領域も、そのバイアスが深くされており、メモリセルトランジスタのしきい値電圧は大きくなっている。したがって、セルフリフレッシュモード時、ビット線対ＢＬＰに現われる電位変化は通常動作モード時よりもゆるやかである。しかしながら、センスアンプ活性化回路２１ｃが、センスアンプ活性化信号ＭＳＡＥを活性化しても、可変遅延回路２１ｆがセンスアンプ活性化信号ＦＡＥの活性化タイミングを遅らせている（図３２において矢印で示す）。したがって、ビット線対ＢＬＰの電位が十分に拡大した後に、センスアンプ回路２１ｉが活性化されてセンス動作を行なう。これにより、メモリセルデータのリフレッシュが確実に実行される。

所定時間が経過すると、図３０に示すセルフリフレッシュ設定回路２０ｃからのアレイ活性化信号ＲＡＣＴが非活性状態へ駆動される。このアレイ活性化信号ＲＡＣＴの非活性化に応答してアドレスカウンタ２０ｄが、そのリフレッシュアドレスＲＦＡＤのアドレス値を１増分する。この非活性化に応答してロウデコーダ活性化回路２１ａからのロウデコーダ活性化信号ＲＤＥが非活性状態へ駆動され、ロウデコーダ２１ｇが非活性状態となり、デコード動作を完了する。このデコード動作完了時においても、ロウデコーダ２１ｇの内部ノードのプリチャージ時間が遅れることが考えられる（セルフリフレッシュモード時）。しかしながら、この場合においても、可変遅延回路２１ｅからのワード線ドライブ信号ＲＸは、その非活性化が遅らされており、ロウデコーダ２１ｇの非活性化に従って選択ワード線を個別に非選択状態へ駆動することができる。

また、センスアンプ活性化信号ＳＡＥも、この可変遅延回路２１ｆにより、ワード線ＷＬ（ワード線ドライブ信号ＲＸ）が非活性状態となった後に非活性化され、センス動作を完了する。このセンス動作が完了した後、センスアンプ活性化信号ＳＡＥの非活性化に応答して図３１に示すプリチャージ／イコライズ活性化回路２１ｄがビット線プリチャージ／イコライズ指示信号ＢＰＥを活性状態へ駆動する。したがって、この状態においてセンスアンプ回路の動作が遅い場合においても、確実に、センスアンプ回路のセンス動作が完了した後に、ビット線対ＢＬＰのプリチャージ／イコライズ動作を行なうことができる。

なお、図３２において信号波形内において右向き矢印で示すのは、信号が可変遅延回路２１ｅおよび２１ｆによりその変化タイミングが遅れることを示す。

図３３は、図３１に示す可変遅延回路２１ｅおよび２１ｆの構成の一例を示す図である。可変遅延回路２１ｅおよび２１ｆは同じ構成を有し、その遅延時間が異なるだけであり、図３３においては、センスアンプ活性化信号ＳＡＥに対して設けられた可変遅延回路２１ｆを示す。図３３において、可変遅延回路２１ｆは、センスアンプ活性化回路２１ｃからのセンスアンプ活性化信号ＭＳＡＥを所定時間遅延する遅延回路６１ａと、セルフリフレッシュモード指示信号ＳＲ３の活性化時導通し、遅延回路６１ａの出力信号を通過させるＣＭＯＳトランスミッションゲート６１ｂと、セルフリフレッシュモード指示信号ＳＲ３の非活性化時導通し、センスアンプ活性化回路２１ｃからのセンスアンプ活性化信号ＭＳＡＥを通過させるＣＭＯＳトランスミッションゲート６１ｃを含む。

これらのＣＭＯＳトランスミッションゲート６１ｂおよび６１ｃから、センスアンプ回路へ与えられるセンスアンプ活性化信号ＳＡＥが出力される。遅延回路６１ａは、たとえば偶数段のインバータで構成され、その遅延時間は予め定められる。

この図３３に示す可変遅延回路２１ｆと同様の構成を、図３１に示す可変遅延回路２１ｅが有している（実際の遅延時間が異なる）。したがって、セルフリフレッシュモード時、ウェル電位の絶対値を高くして、ＭＯＳトランジスタのしきい値電圧の絶対値が高くされた場合において、リフレッシュ系回路の動作速度が低下する場合においても、リフレッシュを行なうためのタイミング信号の活性化タイミングを遅延させることにより、この回路動作速度低下を抑制し、正確にリフレッシュを行なうことができる。

通常動作モード時においては、センスアンプ活性化信号ＳＡＥは、センスアンプ活性化回路２１ｃからのセンスアンプ活性化信号ＭＳＡＥに従って生成される。このときは、遅延は存在しないため、ウェル電位の絶対値が小さくされた場合、高速で動作することができ、通常動作モード時に、悪影響を及ぼすことはない。この通常モード時には、ロウデコーダ活性化回路２１ａへ、アレイ活性化信号ＲＡＣＴに代えて、外部信号に従ってアレイ活性化信号（ＡＣＴ）が生成されて与えられる。

以上のように、この発明の実施の形態４に従えば、セルフリフレッシュモード時、リフレッシュに関連する部分に対してのみ電源電圧を供給し、他回路に対しては電源をオフ状態とし、かつリフレッシュ動作に関連する回路部分のウェル電位の絶対値を大きくしているため、スタンバイ状態時における消費電流をより低減することができる。

［実施の形態５］
図３４は、この発明の実施の形態５に従う半導体装置の構成を概略的に示す図である。図３４においては、ＤＲＡＭマクロ１１に含まれるＳＲ制御回路２０およびコラム系／周辺制御回路１４ｂの部分の構成を示す。

図３４において、ＳＲ制御回路２０は、動作モード指示信号（コマンド）ＣＭＤに従ってセルフリフレッシュモードが指定されたことを検出するセルフリフレッシュモード検出回路２０ａと、このセルフリフレッシュモード検出回路２０ａからのセルフリフレッシュモード指示信号ＳＲに従って計時動作を行ない、所定期間ごとにリフレッシュ要求信号φｒｅｆを出力するタイマ２０ｂと、図示しないセルフリフレッシュ設定回路（図３０参照）の制御の下にカウント値を増分または減分してリフレッシュアドレスＲＦＡＤを出力する退避キャパシタ付アドレスカウンタ２０ｄａを含む。

セルフリフレッシュモード検出回路２０ａは、セルフリフレッシュモード時その記憶内容がキャパシタに退避される退避キャパシタ付フリップフロップ６２を含む。退避キャパシタ付アドレスカウンタ２０ｄａは、セルフリフレッシュモード時そのカウント値がキャパシタに退避される。

コラム系／周辺制御回路１４ｂは、モード指示信号ＭＤに従って各種動作モードを指定する動作パラメータを格納する退避キャパシタ付モードレジスタ６３を含む。このモードレジスタ６３は、データ出力モードとして、トランスペアレント出力モード、レジスタ出力モードおよびラッチ出力モードのいずれかを設定する出力モード指示信号ＯＭＤと、リード／ライト指示信号が与えられてから有効データが出力されるまでに必要とされるクロックサイクル期間を示すコラムレイテンシＣＬおよび１つの列アクセスコマンドにより連続して出力されるデータの数を表わすバースト長データＢＴＬを格納しかつ出力する（ＤＲＡＭマクロは、クロック同期型ＤＲＡＭを想定する）。

セルフリフレッシュモード時においても、フリップフロップ６２、アドレスカウンタ２０ｄａおよびモードレジスタ６３の格納データ／信号は、確実に保持する必要がある。通常のラッチ回路およびフリップフロップ回路においては、保持データの“０”および“１”の論理レベルに従って、１ビット当り記憶ノードの状態が２種類存在する。したがって、従来のような階層電源構成（オフリーク電流低減回路）を適用することができない。これは、保持データのどちらか一方の側において、オフリーク電流が流れる経路が必ず存在するため、スタンバイ電流を低減することができなくなるためである。

この図３４に示す退避キャパシタ付フリップフロップ６２、退避キャパシタ付アドレスカウンタ２０ｄａおよび退避キャパシタ付モードレジスタ６３を利用することにより、これらの回路への電源電圧ＥＶの供給を遮断し、電源遮断状態時に、キャパシタに記憶情報を退避させる。リフレッシュ動作が実行されるときに、退避キャパシタに退避した情報についてもリフレッシュ動作を実行する。これにより、セルフリフレッシュモード時におけるオフリーク電流を低減する。

タイマ２０ｂは、セルフリフレッシュモード時、計時動作を行なう必要があり、このセルフリフレッシュモードの間、常時動作電源電圧が供給される。

図３５は、図３４に示す退避キャパシタ付フリップフロップ６２、退避キャパシタ付アドレスカウンタ２０ｄａおよび退避キャパシタ付モードレジスタ６３の構成の一例を示す図である。図３５において、１ビットのデータを格納するレジスタ回路の部分を代表的に示す。

図３５において、退避キャパシタ付レジスタ回路は、アレイ活性化指示信号ＲＡＣＴの反転信号／ＲＡＣＴがＬレベルのとき導通するＰチャネルＭＯＳトランジスタＰＴ５と、ＭＯＳトランジスタＰＴ５と記憶ノードＳＮＤ１の間に接続されかつそのゲートが記憶ノードＳＮＤ２に接続されるＰチャネルＭＯＳトランジスタＰＴ６と、記憶ノードＳＮＤ１と接地ノードの間に接続され、かつそのゲートが記憶ノードＳＮＤ２に接続されるＮチャネルＭＯＳトランジスタＮＴ５と、ＭＯＳトランジスタＰＴ５と記憶ノードＳＮＤ２の間に接続され、かつそのゲートが記憶ノードＳＮＤ１に接続されるＰチャネルＭＯＳトランジスタＰＴ７と、記憶ノードＳＮＤ２と接地ノードの間に接続されかつそのゲートが記憶ノードＳＮＤ１に接続されるＮチャネルＭＯＳトランジスタＮＴ６を含む。これらのＭＯＳトランジスタＰＴ６、ＰＴ７およびＮＴ５、ＮＴ６は、動作時インバータラッチ回路を構成する。

退避キャパシタ付レジスタ回路は、さらに、キャパシタＣ１およびＣ２と、転送制御信号ＺＲＡＣＴがＨレベルのとき導通し、キャパシタＣ１およびＣ２をそれぞれ、記憶ノードＳＮＤ１およびＳＮＤ２に接続するＮチャネルＭＯＳトランジスタＮＴ７およびＮＴ８を含む。キャパシタＣ１およびＣ２は、ＭＯＳトランジスタのゲート容量を利用するＭＯＳキャパシタで構成される。次に、この図３５に示す退避キャパシタ付レジスタ回路の動作を、図３６に示す信号波形図を参照して説明する。

通常動作モード（ノーマルモード）時においては、セルフリフレッシュモード指示信号ＳＲはＬレベルであり、図３４に示すタイマ２０ｂは起動されない。この状態においては、外部から与えられる行アクセス指示信号に従って、コラム系／周辺制御回路がアレイ活性化信号ＡＣＴを生成して、ロウ系回路へ与え、行選択動作を実行する。このアレイ活性化信号ＡＣＴが活性状態の間、ＤＲＡＭセルアレイは活性状態にある（選択ワード線が選択状態に維持される）。この通常モード時においては、信号／ＲＡＣＴはＬレベルのセルフリフレッシュモード指示信号ＳＲによりＬレベルとなり、ＭＯＳトランジスタＰＴ５がオン状態となり、この退避キャパシタ付レジスタ回路が動作し、記憶ノードＳＮＤ１およびＳＮＤ２には、図示しない回路から書込まれたデータが格納されて保持される。

記憶ノードＳＮＤ１およびＳＮＤ２の電圧レベルが記憶情報に応じて安定化すると、ＭＯＳトランジスタＰＴ６、ＰＴ７、ＮＴ５およびＮＴ６は、ＣＭＯＳインバータラッチを構成しており、オフリーク電流Ｉｏｆｆが流れるだけである。転送制御信号ＺＲＡＣＴはＬレベルであり、ＭＯＳトランジスタＮＴ７およびＮＴ８はオフ状態を維持する。したがって、通常モード時においては、この退避キャパシタ付レジスタ回路においては記憶ノードＳＮＤ１およびＳＮＤ２の保持データは、ＭＯＳトランジスタＰＴ６、ＰＴ７、ＮＴ５およびＮＴ６により保持される。

セルフリフレッシュモード時においては、セルフリフレッシュモード指示信号ＳＲがＨレベルとなり、信号／ＲＡＣＴは、図３４に示すセルフリフレッシュ設定回路２０ｃからのアレイ活性化信号ＲＡＣＴの反転信号となる。セルフリフレッシュモード時におけるアレイスタンバイサイクル時においては、信号／ＲＡＣＴがＨレベルとなり、ＭＯＳトランジスタＰＴ５がオフ状態となる。したがって、この状態においては、オフリーク電流は生じないかまたは極めて小さい。なお、セルフリフレッシュモードに入ったとき、転送制御信号ＺＲＡＣＴが所定期間（リフレッシュサイクル期間）活性化され、記憶ノードＳＮＤ１およびＳＮＤ２の記憶データがキャパシタＣ１およびＣ２に転送され、レジスタ回路のデータがキャパシタＣ１，Ｃ２に退避される。したがって、ＭＯＳトランジスタＰＴ５がオフ状態となり、記憶ノードＳＮＤ１およびＳＮＤ２の電圧レベルが接地電圧レベルに放電されても、キャパシタＣ１およびＣ２に情報が記憶される。

所定周期でリフレッシュが実行される。このリフレッシュ動作時、まず転送制御信号ＺＲＡＣＴがＨレベルに立上がり、ＭＯＳトランジスタＮＴ７およびＮＴ８がオン状態となり、キャパシタＣ１およびＣ２の記憶情報が記憶ノードＳＮＤ１およびＳＮＤ２にそれぞれ伝達される。次いで、制御信号／ＲＡＣＴがアレイ活性化信号ＲＡＣＴに従ってＬレベルに駆動され、ＰチャネルＭＯＳトランジスタＰＴ５がオン状態となり、ＭＯＳトランジスタＰＴ６、ＰＴ７、ＮＴ５およびＮＴ６が動作し、記憶ノードＳＮＤ１およびＳＮＤ２に転送された情報をラッチする。これにより、キャパシタＣ１およびＣ２の記憶情報がリフレッシュされ、またキャパシタＣ１およびＣ２に再書込される。リフレッシュ動作が完了すると、アレイ活性化信号ＲＡＣＴがＬレベルに立下がり、応じて制御信号／ＲＡＣＴがＨレベルとなり、レジスタ回路の電流経路が遮断され、また転送用のＭＯＳトランジスタＮＴ７およびＮＴ８がオフ状態となり、キャパシタＣ１およびＣ２が記憶ノードＳＮＤ１およびＳＮＤ２から切り離される。

したがって、この図３５に示す構成を利用することにより、セルフリフレッシュモード時、保持すべき情報を確実にメモリセルデータのリフレッシュ周期でリフレッシュして保持することができ、またセルフリフレッシュモード時におけるスタンバイサイクル時には、電流源のＭＯＳトランジスタＰＴ５がオフ状態となり、リーク電流を低減でき、応じて消費電流を低減することができる。

なお、図３６に示す信号波形図においては、ノーマルモード時においては、ＭＯＳトランジスタＰＴ５がオン状態を維持している。しかしながら、この通常モード時においても、制御信号／ＲＡＣＴをアレイアクティブ期間中のみＬレベルとし、スタンバイサイクル時においては、制御信号／ＲＡＣＴをＨレベルとし、またこのとき転送制御信号ＺＲＡＣＴをＨレベルとする構成が利用されてもよい。通常モード時におけるオフリーク電流Ｉｏｆｆの平均値を低減することができる（オフリーク電流Ｉｏｆｆは、アレイアクティブ状態においてのみ生じるため）。

また、転送制御信号ＺＲＡＣＴは、セルフリフレッシュ設定回路２０ｃからのアレイ活性化指示信号ＲＡＣＴで置き換えられてもよい。図３５に示すゲート回路により、アレイ活性化信号ＲＡＣＴがＨレベルとなり、ＭＯＳトランジスタＮＴ７およびＮＴ８がオン状態となると、このゲート回路の遅延により、制御信号／ＲＡＣＴがＬレベルとなり、確実に、キャパシタＣ１およびＣ２の記憶情報が記憶ノードＳＮＤ１およびＳＮＤ２に転送された後に、レジスタ回路を動作させることができ、正確に記憶データのリフレッシュを実行することができる。

なお、セルフリフレッシュ設定回路２０ｃに対しても、セルフリフレッシュモード指示信号ＳＲがＬレベルのとき、電源電圧の供給が停止されるように構成されてもよい。

［変更例］
図３７は、この発明の実施の形態５の変更例の構成を示す図である。ＤＲＡＭセルアレイ１３においては、メモリセルＭＣが行列状に配列される。このメモリセルＭＣは、情報を記憶するためのメモリキャパシタＣｓと、ワード線ＷＬ上の信号電位に応答して導通し、メモリキャパシタＣｓをビット線ＢＬ（または図示しないビット線／ＢＬ）に接続するＮチャネルＭＯＳトランジスタで構成されるアクセストランジスタＭＴを含む。

退避キャパシタ付レジスタ回路は、記憶ノードＳＮＤ１およびＳＮＤ２の情報を記憶するＣａおよびＣｂがメモリセルキャパシタＣｓと同一構造を有する。メモリセルキャパシタＣｓは、そのキャパシタ絶縁膜は極めて薄く、面積利用効率の優れたキャパシタである。このメモリセルキャパシタＣｓと同一構造のキャパシタＣａおよびＣｂをデータ退避用キャパシタとして利用することにより、レジスタ回路の占有面積を低減することができる。

なお、メモリセルキャパシタＣｓは、通常セルプレート電極ＣＰには、動作電源電圧の１／２の電圧が印加される。したがって、記憶ノードＳＮＤ１およびＳＮＤ２に外部電源電圧ＥＶの電圧レベルが印加される場合、キャパシタＣａおよびＣｂの耐圧を保証するため、メモリセルキャパシタＣｓと同一の構造のキャパシタを直列接続して、キャパシタＣａおよびＣｂを実現してもよい。

図３８は、メモリセルキャパシタＣｓおよび退避用キャパシタＣａおよびＣｂの断面構造を概略的に示す図である。図３８において、メモリセルキャパシタＣｓは、半導体基板表面上に形成される断面形状がたとえばＴ字形のストレージノード７２と、このストレージノード７２表面上に形成されるメモリセルキャパシタ絶縁膜７１と、複数のメモリセルキャパシタＣｓに共通に配置され、キャパシタ絶縁膜７２を介してストレージノード７２と対向するセルプレート電極層７０を含む。ストレージノード７２の上部平坦部とセルプレート電極層７０の対向領域がメモリセルキャパシタを構成する。

退避用キャパシタＣａおよびＣｂも、このメモリセルキャパシタＣｓと同一構造を有し、半導体基板上に形成されるストレージノード層と同一工程で形成される第１の電極層７５ａおよび７５ｂと、これらの電極層７５ａおよび７５ｂ上にメモリセルキャパシタ絶縁膜と同一製造工程で形成されるキャパシタ絶縁膜７４ａおよび７４ｂと、これらのキャパシタ絶縁膜７４ａおよび７４ｂ上にセルプレート電極層７０と同一製造工程で形成される第２の電極層７３ａおよび７３ｂとで形成される。第２の電極層７３ａおよび７３ｂが、それぞれ、記憶ノードＳＮＤ１およびＳＮＤ２に電気的に接続される。第１の電極層７５ａおよび７５ｂが接地電圧を受ける。

この図３８に示すように、セルプレート電極層７０と第２の電極層７３ａおよび７３ｂは同一製造工程で形成されており、膜厚および材料が同一である。また絶縁膜７１、７４ａおよび７４ｂも同一製造工程で形成されており、その膜厚および材料が同一である。同様、ストレージノード電極層７２、および第１の電極層７５ａおよび７５ｂも、同一製造工程で形成されており、膜厚および材料が同一である。

したがって、このデータ退避用キャパシタＣａおよびＣｂをメモリセルキャパシタと同一製造工程で形成することにより、何ら製造工程を増加させることなく面積利用効率の優れたキャパシタを実現することができる。

なお、このキャパシタＣａおよびＣｂは、メモリセルＭＣと同じ周期でリフレッシュされるため、メモリセルキャパシタＣｓと同程度の電荷保持特性を有していればよい。記憶ノードＳＮＤ１およびＳＮＤ２の寄生容量はビット線ＢＬの寄生容量よりも小さいため、これらのキャパシタＣａおよびＣｂの容量値が比較的小さくても、十分にＭＯＳトランジスタＰＴ６、ＰＴ７、ＮＴ５およびＮＴ６がラッチすることのできる電位差を記憶ノードＳＮＤ１およびＳＮＤ２に生成することができる（レジスタ回路のインバータラッチはＤＲＡＭセルアレイのセンスアンプと同一構成）。

なお、上述の説明において、アドレスカウンタ、セルフリフレッシュモード検出回路およびモードレジスタの記憶データをセルフリフレッシュモード時リフレッシュするように構成している。しかしながら、セルフリフレッシュモード時において、その記憶データを保持する必要のあるレジスタ回路等であれば、この実施の形態５は適用可能である。また、ＤＲＡＭマクロ内のレジスタ回路のみならず、ロジック回路内のレジスタであってもよい。

また、本実施の形態５は、階層電源構成と独立にセルフリフレッシュモードを有するＤＲＡＭに適用できる。

以上のように、この発明の実施の形態５に従えば、セルフリフレッシュモード時、保持データをキャパシタに退避させ、所定周期でキャパシタの保持データをリフレッシュするように構成しているため、セルフリフレッシュモード時の消費電流をより低減することができる（レジスタ回路の電源を遮断するため）。

［実施の形態６］
図３９は、この発明の実施の形態６に従うＤＲＡＭセルアレイ１３の構成を概略的に示す図である。図３９において、このＤＲＡＭセルアレイ１３は、ＸアドレスがＸ＝１〜Ｘ＝８Ｋの範囲を含む。このＤＲＡＭセルアレイ１３の領域において、ＸアドレスがＸ＝２Ｋ＋１からＸ＝４Ｋの領域ＲＦＲＧのみに対しスリープモード時（セルフリフレッシュモード時）にデータ保持を実行する（リフレッシュ動作を実行する）。このリフレッシュ領域ＲＦＲＧは、スリープモード時にデータ保持が必要な領域であり、残りの領域においては、特にデータが消失しても問題はない。たとえば、このリフレッシュ領域ＲＦＲＧがロジック回路の作業領域として使用されており、この作業領域データを保持する必要がある場合などの状況に対応する。

この図３９に示すＤＲＡＭセルアレイ１３の構成において、たとえば図４０に示すように、ＸアドレスがＸ＝１〜Ｋのアドレス全領域にわたってリフレッシュする場合、アレイ活性化信号ＲＡＣＴは、８Ｋ回発生され、かつＸアドレスを１から８Ｋまで変化させることにより、このＤＲＡＭセルアレイ１３のメモリセルのデータがリフレッシュされる。この場合、リフレッシュインタバル時間（リフレッシュが行なわれる間の時間）は、１５．６μｓであり、全体として、１２８ｍｓ（１Ｋ＝１０２４）の期間が必要とされる。このサイクル（８Ｋリフレッシュ）を繰返し実行する。Ｘアドレスはそれぞれ、１２８ｍｓごとにリフレッシュされる。

一方、リフレッシュ領域ＲＦＲＧのみをリフレッシュする場合、Ｘアドレスは、２Ｋ＋１から４Ｋまで変化する。この範囲内の各Ｘアドレスをすべてのリフレッシュを行なうのに要する時間を１２８ｍｓに設定する。したがって、リフレッシュインタバル時間は５倍の６２．４μｓとなる。この場合、リフレッシュ領域ＲＦＲＧにおいて、Ｘアドレスのワード線のメモリセルがリフレッシュされるインタバルは、全領域にわたってリフレッシュを行なう場合と同じ時間となり、十分にデータ保持を行なうことができる。この場合、リフレッシュインタバル時間が長くなるため、セルフリフレッシュモード時の消費電流を低減することができる。たとえば、リフレッシュ領域ＲＦＲＧのＸアドレス方向の大きさが１／ｎ倍になると、基本的には、リフレッシュインタバル時間をｎ倍だけ長くして、巡回的に各ワード線のリフレッシュ動作を行なう。このリフレッシュ動作がワード線を一巡して一周するのに要する時間が、リフレッシュ領域ＲＦＲＧとＤＲＡＭセルアレイ１３全体とで同じとなるように制御する。これにより、各ワード線それぞれについてリフレッシュ動作が行なわれる時間間隔が不変となり、一定のデータ保持時間が保証される。リフレッシュが実行される回数が１／ｎとなるため、消費電流が１／ｎ倍に低減される。たとえば、この図３９に示す構成の場合、リフレッシュ領域ＲＦＲＧをＸアドレス方向の大きさはＤＲＡＭセルアレイ１３のＸアドレス方向の大きさの１／４であり、したがって、セルフリフレッシュモード時の平均電流は１／４倍に低減される。

図４１は、この発明の実施の形態６のセルフリフレッシュ制御回路２０の構成を概略的に示す図である。図４１において、セルフリフレッシュ（ＳＲ）制御回路２０は、リフレッシュ領域の下限Ｘアドレスを格納する下限アドレスレジスタ８０と、リフレッシュ領域の上限Ｘアドレスを格納する上限アドレスレジスタ８１と、下限アドレスレジスタ８０に格納された下限ＸアドレスＸＬに初期値が設定されてカウント動作を行なってリフレッシュアドレスＲＦＡＤを生成するリフレッシュアドレスカウンタ８２と、リフレッシュアドレスカウンタ８２からのリフレッシュアドレスＲＦＡＤと上限アドレスレジスタ８１に格納された上限ＸアドレスＸＵが一致したか否かを判定する一致検出回路８３を含む。この一致検出回路８３が一致を検出したとき、一致検出信号φＭＴＨに応答してリフレッシュアドレスカウンタ８２が初期値にリセットされる。

ＳＲ制御回路２０は、さらに、このリフレッシュ領域のサイズを示す情報を格納するブロックサイズ設定回路８４と、ブロックサイズ設定回路８４に格納されたブロックサイズ指示情報に従ってそのカウントアップ同期が設定されてカウント動作を行なうタイマ８５を含む。

ブロックサイズ設定回路８４は、ＤＲＡＭセルアレイ１３の全体のＸアドレスの領域から、リフレッシュ領域のＸアドレスの割合を示す情報を格納する。タイマ８５は、たとえばキャパシタの充放電により計時動作を行なう場合、タイマ８５が、キャパシタの充放電により時間間隔を計時する場合、複数のキャパシタを並列に設け、ブロックサイズ設定回路８４からのブロックサイズ指示情報に従って、この並列に接続されるキャパシタの数を設定する。これにより、リフレッシュインタバルを計測する場合の充放電時間を、調整することができる。たとえば、リフレッシュ領域が全体のＤＲＡＭセルアレイの全体のＸアドレス方向の記憶領域の１／２の場合、ＤＲＡＭセルアレイ全体にわたってリフレッシュを行なう場合に用いられるキャパシタと同じ容量値を有するキャパシタを並列に１個さらに接続する。これにより、充放電用キャパシタの容量値が２倍となり、リフレッシュ要求信号φｒｅｆが発生されるインタバルを２倍に設定することができる。これに代えて、計時期間が異なるタイマ回路を複数個設け、ブロックサイズ設定回路８４からのブロックサイズ指示情報に従って１つのタイマを選択するように構成されてもよい。

これらの下限アドレスレジスタ８０および上限アドレスレジスタ８１およびブロックサイズ設定回路８４へのデータの設定は、特定のコマンドを用いてレジスタ入力モードに設定して、特定のアドレス信号入力ノードおよびデータ入出力ノードからの信号を用いてこれらの必要な情報を設定するように構成されればよい。

［リフレッシュアドレス発生部の構成２］
図４２は、この発明の実施の形態６のＳＲ制御回路２０におけるリフレッシュアドレス発生部の他の構成を概略的に示す図である。図４２において、ＳＲ制御回路２０は、セルフリフレッシュモード時にデータを保持するリフレッシュ領域のブロックサイズを示す情報を格納する保持ブロックサイズ設定回路８６と、リフレッシュ領域をブロック単位で特定する保持ブロックアドレスを格納する保持ブロックアドレスレジスタ８７と、保持ブロックサイズ設定回路８６からのブロックサイズ特定信号ＢＺに従ってリフレッシュアドレスカウンタ２０ｂからのカウントアドレスＣＮＡＤと保持ブロックアドレスレジスタ８７からの保持ブロックアドレスＢＡＡＤを合成してリフレッシュ行アドレスＲＦＡＤを生成するアドレス変換回路８８と、保持ブロックサイズ設定回路８６からの保持ブロックサイズ特定信号ＢＺをデコードして、リフレッシュインタバル期間を特定する信号φＦを生成してタイマ８５へ与えるデコード回路８８を含む。

保持ブロックサイズ設定回路８６の設定するブロックサイズに相当するアドレス信号ビットを、保持ブロックアドレスレジスタ８７からの保持ブロックアドレスＢＡＡＤで固定する。この保持ブロック内における行指定するＸアドレスビットを、リフレッシュアドレスカウンタ２０ｂからのカウントアドレスＣＮＡＤで置換する。したがって、アドレス変換回路８８からのリフレッシュアドレスＲＦＡＤは、保持ブロックアドレスレジスタ８７に格納された保持ブロックアドレスＢＡＡＤの示す領域内においてのみ変化する。

たとえば、図４３に示すように、ＤＲＡＭセルアレイが８個の行ブロックＲ♯０−Ｒ♯７に分割される場合を考える。１つの行ブロックＲ♯（Ｒ♯０−Ｒ♯７）は、３ビットの上位行アドレスＲＡ１３−ＲＡ１１により特定される。たとえば、行ブロックＲ♯０は、アドレスビットＲＡ１３−ＲＡ１１がすべて０のときに指定される。保持ブロックサイズ設定回路８６は、上位アドレスビットのうち固定すべきアドレスビットを指定する。たとえば最上位アドレスビットＲＡ１３を固定した場合、行ブロックＲ♯０−Ｒ♯３または行ブロックＲ♯４−Ｒ♯７が特定される。これらの４つの行ブロックをリフレッシュ領域として、セルフリフレッシュが実行される。いずれの行ブロックを選択するかは、保持ブロックアドレスレジスタ８７に格納された保持ブロックアドレスにより決定される。したがって、この図４３に示す構成の場合、行ブロック単位でリフレッシュ領域を設定することができる。固定アドレスビットの数をさらに多くすれば、行ブロック内におけるワード線群単位でリフレッシュ領域を決定することができる。

アドレス変換回路８８は、図４４に示すように、保持ブロックサイズ設定回路８６からのブロックサイズ特定情報ＢＺに従って、指定された範囲内のアドレスビットを、保持ブロックアドレスレジスタ８７からの保持ブロックアドレスＢＡＡＤで固定する。残りの下位アドレスビットをリフレッシュアドレスカウンタ２０ｂからのカウントアドレスＣＮＡＤに従って設定する。したがって、保持ブロックアドレスＢＡＡＤにより特定された領域内において、Ｘアドレスがリフレッシュアドレスカウンタ２０ｂからのカウントアドレスＣＮＡＤに従って変化し、リフレッシュ領域内においてのみリフレッシュが実行される。次に、具体的構成について説明する。

今、１３ビットのＸアドレスＸＡ＜１３：１＞において、上位２ビットのＸアドレスＸＡ１３およびＸＡ１２を固定することを考える。具体的に、（ＸＡ１３，ＸＡ１２）＝（０，１）のアドレス空間をリフレッシュ領域として設定する。

まず図４５に示すように、クロック信号ＣＬＫに従って、リフレッシュ領域設定モードを指定するコマンドを与える。このコマンドが印加され、リフレッシュ領域設定モードに入ると、次いで外部アドレスビットＸＡ＜１３：１＞を、この保持ブロックサイズを設定するために、上位２ビットＸＡ１３およびＸＡ１２を“１”に設定し、残りの下位アドレスビットＸＡ１１−ＸＡ１をすべて“０”に設定する。これにより、保持ブロックサイズＢＺが特定される。すなわち、最上位２ビットのアドレスが、セルフリフレッシュモード時固定されることが特定される。

次のクロックサイクルにおいて、固定アドレスを特定するため、上位２ビットのアドレスＸＡ１３およびＸＡ１２をそれぞれ“０”および“１”に設定し、残りの下位アドレスビットＸＡ１１−ＸＡ１をすべて“０”に設定する。これにより、（ＸＡ１３，ＸＡ１２）＝（０，１）のアドレス空間がリフレッシュ領域であることが設定される。したがって、この状態においては、図４６に示すように、リフレッシュアドレスＲＦＡＤの上位２ビットが（０，１）に固定され、残りの１１ビットの下位アドレスビットがリフレッシュアドレスカウンタカウント値に従って変化する。

この保持ブロックサイズ設定回路８６および保持ブロックアドレスレジスタ８７へのデータの設定は、リフレッシュ領域設定モードが設定されたとき、保持ブロックサイズ設定回路８６を外部アドレス信号ビットを受けるように接続し、かつ次のサイクルで、保持ブロックアドレスレジスタ８７を外部アドレス信号ビットを受けるように接続することにより実現される。

図４７は、図４２に示すアドレス変換回路８８の構成の一例を示す図である。アドレス変換回路８８は、アドレスビットそれぞれに対応して設けられる選択回路を含む。図４７においては、１ビットのリフレッシュ行アドレスＲＦＡＤ＜ｊ＞に対して設けられる選択回路８８ａの構成を代表的に示す。すなわち、この図４７に示す選択回路８８ａが、リフレッシュアドレス信号ビットそれぞれに対応して設けられる。

図４７において、選択回路８８ａは、保持ブロックサイズ設定回路８６からの保持ブロック特定ビットＢＺ＜ｊ＞を反転するインバータ９０と、保持ブロック特定ビットＢＺ＜ｊ＞およびインバータ９０の出力信号に従って、リフレッシュアドレスカウンタからのカウントアドレスビットＣＮＡＤ＜ｊ＞を通過させるＣＭＯＳトランスミッションゲート９１と、保持ブロックサイズ特定ビットＢＺ＜ｊ＞とインバータ９０の出力信号に従って保持ブロックアドレスレジスタ８７からの保持ブロック特定アドレスビットＢＡＡＤ＜ｊ＞を通過させるＣＭＯＳトランスミッションゲート９２を含む。ＣＭＯＳトランスミッションゲート９１および９２は相補的に導通し、導通状態のＣＭＯＳトランスミッションゲートから、リフレッシュアドレスビットＲＦＡＤ＜ｊ＞が出力される。

ブロックサイズ特定ビットＢＺ＜ｊ＞が“１”（Ｈレベル）に設定された場合、対応のリフレッシュアドレスビットＲＦＡＤ＜ｊ＞は、セルフリフレッシュモード時、保持ブロックアドレスビットで固定される。この状態においては、ＣＭＯＳトランスミッションゲート９２がオン状態となり、保持ブロックアドレスレジスタからの保持ブロックアドレスビットＢＡＡＤ＜ｊ＞がリフレッシュアドレスビットＲＦＡＤ＜ｊ＞として出力される。

一方、ブロックサイズ特定ビットＢＺ＜ｊ＞が“０”のときは、対応のリフレッシュアドレスビットＲＦＡＤ＜ｊ＞が、リフレッシュアドレスカウンタからのリフレッシュカウントアドレスビットＣＮＡＤ＜ｊ＞に従って変化することを示す。したがって、この状態においては、ＣＭＯＳトランスミッションゲート９１がオン状態となり、リフレッシュアドレスカウンタからのカウントアドレスビットＣＮＡＤ＜ｊ＞がリフレッシュアドレスビットＲＦＡＤ＜ｊ＞として出力される。これにより、リフレッシュ領域を設定することができる。

なお、ブロックサイズが設定された場合、この保持ブロックサイズ特定信号ＢＺをデコード回路８９（図４２参照）でデコードすることにより、リフレッシュ領域のサイズを識別することができ、このリフレッシュ領域のサイズに応じて図４２に示すタイマ８５のリフレッシュインタバル期間が設定される。

なお、この実施の形態６において、各レジスタ回路はセルフリフレッシュモード時データを保持する必要があり、先の実施の形態５と同様、キャパシタに記憶データを保持し、所定間隔でリフレッシュが行なわれる構成が用いられてもよい。

また、このリフレッシュ領域を設定する構成は、階層電源構成または電源制御と独立に、利用されてもよい。

以上のように、この発明の実施の形態６に従えば、セルフリフレッシュモード時、リフレッシュ領域を設定しそのリフレッシュ領域のみリフレッシュを行なうように構成しているため、リフレッシュインタバルを長くすることができ、セルフリフレッシュモード時の平均消費電流を低減することができる。

［実施の形態７］
図４８は、この発明の実施の形態７におけるＤＲＡＭセルアレイ１３の構成を概略的に示す図である。図４８において、ＤＲＡＭセルアレイ１３は、Ｘアドレス１−８Ｋを有する。このＤＲＡＭセルアレイ１３のＸアドレスＸｂにおいて、リフレッシュ欠陥ワード線ＤＲＷＬが存在する。このリフレッシュ欠陥ワード線ＤＲＷＬは、そこに接続されるメモリセルのデータ保持特性が他のワード線に接続されるメモリセルよりも劣る。しかしながら、このリフレッシュ欠陥ワード線ＤＲＷＬは、たとえば他の正常なワード線のリフレッシュサイクルよりもたとえば１／２の短い期間（たとえば６４ｍｓ）でリフレッシュすると記憶データが保持される。そこでこのリフレッシュ欠陥ワード線ＤＲＷＬについては、リフレッシュ間隔を、他の正常ワード線のリフレッシュ間隔よりも短くする。

すなわち、図４９に示すように、リフレッシュ動作時、リフレッシュアドレスがＸｂ＋４Ｋを指定したとき、同時にこのアドレスＸｂの行をもリフレッシュする。これにより、８Ｋリフレッシュサイクルにおいて、アドレスＸｂは、２回リフレッシュされることになり、メモリセルデータを確実に保持することができる。なお、リフレッシュ欠陥ワード線は、ウェハ工程の最終のテストでのディスターブテストなどの電荷保持特性テストにより検出される。

図５０は、この発明の実施の形態７におけるＳＲ制御回路２０のアドレス発生部の構成を概略的に示す図である。図５０において、ＳＲ制御回路２０は、カウンタアドレスＣＮＡＤを発生するリフレッシュアドレスカウンタ２０ｂと、リフレッシュ欠陥ワード線のアドレスに４Ｋを加えたアドレスを記憶するリフレッシュ不良アドレスプログラム回路９５と、リフレッシュアドレスカウンタ２０ｂからのカウントアドレスＣＮＡＤとリフレッシュ不良アドレスプログラム回路９５のプログラムアドレスの一致を検出する一致検出回路９６と、一致検出回路９６からの一致検出信号φＣＩに従ってリフレッシュアドレスカウンタ２０ｂからのカウントアドレスＣＮＡＤの最上位ビットを両選択状態（縮退状態）にしてリフレッシュ行アドレスＲＦＡＤを出力するアドレス変換回路９７を含む。

リフレッシュ不良アドレスプログラム回路９５は、たとえばヒューズ素子を含み、リフレッシュ欠陥ワード線を示すアドレスＸｂに４Ｋを加えたアドレスをヒューズプログラムにより記憶する。ＤＲＡＭセルアレイが図４８に示すようにＸアドレスが１−８Ｋであり、リフレッシュ領域全体のＸアドレスの範囲の１／２の値を、リフレッシュ欠陥ワード線のアドレスに加える。

図５１は、図５０に示すアドレス変換回路９７の構成を概略的に示す図である。図５１において、アドレス変換回路９７は、カウンタアドレスＣＮＡＤの最上位ビットＣＮＡＤ＜１３＞を反転するインバータ９７ａと、一致検出回路９６からの一致検出信号φＣＩとインバータ９７ａの出力信号を受けてリフレッシュ行アドレスビットＸＡ１３を生成するＯＲ回路９７ｂと、一致検出信号φＣＩと最上位カウンタアドレスビットＣＮＡＤ＜１３＞を受けてリフレッシュ行アドレスビット／ＸＡ１３を生成するＯＲ回路９７ｃと、下位のカウントアドレスビットＣＮＡＤ＜ｊ＞を反転するインバータ９７ｄを含む。

ＤＲＡＭセルアレイに設けられたロウデコーダへは、相補アドレス信号ビットが与えられる。一致検出信号φＣＩが一致を示すＨレベルのときには、相補アドレス信号ビットＸＡ１３および／ＸＡ１３はともに“１”の両選択状態（縮退状態）となる。残りの下位アドレスビットＸＡｊ，／ＸＡｊ（ｊ＝１２−１）は、カウントアドレスＣＮＡＤ＜ｊ＞およびその反転信号である。したがって、図５２に示すように、ＤＲＡＭセルアレイ１３が、最上位ビットＸＡ＜１３＞により、２つの大ブロックに分割される場合、図５１に示すアドレスビットＸＡ１３および／ＸＡ１３がともに“１”となると、この２つの大ブロックが同時に選択され、アドレスＸｂおよびＸｂ＋４Ｋのワード線が同時に選択される（図４３参照）。

ＤＲＡＭセルアレイ１３が、複数の行ブロックに分割され、各行ブロックごとにセンスアンプ回路が設けられている場合、複数のワード線を同時に選択しても、確実にメモリセルデータのリフレッシュを行なうことができる。

なお、上述の構成においては、Ｘアドレスの最大値が８Ｋであるとしている。しかしながら、このＤＲＡＭセルアレイ１３のＸアドレスの最大値がＭ・Ｋの場合、図５０に示すリフレッシュ不良アドレスプログラム回路９５には、アドレスＸｂ＋Ｍ・Ｋ／２がプログラムされる。

また、リフレッシュ欠陥ワード線が複数本存在する場合、リフレッシュ不良アドレスプログラム回路９５を複数個設けることにより、各リフレッシュ欠陥ワード線を救済することができる。

リフレッシュ不良アドレスプログラム回路９５に、リフレッシュ不良アドレス（リフレッシュ欠陥ワード線アドレス）の第２上位ビットＸｂ＜１２＞の反転値をプログラムし、一致検出回路９６において、下位１２ビットのアドレスの一致を検出する場合、アドレスＸｂ＋２Ｋ，Ｘｂ＋４Ｋ，Ｘｂ＋６Ｋが選択されたとき、またリフレッシュ不良アドレスＸｂも選択される。すなわち、アドレスプログラムのためのアドレスの加算時においては、モジュール８Ｋの加算が実行される。たとえば、Ｘｂ＋６Ｋ＞８Ｋのとき、アドレスＸｂ−２Ｋが指定される。したがって、この場合、リフレッシュ欠陥ワード線のリフレッシュインタバルをより短くすることができる。

以上のように、この発明の実施の形態７に従えば、リフレッシュ欠陥ワード線のリフレッシュインタバルを短くするようにしているため、リフレッシュ欠陥ワード線を救済することができ、歩留りが改善される。また、リフレッシュ欠陥ワード線に合せてリフレッシュインタバルを決定する必要がなく、リフレッシュインタバルを正常ワード線に合せて設定することができ、単位時間あたりのリフレッシュ動作回数をできるだけ少なくすることができ、消費電流が低減される。

［実施の形態８］
図５３（Ａ）は、この発明の実施の形態８におけるＤＲＡＭセルアレイ１３の構成を概略的に示す図である。図５３（Ａ）において、ＤＲＡＭセルアレイ１３は、セルフリフレッシュモード時にリフレッシュが実行されるリフレッシュ領域ＲＦＲＧと、このリフレッシュ領域ＲＡＦＧ内に含まれるリフレッシュ欠陥ワード線ＤＲＷＬを有する。ＤＲＭセルアレイ１３のＸアドレスは、１から８Ｋであり、リフレッシュ領域ＲＦＲＧのＸアドレスは、２Ｋ＋１から４Ｋであり、リフレッシュ欠陥ワード線ＤＲＷＬは、ＸアドレスＸｂを有する。

この図５３（Ａ）に示す構成の場合、図５３（Ｂ）に示すように、セルフリフレッシュモード時、Ｘアドレスが２Ｋ＋１から４Ｋまで変化する。リフレッシュアドレスがアドレスＸｂ＋１Ｋを指定するとき、このとき同時にＸアドレスＸｂも指定され、リフレッシュ欠陥ワード線が選択状態へ駆動される。

この図５３（Ｂ）において、リフレッシュ領域ＲＦＲＧの記憶容量に応じて、リフレッシュインタバルが６２μｓと長くされる。リフレッシュ周期が、１２８ｍｓであり、セルフリフレッシュモード時において、リフレッシュ間隔が長くなり、平均消費電流を低減することができる。また、リフレッシュ不良アドレスＸｂが、２Ｋリフレッシュサイクルにおいて２回選択されており、リフレッシュ欠陥ワード線に接続されるメモリセルのデータは確実に保持される。すなわち、リフレッシュ領域ＲＦＲＧの記憶容量に応じてリフレッシュインタバルを長くしても、データ保持特性の劣るメモリセルの記憶データをも、確実にリフレッシュして、保持することができる。

図５４（Ａ）は、ＤＲＡＭセルアレイ１３の構成を示す図である。このＤＲＡＭセルアレイ１３は、Ｘアドレス数が２Ｋ個の行ブロックに分割される。１つの行ブロックが、２ビットの上位アドレスＸＡ１３およびＸＡ１２により特定される。下位アドレスビットＸＡ１１−ＸＡ１がリフレッシュアドレスカウンタからのカウントアドレスに従って変化する。したがって、アドレスビットＸＡ１３およびＸＡ１２により特定された行ブロック内においてリフレッシュが実行される。

図５４（Ｂ）は、１つの行ブロックＲＢ♯を２つのサブ行ブロックＲＢＵ♯およびＲＢＬ♯に分割したときの構成を示す図である。これらのサブ行ブロックＲＢＵ♯およびＲＢＬ♯は、それぞれ、Ｘアドレスが１Ｋ個存在する。サブ行ブロックＲＢＵ♯およびＲＢＬ♯は、ＸアドレスビットＸＡ１１により特定される。リフレッシュ欠陥ワード線ＤＲＷＬに対し、リフレッシュ不良救済アドレスとして、サブ行ブロックＲＢＵ♯に含まれる破線で示すワード線ＤＷＬのアドレスをプログラムする。これらのワード線ＤＲＷＬおよびＤＷＬは、単にアドレスビットＸＡ１１の値が異なるだけであり、残りの下位アドレスビットＸＡ１０−ＸＡ１は、リフレッシュアドレスカウンタからのカウントアドレスに従って変化する。

したがって、リフレッシュ領域ＲＦＲＧとして行ブロックＲＢ♯の１つが特定されたとき、その行ブロックの半分の記憶容量のサブ行ブロック単位でアドレスの置換を実行する。すなわち、リフレッシュ領域ＲＦＲＧのＸアドレスの容量がＭ・Ｋの場合、不良アドレスＸｂの救済アドレス（同時に選択状態へ駆動されるときのアドレス）は、Ｘｂ＋Ｍ・Ｋ／２に設定される。１つサブ行ブロックＲＢＵ♯およびＲＢＬ♯において同時にワード線が選択されるため、これらのサブ行ブロックＲＢＵ♯およびＲＢＬ♯においては、それぞれセンスアンプ回路が互いに独立に駆動される必要がある。したがって、リフレッシュ領域ＲＦＲＧの最小単位は、センスアンプ回路を共有しない２つのセンスアンプブロック（センスアンプ回路とメモリセル行とから構成されるブロック）となる。

この図５４（Ａ）および（Ｂ）から明らかなように、リフレッシュ領域ＲＦＲＧが特定されかつリフレッシュ欠陥ワード線ＤＲＷＬがこのリフレッシュ領域ＲＦＲＧに含まれるとき、リフレッシュ領域特定アドレスの次のアドレスビットすなわち、リフレッシュアドレスカウンタの出力カウント値に従って変化するアドレスビットのうちの最上位アドレスビットの値を反転させることにより、リフレッシュ不良アドレスをプログラムすることができる。

図５５は、この発明の実施の形態８に従う半導体装置のＳＲ制御回路２０のリフレッシュアドレス発生部の構成を概略的に示す図である。図５５において、ＳＲ制御回路２０は、カウンタアドレスＣＮＡＤを出力するリフレッシュアドレスカウンタ２０ｂと、リフレッシュ領域のサイズを設定する保持ブロックサイズ設定回路８６と、リフレッシュ領域を特定する情報を格納する保持ブロックアドレスレジスタ８７と、保持ブロックサイズ設定回路８６からの保持ブロックサイズ特定信号ＢＺに従って、リフレッシュアドレスカウンタ２０ｂからのカウンタアドレスＣＮＡＤおよび保持ブロックアドレスレジスタ８７からの保持ブロックアドレスＢＡＡＤを合成して合成アドレス信号ＲＦＡＤＦを生成するアドレス変換回路８８と、リフレッシュ欠陥ワード線を特定するＸアドレスを格納するリフレッシュ不良アドレスプログラム回路１００と、このリフレッシュ不良アドレスプログラム回路１００からのリフレッシュ不良アドレスを、保持ブロックサイズ設定回路８６からの保持ブロックサイズ特定信号ＢＺに従ってシフトするアドレスシフト回路１０１と、アドレス変換回路８８からのアドレス信号ＲＦＡＤＦとアドレスシフト回路１０１からのシフトリフレッシュ不良アドレスの一致を検出する一致検出回路１０２と、一致検出回路１０２からの一致検出信号φＣＩに従ってアドレス変換回路８８からのアドレスＲＦＡＤＦを調整して、アドレス変換回路８８からのアドレスＲＦＡＤＦが指定するＸアドレスおよびリフレッシュ不良アドレスＸｂをともに選択状態に設定するリフレッシュ行アドレスＲＦＡＤを発生するアドレス発生回路１０３を含む。

リフレッシュタイマは示していないが、図４２に示す構成と同様、保持ブロックサイズに応じてリフレッシュインタバルが調整される。

保持ブロックサイズ設定回路８６、保持ブロックアドレスレジスタ８７、およびリフレッシュアドレスカウンタ２０ｂは、図４２に示す構成と同じであり、アドレス変換回路８８は、図４７に示す構成と同じ構成を備える。リフレッシュ領域が、保持ブロックアドレスレジスタ８７からのアドレスＢＡＡＤにより特定され、このリフレッシュ領域内のＸアドレスがリフレッシュアドレスカウンタ２０ｂからのリフレッシュカウンタアドレスＣＮＡＤにより特定される。リフレッシュ不良アドレスプログラム回路１００は、このリフレッシュ欠陥ワード線を示すリフレッシュ不良アドレスＸｂを、たとえばヒューズ素子のプログラムにより記憶する。

アドレスシフト回路１０１は、保持ブロックサイズ設定回路８６からの保持ブロックサイズ特定信号ＢＺに従って、セルフリフレッシュモード時変化するＸアドレスビットの最上位のビット値を反転して、リフレッシュ不良アドレスのシフトを実現する。このアドレスシフト動作においては、保持ブロックサイズのＸアドレスの容量の１／２のＸアドレスの数だけシフトされる。

図５６は、図５５に示すアドレスシフト回路１０１の構成を概略的に示す図である。図５６において、アドレスシフト回路１０１は、保持ブロックサイズ設定回路８６からの保持ブロックサイズ特定信号ＢＺの０／１変化点を検出する変化点検出回路１０１ａと、変化点検出回路１０１ａからの変化点検出信号ＰＢに従って、リフレッシュ不良アドレスＸｂの、この変化点に対応するアドレスビット値を反転してシフトアドレスＳＦＡＤ（＝Ｘｂ＋Ｍ・Ｋ／２）を出力するアドレス変換回路１０１ｂを含む。

保持ブロックサイズ特定信号ＢＺにおいては、ブロック特定信号により設定される領域が、ビット値が“１”となり、リフレッシュアドレスカウンタの出力カウントアドレスＣＭＡＤに従って変化する領域は、ビット値は“０”である。この０／１の変化点を検出することにより、セルフリフレッシュモード時に変化するアドレスビットの最上位ビットを検出することができる。アドレス変換回路１０１ｂは、この変化点検出信号ＰＢに従ってリフレッシュ不良アドレスＸｂの対応の桁のビット値を反転する。ビット値の反転により、リフレッシュ領域（保持ブロック）のＸアドレスのサイズの１／２のＸアドレスのシフトが実現される（図５４（Ａ）および（Ｂ）参照）。

図５７は、図５６に示す変化点検出回路１０１ａの構成の一例を示す図である。図５７において、変化点検出回路１０１ａは、隣接する２ビットの保持ブロックサイズ特定信号ＢＺ＜ｋ＋１＞およびＢＺ＜ｋ＞に対応して設けられ、変化点検出ビットＰＢ＜ｋ＞を出力するＥＸＯＲ回路（不一致検出回路）１０１ａａを含む。ここで、ｋ＝１２〜１である。最上位ビットの変化点検出信号ＰＢ＜１３＞は“０”に固定される。

たとえば、図５７に示す変化点検出回路１０１ａの構成において、ビットＢＺ＜１３＞およびＢＺ＜１２＞がともに“１”であり、残りのビットＢＺ＜１１：１＞がすべて“０”のときには、変化点検出ビットＰＢ＜１１＞が“１”となり、残りのビットはすべて“０”となる。Ｘアドレスが１３ビットアドレスの場合、この上位２ビットは、保持ブロックアドレスレジスタ８７からのアドレスにより固定的に設定される。残りのアドレスビットがリフレッシュアドレスカウンタのカウンタアドレスに従って変化する。したがって、この変化点検出信号ビットＰＢ＜１１＞に従ってアドレス変換回路１０１ｂにおいて、対応のビット値を反転することにより、アドレスシフトを実現することができる。

図５８は、図５６に示すアドレス変換回路１０１ｂの構成の一例を示す図である。このアドレス変換回路１０１ｂは、各シフトアドレスビットに対応して同一構成の選択回路を有しており、図５８においては、１ビットのシフトアドレスＳＦＡＤ＜ｊ＞に対する選択回路の構成を代表的に示す。

図５８において、アドレス変換回路１０１ｂに含まれる選択回路は、リフレッシュ不良アドレスビットＸｂ＜ｊ＞を反転するインバータ１０１ｂａと、変化点検出ビットＰＢ＜ｊ＞を反転するインバータ１０１ｂｂと、変化点検出ビットＰＢ＜ｊ＞およびインバータ１０１ｂｂの出力信号に従ってインバータ１０１ｂａの出力信号を通過させるＣＭＯＳトランスミッションゲート１０１ｂｃと、変化点検出ビットＰＢ＜ｊ＞とインバータ１０１ｂｂの出力信号に従ってリフレッシュ不良アドレスビットＸｂ＜ｊ＞を通過させるＣＭＯＳトランスミッションゲート１０ｂｄを含む。ＣＭＯＳトランスミッションゲート１０１ｂｃおよび１０１ｂｄは互いに相補的にオン状態となり、シフトリフレッシュアドレスビットＳＦＡＤ＜ｊ＞を生成する。

変化点検出ビットＰＢ＜ｊ＞が“１”のときには、ＣＭＯＳトランスミッションゲート１０１ｂｃがオン状態となり、リフレッシュ不良アドレスビットＸｂ＜ｊ＞の反転値がシフトアドレスビットＳＦＡＤ＜ｊ＞として出力される。一方、変化点検出ビットＰＢ＜ｊ＞が“０”のときには、ＣＭＯＳトランスミッションゲート１０１ｂｄがオン状態となり、リフレッシュ不良アドレスビットＸｂ＜ｊ＞がシフトアドレスビットＳＦＡＤ＜ｊ＞として出力される。このリフレッシュ不良アドレスビットＸｂ＜ｊ＞のビット値を反転することにより、リフレッシュ欠陥ワード線のアドレスＸｂを２ｊシフトさせることができる。

図５９は、図５５に示すアドレス発生回路１０３の構成を概略的に示す図である。このアドレス発生回路１０３は、各リフレッシュアドレスビットに対応して同一構成のアドレス変換回路を含むため、図５９においては、１ビットのリフレッシュアドレスＲＦＡＤ＜ｊ＞に対する構成を代表的に示す。

図５９において、アドレス発生回路１０３は、図５５に示す一致検出回路１０２からの一致検出信号φＣＩと図５６に示す変化点検出回路１０１ａからの変化点検出ビットＰＢ＜ｊ＞を受けるＡＮＤ回路１０３ａと、図５５に示すアドレス変換回路８８からの変換アドレスビットＲＦＡＤＦ＜ｊ＞を反転するインバータ１０３ｂと、ＡＮＤ回路１０３ａの出力信号とインバータ１０３ｂの出力信号を受けて補のアドレスビット／ＲＦＡＤｊ（／Ｘｊ）を出力するＯＲ回路１０３ｃと、ＡＮＤ回路１０３ａの出力信号と変換アドレスビットＲＦＡＤＦ＜ｊ＞を受けてリフレッシュアドレスビットＲＦＡＤｊ（Ｘｊ）を出力するＯＲ回路１０３ｄを含む。これらの相補アドレスビットＲＦＡＤｊおよび／ＲＦＡＤｊがＤＲＡＭセルアレイのロウデコーダへ与えられる。

一致検出信号φＣＩがＬレベルのときには、ＡＮＤ回路１０３ａの出力信号はＬレベルであり、ＯＲ回路１０３ｃおよび１０３ｄは、変換アドレスビットＲＦＡＤＦ＜ｊ＞に従って相補アドレスビット／ＲＦＡＤｊおよびＲＦＡＤｊを生成する。したがって、この状態においては、図５５に示すアドレス変換回路８８からの変換リフレッシュアドレスＲＦＡＤＦに従ってＸアドレスが指定され、リフレッシュが実行される。

一致検出信号φＣＩがＨレベルのときには、２つの状態が存在する。変化点検出ビットＰＢ＜ｊ＞がＬレベルのときには、ＡＮＤ回路１０３ａの出力信号はＬレベルであり、したがって、変換アドレスビットＲＦＡＤＦ＜ｊ＞に従って相補アドレスビット／ＲＦＡＤｊおよびＲＦＡＤｊが生成される。一方、変化点検出ビットＰＢ＜ｊ＞がＨレベル（“１”）のときには、ＯＲ回路１０３ｃおよび１０３ｄからのアドレスビット／ＲＦＡＤｊおよびＲＦＡＤｊがともにＨレベルとなり、このアドレスビットがいわゆる「両選択状態」に設定される。したがって、このアドレスビットＲＦＡＤ＜ｊ＞が縮退状態となり、リフレッシュ不良アドレスとこのリフレッシュ不良アドレスをシフトしたリフレッシュアドレスが指定するワード線が選択状態へ駆動される。これにより、リフレッシュ領域内において、リフレッシュ欠陥ワード線が存在する場合、このリフレッシュ欠陥ワード線のリフレッシュインタバルを他の正常ワード線よりも短くすることができ、実施の形態７と同様安定にメモリセルの記憶データを保持することができる。

なお、この実施の形態８の構成においても、レジスタ回路が、先の実施の形態５におけるようにキャパシタを備え、セルフリフレッシュモード時に、電源の遮断およびキャパシタの記憶データのリフレッシュが実行されるように構成されてもよい。

本実施の形態８に従えば、実施の形態６および７と同様の効果が得られる。
［他の適用例］
上述の説明においては、半導体装置は、ダイナミック型半導体記憶装置とロジック回路とが同一半導体チップ上に集積化されている。しかしながら、この実施の形態１から８の構成は、ダイナミック型半導体記憶装置に対し単独で適用することができる。

また、この実施の形態６−８の構成は、ロジック回路とダイナミック・ランダム・アクセス・メモリが同一半導体チップに形成される半導体装置に限定されず、また電源電圧の制御と独立に、セルフリフレッシュモードを有する半導体記憶装置に対して適用可能である。

また、実施の形態６から８において、ＤＲＡＭセルアレイのＸアドレスの数は、８Ｋに限定されない。

１０ 半導体装置、１１ ＤＲＡＭマクロ、１２ ロジック回路、１４ ＤＲＡＭ周辺回路、１５ コアロジック回路、１４ａ リフレッシュ系回路、１４ｂ コラム系／周辺制御回路、２０ ＳＲ制御回路、２１ ロウ系回路、２２ａ−２２ｃ 電源回路、２５ 電源制御回路、ＰＱ１，ＮＱ１，ＰＱａ−ＰＱｄ，ＮＱａ−ＮＱｄ リークカット用ＭＯＳトランジスタ、３１ａ，３１ｂ 電源トランジスタ、３５ 電源制御回路、３６ 電源回路、３１ｃ 電源トランジスタ、３９ 比較回路、３７，３８ ＭＯＳトランジスタ、５５ ウェル電位制御回路、５１ａ，５１ｂ ウェル電位発生回路、６０ ウェル電源回路、２１ｅ，２１ｆ 可変遅延回路、２０ａ セルフリフレッシュモード検出回路、２０ｂ タイマ、２０ｃ セルフリフレッシュ設定回路、２０ｄ アドレスカウンタ、６２ 退避キャパシタ付フリップフロップ、２０ｄａ 退避キャパシタ付アドレスカウンタ、６３ 退避キャパシタ付モードレジスタ、Ｃ１，Ｃ２，Ｃａ，Ｃｂ レジスタキャパシタ、Ｃｓ メモリセルキャパシタ、７０ セルプレート電極層、７１ メモリセルキャパシタ絶縁膜、７２ ストレージノード電極、７３ａ，７３ｂ，７５ａ，７５ｂ キャパシタ電極、７４ａ，７４ｂ キャパシタ絶縁膜、ＲＦＲＧ リフレッシュ領域、８０ 下限アドレスレジスタ、８１ 上限アドレスレジスタ、８２ リフレッシュアドレスカウンタ、８３ 一致検出回路、８４ ブロックサイズ設定回路、８５ タイマ、８６ 保持ブロックサイズ設定回路、８７ 保持ブロックアドレスレジスタ、８８ アドレス変換回路、９５ リフレッシュ不良アドレスプログラム回路、９６ 一致検出回路、９７ アドレス変換回路、１００ リフレッシュ不良アドレスプログラム回路、１０１ アドレスシフト回路、１０２ 一致検出回路、１０３ アドレス発生回路、１０１ａ 変化点検出回路、１０１ｂ アドレス変換回路。

Claims (5)

1. 所定の記憶容量を有する複数のメモリセルを含むメモリセルアレイを備え、前記複数のメモリセルの各々は、記憶データが所定期間内にリフレッシュされ、さらに
   動作モード指示信号がリフレッシュモードを指定するときに前記メモリアレイのリフレッシュを行なう領域を指定するリフレッシュ領域指定アドレスを格納する手段、
   前記動作モード指示信号が前記リフレッシュモードを指定するとき、前記リフレッシュ領域指定アドレスが指定する領域内のメモリセルのリフレッシュを行なうようにリフレッシュアドレスを発生するためのリフレッシュアドレス発生回路、
   前記リフレッシュモード時、所定の周期で前記複数のメモリセルのリフレッシュを要求するリフレッシュ要求を出力するリフレッシュタイマ、および
   前記リフレッシュ要求に従って、前記リフレッシュアドレス発生回路からのリフレッシュアドレスに従って前記複数のメモリセルの選択されたメモリセルのリフレッシュを行なうためのリフレッシュ系回路を備える、半導体装置。
2. 前記複数のメモリセルは行列状に配列され、
   前記メモリセルの行のうち、データ保持特性の劣るメモリセルが接続される特定の行に関連する特定アドレスを格納するアドレス格納手段をさらに備え、
   前記リフレッシュ系回路は、前記特定アドレス格納手段の格納する特定アドレスに従って、前記特定の行のメモリセルのリフレッシュを他の行のメモリセルのリフレッシュの回数よりも多くするリフレッシュ調整手段を備える、請求項１記載の半導体装置。
3. 前記リフレッシュ調整手段は、前記リフレッシュタイマからのリフレッシュ要求が発生される前記所定周期よりも短い周期で前記特定の行に対するアドレスを選択状態に設定する手段を含む、請求項２記載の半導体装置。
4. 前記リフレッシュ調整手段は、
   前記リフレッシュアドレス発生回路からのリフレッシュアドレスと前記特定アドレス格納手段からの特定アドレスとに従って、前記特定の行と所定の関係のアドレスが前記リフレッシュアドレスにより指定されるとき、前記リフレッシュアドレスが指定する行および前記特定の行をともにアドレス指定するためのアドレス変換手段を含む、請求項２記載の半導体装置。
5. 前記リフレッシュ領域アドレスに従って、前記リフレッシュタイマの前記所定の周期を調整するための手段をさらに備える、請求項１記載の半導体装置。

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