JPH1186537A - Ｄｒａｍ装置 - Google Patents

Abstract

(57)【要約】 【課題】 操作性の向上およびＤＲＡＭ周辺回路の簡素
化ならびにＤＲＡＭ周辺回路の簡素化によるシステムの
低消費電力化を図る。 【解決手段】 ＤＲＡＭと、ＤＲＡＭの使用領域の開始
行アドレスおよび終了行アドレスを示す行アドレス情報
を設定する第１の手段１９，２０と行アドレス情報を用
いてＤＲＡＭの使用領域に応じてリフレッシュ動作を行
うためのリフレッシュ用行アドレスを生成する第２の手
段１６とを備えてＤＲＡＭのリフレッシュ動作を制御す
る制御手段とを有し、ＤＲＡＭ内の情報を確保するリフ
レッシュ動作をリフレッシュ用行アドレスのみについて
行うＤＲＡＭ装置であって、制御手段が、ＤＲＡＭの使
用領域に応じて設定されるリフレッシュ用行アドレスの
行数に対応してリフレッシュサイクルを制御する第３の
手段１５を有する。このとき、ＤＲＡＭが制御手段を内
部に有することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＲＡＭ装置に関
し、特にリフレッシュ動作の制御に関する。

【０００２】

【従来の技術】まず、本発明の対象となるＤＲＡＭのリ
フレッシュ機能について説明する。ＤＲＡＭは、内部に
構成されたコンデンサを利用して、このコンデンサに電
荷を蓄えることで情報を記憶するメモリＩＣである。こ
のコンデンサに蓄えられた電荷は時間経過と共に漏電し
てしまうので、記憶情報を保持するためには、一定期間
内にコンデンサへの電荷の再書き込みを行うリフレッシ
ュと呼ばれる動作をする必要がある。

【０００３】ＤＲＡＭの代表的なリフレッシュ機能とし
ては、ＲＡＳ（Row Address Strobe）オンリーリフレッ
シュ（以下、ＲＯＲと記述する）、ＣＡＳ（Column Add
ressStrobe ）ビフォーＲＡＳリフレッシュ（以下、Ｃ
ＢＲリフレッシュと記述する）、ＣＡＳビフォーＲＡＳ
セルフリフレッシュ（以下、ＣＢＲセルフリフレッシュ
と記述する）の３種類がある。

【０００４】図７は、ＲＡＳオンリーリフレッシュ（Ｒ
ＯＲ）の動作を示すタイミングチャートである。図８
は、ＣＡＳビフォーＲＡＳリフレッシュ（ＣＢＲリフレ
ッシュ）の動作を示すタイミングチャートである。図９
は、ＣＡＳビフォーＲＡＳセルフリフレッシュ（ＣＢＲ
セルフリフレッシュ）の動作を示すタイミングチャート
である。

【０００５】図７に示すように、ＲＯＲは、ＤＲＡＭ外
部からのＲＡＳ信号入力、ＣＡＳ信号入力および行アド
レス信号入力で実行されるリフレッシュであり、１サイ
クルごとに、入力された行アドレスのリフレッシュ動作
を行う。

【０００６】図８に示すように、ＣＢＲリフレッシュ
は、ＤＲＡＭ外部からのＲＡＳ信号入力およびＣＡＳ信
号入力で実行されるリフレッシュであり、１サイクルご
とに、ＤＲＡＭ内部で生成される行アドレスのリフレッ
シュ動作を行う。このとき、内部で生成される行アドレ
スは下位から上位に自動的にインクリメントされ、ＤＲ
ＡＭ外部からは選択することができない。

【０００７】図９に示すように、ＣＢＲセルフリフレッ
シュは、ＤＲＡＭ外部からのＲＡＳ信号入力およびＣＡ
Ｓ信号入力で動作モードに入り、動作モード中にＤＲＡ
Ｍ内部で生成されるリフレッシュサイクルによって、Ｄ
ＲＡＭ内部で生成される行アドレスのリフレッシュ動作
を行う。このとき、ＤＲＡＭ外部からは行アドレスの選
択やリフレッシュ回数の認識をすることができない。

【０００８】従来のＤＲＡＭを使用したシステムにおい
ては、ＤＲＡＭの特性によって規定された時間内に、Ｄ
ＲＡＭの全てのアドレス領域にリフレッシュ動作が行わ
れる。ただし、システムによってはＤＲＡＭのある限ら
れたアドレス領域のみを使用する場合がある。この場合
には、限られたアドレス領域のみにリフレッシュ動作が
行われる。このような限られたアドレス領域のみにリフ
レッシュ動作を行う場合についてのリフレッシュ制御回
路は、例えば特開平４−３６２５９４号公報または特開
平５−２４２６７１号公報に記載されている。ここで
は、特開平５−２４２６７１号公報に記載されたＤＲＡ
Ｍリフレッシュ装置の発明を、従来の技術として以下に
説明する。

【０００９】図１０は、従来例におけるＤＲＡＭリフレ
ッシュ装置の構成を示すブロック図である。

【００１０】図１０に示したＤＲＡＭ装置は、ＤＲＡＭ
１と、コントロール部２と、ＣＰＵ３とを有する構成と
なっている。また、コントロール部２は、アドレス発生
回路４と、リフレッシュ用行アドレス発生回路５と、セ
レクタ６と、リフレッシュタイマ７と、タイミング発生
回路８とを有する構成となっている。

【００１１】ＣＰＵ３は、アドレス制御信号をアドレス
発生回路４に出力し、ＤＲＡＭ１の使用領域の上限行ア
ドレスおよび下限行アドレスをリフレッシュ用行アドレ
ス発生回路５に出力し、タイミング制御信号をタイミン
グ発生回路８に出力している。

【００１２】アドレス発生回路４は、アドレス制御信号
をもとにアドレス信号を生成して、セレクタ６に出力す
る。リフレッシュ動作時以外は、セレクタ６がアドレス
発生回路４から出力されるアドレス信号を選択して、Ｄ
ＲＡＭ１に供給する。リフレッシュ動作時は、リフレッ
シュタイマ７がインターバルタイム毎にリフレッシュ信
号をＣＰＵ３、タイミング発生回路８、リフレッシュ用
行アドレス発生回路５およびセレクタ６に出力する。

【００１３】リフレッシュタイマ７から出力されたリフ
レッシュ信号を入力したリフレッシュ用行アドレス発生
回路５は、上限行アドレスから下限行アドレスまでのリ
フレッシュ用行アドレスを発生し、セレクタ６に出力す
る。セレクタ６は、通常はアドレス発生回路４から出力
されるアドレス信号を選択するが、リフレッシュタイマ
７からリフレッシュ信号を入力したときには、リフレッ
シュ用行アドレス発生回路５から出力されるリフレッシ
ュ用行アドレスを選択して、ＤＲＡＭ１に供給する。

【００１４】タイミング発生回路８は、ＲＡＳ信号およ
びＣＡＳ信号をＤＲＡＭ１に出力する。リフレッシュ動
作時は、ＲＡＳ信号がリフレッシュ用行アドレスと同期
して変化し、これによってＤＲＡＭ１のリフレッシュ動
作が行われる。

【００１５】リフレッシュ用行アドレス発生回路５は、
リフレッシュ用行アドレスをセレクタ６に出力した後、
リフレッシュタイマ７およびタイミング発生回路８にキ
ャリー信号を出力する。このキャリー信号によって、リ
フレッシュタイマ７はリセットされ、タイミング発生回
路８はＲＡＳ信号の変化を停止させる。このＲＡＳ信号
の変化の停止によって、リフレッシュ動作が停止する。

【００１６】図１０に示したＤＲＡＭ装置のリフレッシ
ュ動作のタイミングチャートは、図７に示したＲＯＲの
タイミングチャートと同様になる。

【００１７】

【発明が解決しようとする課題】ＤＲＡＭを使用する従
来のシステムにおいては、リフレッシュ回数の管理によ
るＣＢＲリフレッシュを行い、リフレッシュ用行アドレ
ス発生回路を削除してシステムを簡素化している。ま
た、システムのバックアップモード時、すなわち長期間
ＤＲＡＭリフレッシュが必要となるときには、ＣＢＲセ
ルフリフレッシュを使用している。

【００１８】また、図１０に示した従来の技術において
は、ＤＲＡＭ外部のコントロール部を用いて限定された
領域のリフレッシュ動作制御を行い、動作電力の低減化
を実現している。

【００１９】しかし、図１０に示した従来の技術におい
ては、ＤＲＡＭが使用している限定された行アドレス領
域の認識、リフレッシュ用アドレスの生成、リフレッシ
ュサイクルのタイミング制御および制御信号の発生をＤ
ＲＡＭ外部で行う。このため、ＤＲＡＭ外部から行アド
レスを設定するＲＯＲしか行うことができず、ＤＲＡＭ
内部で生成される行アドレスのリフレッシュを行うＣＢ
ＲリフレッシュやＣＢＲセルフリフレッシュの制御を行
うことができないといった問題点がある。

【００２０】このような点に鑑み本発明は、操作性の向
上およびＤＲＡＭ周辺回路の簡素化ならびにＤＲＡＭ周
辺回路の簡素化によるシステムの低消費電力化を図るこ
とが可能なＤＲＡＭ装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に本発明のＤＲＡＭ装置は、ＤＲＡＭと、該ＤＲＡＭの
使用領域の開始行アドレスおよび終了行アドレスを示す
行アドレス情報を設定する第１の手段と該行アドレス情
報を用いて該ＤＲＡＭの使用領域に応じてリフレッシュ
動作を行うためのリフレッシュ用行アドレスを生成する
第２の手段とを備えて該ＤＲＡＭのリフレッシュ動作を
制御する制御手段とを有し、該ＤＲＡＭ内の情報を確保
するリフレッシュ動作を該リフレッシュ用行アドレスの
みについて行うＤＲＡＭ装置であって、該制御手段が、
ＤＲＡＭの使用領域に応じて設定される該リフレッシュ
用行アドレスの行数に対応してリフレッシュサイクルを
制御する第３の手段を有する。このとき、前記ＤＲＡＭ
が前記制御手段を内部に有することができる。

【００２２】このように、ＤＲＡＭの限定されたアドレ
ス領域のみのリフレッシュ動作を行う場合に、リフレッ
シュサイクルを制御し、リフレッシュ動作の制御手段を
ＤＲＡＭ内部に備えるので、ＣＢＲリフレッシュまたは
ＣＢＲセルフリフレッシュを使用してリフレッシュ動作
を行うことができ、ＤＲＡＭ外部のリフレッシュ用行ア
ドレス発生回路が不要となり、ＤＲＡＭ周辺回路の簡素
化、操作性の向上およびリフレッシュ動作時の消費電力
の低減を図ることが可能となる。

【００２３】

【発明の実施の形態】図面を参照して、本発明の一実施
の形態を説明する。

【００２４】［１］構成の説明 図１は、本発明の一実施の形態におけるＤＲＡＭ装置の
構成を示すブロック図である。本実施の形態において
は、ＣＢＲセルフリフレッシュを行う場合について説明
する。

【００２５】図１に示したＤＲＡＭ装置は、制御系クロ
ックジェネレータ１１と、リフレッシュアドレス発生回
路１２と、行アドレスバッファ１３と、列アドレスバッ
ファ１４と、セルフリフレッシュサイクル制御装置１５
と、使用領域判定器１６と、リセット回路１７と、比較
器１８と、終了行アドレス記憶器１９と、開始行アドレ
ス記憶器２０と、メモリセルアレイ２２と、センスアン
プ２３と、行デコーダ２１と、列デコーダ２４とを有す
る構成となっている。

【００２６】開始行アドレス記憶器２０は、ＤＲＡＭの
使用されるアドレス領域の開始行アドレス値を格納する
レジスタである。終了行アドレス記憶器１９は、ＤＲＡ
Ｍの使用されるアドレス領域の終了行アドレス値を格納
するレジスタである。比較器１８は、ＤＲＡＭの行アド
レスバッファ１３から出力される行アドレス値と終了行
アドレス記憶器１９から出力される終了行アドレス値と
を比較する。リセット回路１７は、比較器１８から出力
される信号によって制御され、リフレッシュアドレス発
生回路１２のアドレス値を開始行アドレス値に初期化す
る。使用領域判定器１６は、開始行アドレス記憶器２０
および終了行アドレス記憶器１９から出力される開始行
アドレス値および終了行アドレス値を用いて、ＤＲＡＭ
の使用されるアドレス行数を演算する。セルフリフレッ
シュサイクル制御装置１５は、使用領域判定器１６の演
算結果を入力し、リフレッシュ動作が必要な行数に応じ
た適正なＣＢＲセルフリフレッシュ制御を行う。

【００２７】［２］動作の説明 図２は、図１に示したＤＲＡＭ装置の動作を示すフロー
チャートである。図１および図２を用いて、本発明の一
実施の形態における動作を説明する。

【００２８】初めに、ＤＲＡＭの使用アドレス領域の開
始行アドレス値を開始行アドレス記憶器２０に設定し、
終了行アドレス値を終了行アドレス記憶器１９に設定す
る。設定は、新規に追加されたサイクルによって行う。

【００２９】開始行アドレス設定サイクルは、ＤＲＡＭ
外部からＤＲＡＭ制御端子への制御信号の入力とＤＲＡ
Ｍアドレス端子への開始行アドレス値の入力とによって
行われる。ＤＲＡＭ外部から出力された制御信号を入力
した制御系クロックジェネレータ１１は、開始行アドレ
ス記憶器２０およびリセット回路１７にレジスタ設定信
号を出力し、行アドレスバッファ１３にアドレスバッフ
ァ制御信号を出力する。アドレスバッファ制御信号によ
って活性化された行アドレスバッファ１３は、ＤＲＡＭ
外部から出力された開始行アドレスを入力し、開始行ア
ドレス値を開始行アドレス記憶器２０に出力する。開始
行アドレス記憶器２０は、レジスタ設定信号入力と開始
行アドレス値入力とによって開始行アドレス値を設定し
た後、設定された開始行アドレス値をリセット回路１７
に出力する。リセット回路１７は、レジスタ設定信号と
開始行アドレス値を入力し、リフレッシュアドレス発生
回路１２にリセット信号と開始行アドレス値を出力す
る。リフレッシュアドレス発生回路１２は、リセット信
号および開始行アドレス値を入力し、アドレスカウンタ
の値を開始行アドレス値に初期化し、開始行アドレス設
定サイクルを終了する。

【００３０】終了行アドレス設定サイクルは、ＤＲＡＭ
外部からＤＲＡＭ制御端子への制御信号の入力とＤＲＡ
Ｍアドレス端子への終了行アドレス値の入力とによって
行われる。ＤＲＡＭ外部から出力された制御信号を入力
した制御系クロックジェネレータ１１は、終了行アドレ
ス記憶器１９にレジスタ設定信号を出力し、行アドレス
バッファ１３にアドレスバッファ制御信号を出力する。
アドレスバッファ制御信号によって活性化された行アド
レスバッファ１３は、ＤＲＡＭ外部から出力された終了
行アドレスを入力し、終了行アドレス値を終了行アドレ
ス記憶器１９に出力する。終了行アドレス記憶器１９
は、レジスタ設定信号入力と終了行アドレス値入力とに
よって終了行アドレス値を設定し、終了行アドレス設定
サイクルを終了する。

【００３１】開始行アドレス設定サイクルおよび終了行
アドレス設定サイクルを終了した後に、ＤＲＡＭ制御に
よってＣＢＲリフレッシュおよびＣＢＲセルフリフレッ
シュを行った場合の動作を説明する。

【００３２】［Ａ］ＣＢＲリフレッシュを行った場合の
動作 ＤＲＡＭ外部から出力されたＣＢＲコントロール信号入
力（ステップ１；以下Ｓ１と記述する）によって、ＤＲ
ＡＭ内部の制御系クロックジェネレータ１１は、リフレ
ッシュアドレス発生回路１２にリフレッシュ制御信号を
出力し、比較器１８と終了行アドレス記憶器１９とに比
較動作制御信号を出力し、行アドレスバッファ１３にア
ドレスバッファ制御信号を出力する（Ｓ２）。

【００３３】リフレッシュ制御信号を入力したリフレッ
シュアドレス発生回路１２は、行アドレス値を行アドレ
スバッファに出力する（Ｓ３）。

【００３４】行アドレスバッファ１３は、リフレッシュ
アドレス発生回路１２から出力された行アドレス値を取
り込んで、比較器１８および行デコーダ２１に出力する
（Ｓ４）。行デコーダ２１、メモリセルアレイ２２およ
びセンスアンプ２３は、従来のＤＲＡＭと同様のリフレ
ッシュ動作を行う（Ｓ５）。比較動作制御信号を入力し
た終了行アドレス記憶器１９は、終了行アドレス値を比
較器１８に出力する（Ｓ６）。比較器１８は、行アドレ
スバッファ１３から入力したアドレス値と終了行アドレ
ス記憶器１９から入力した終了行アドレス値とをそれぞ
れ取り込む（Ｓ７）。これらＳ４〜Ｓ７の動作におい
て、Ｓ４，Ｓ５の動作とＳ６，Ｓ７の動作とは、並行し
て行われる。

【００３５】比較器１８は、取り込んだアドレス値を比
較する（Ｓ８）。比較した結果、アドレス値が一致した
場合はリセット制御信号をリセット回路１７に出力する
（Ｓ９）。リセット制御信号を入力したリセット回路１
７は、リフレッシュアドレス発生回路１２のアドレス値
を開始行アドレス値に初期化する（Ｓ１０）。アドレス
が一致しない場合はリセット回路１７のリセットを行わ
ない。

【００３６】ＲＡＳ信号およびＣＡＳ信号のうちのいず
れかがハイレベルとなっていれば（Ｓ１１）、ＣＢＲが
継続して入力されたか否かを判定し（Ｓ１２）、入力さ
れていれば、ＤＲＡＭの動作は次のＣＢＲリフレッシュ
サイクルに移行し、入力されていなければ、ＣＢＲリフ
レッシュを終了する。

【００３７】［Ｂ］ＣＢＲセルフリフレッシュを行った
場合の動作 ＤＲＡＭ外部から出力されたＣＢＲコントロール信号入
力（Ｓ１）後、最初の行アドレスのリフレッシュ動作に
ついては、上述したＣＢＲリフレッシュの場合と同様の
動作を行う（Ｓ２〜Ｓ１０）。

【００３８】以後、ＲＡＳ信号とＣＡＳ信号とがいずれ
もローレベルであって（Ｓ１１）、リフレッシュサイク
ルの設定が変更されていなくて（Ｓ１３）、ＲＡＳ信号
とＣＡＳ信号とがローレベルのまま変化せずに規定の時
間を経過すると（Ｓ１４）、従来のＤＲＡＭであればＤ
ＲＡＭ内部でＣＢＲセルフリフレッシュ動作に自動的に
移行するが、本実施の形態の動作では、ＣＢＲセルフリ
フレッシュ動作に移行する前に、ＣＢＲセルフリフレッ
シュサイクルの変更を行う動作に移行する（Ｓ１５）。

【００３９】まず制御系クロックジェネレータ１１は、
セルフリフレッシュサイクル制御装置１５、使用領域判
定器１６、開始行アドレス記憶器２０および終了行アド
レス記憶器１９に、サイクル変更制御信号を出力する
（Ｓ１６）。サイクル変更制御信号を入力した使用領域
判定器１６は、開始行アドレス記憶器２０および終了行
アドレス記憶器１９から、それぞれ開始行アドレス値お
よび終了行アドレス値を取り込む（Ｓ１７）。開始行ア
ドレス値および終了行アドレス値を取り込んだ使用領域
判定器１６は、使用アドレス行数を演算する（Ｓ１
８）。演算を終えた使用領域判定器１６は、演算結果で
ある使用行数値をセルフリフレッシュサイクル制御装置
１５に出力する（Ｓ１９）。使用行数値を入力したセル
フリフレッシュサイクル制御装置１５は、セルフリフレ
ッシュ時の動作制御において適正なセルフリフレッシュ
サイクルまたは適正なセルフリフレッシュ回数でのリフ
レッシュ制御が可能な設定となる（Ｓ２０）。設定完了
後、ＤＲＡＭは、適正なリフレッシュ周期で、上述した
ＣＢＲリフレッシュ時と同様の処理（Ｓ２〜Ｓ１０）を
行って、ＤＲＡＭ外部からＣＢＲセルフリフレッシュ終
了の制御が行われるまで、ＤＲＡＭ内部で自動的にリフ
レッシュ動作を繰り返す（Ｓ２１）。

【００４０】

【実施例】

［第１の実施例］図３は、本発明の第１の実施例におけ
るＤＲＡＭ装置の一部の構成を示すブロック図であり、
図１に示したリフレッシュアドレス発生回路１２とリセ
ット回路１７と比較器１８とを示している。図４は、本
発明の第１の実施例におけるＤＲＡＭ装置の一部の構成
を示すブロック図であり、図１に示した制御系クロック
ジェネレータ１１とリフレッシュアドレス発生回路１２
とセルフリフレッシュサイクル制御装置１５と使用領域
判定器１６とを示している。図１、図３および図４を用
いて、本発明の第１の実施例について説明する。

【００４１】ここで、図１に示した開始行アドレス記憶
器２０および終了行アドレス記憶器１９は、行アドレス
バッファから出力されたアドレスデータを取り込んで保
持するフリップフロップなどのラッチ回路で構成する。

【００４２】図３に示したリセット回路１７は、ラッチ
回路２５と、リセット動作制御回路２６とを有する構成
となっている。ラッチ回路２５は、開始行アドレス値を
取り込んで保持し、開始行アドレス値をリフレッシュア
ドレス発生回路１２に出力する。リセット動作制御回路
２６は、リセット制御信号を入力して、リセット動作制
御信号をリフレッシュアドレス発生回路１２に出力す
る。

【００４３】図３に示した比較器１８は、リセット制御
信号出力回路２８と、アドレス値比較回路２９と、比較
動作制御回路３０と、ラッチ回路３１，３２とを有する
構成となっている。比較動作制御回路３０は、比較器１
８内の動作制御を行う。ラッチ回路３２は、リフレッシ
ュ行アドレス値を取り込む。ラッチ回路３１は、終了行
アドレス値を取り込む。アドレス値比較回路２９は、ラ
ッチ回路３１に取り込まれたデータとラッチ回路３２に
取り込まれたデータとを比較する。リセット制御信号出
力回路２８は、アドレス値比較回路２９の出力をもとに
リセット回路１７の動作制御を行う。

【００４４】また、比較器１８は、リフレッシュ行アド
レス値と終了行アドレス値とが一致した場合にアドレス
値比較回路２９の出力レベルが変化する。リセット制御
信号出力回路２８は、この出力レベルの変化を検知し、
リセット回路１７を動作させるリセット制御信号を出力
する。リセット回路１７は、リセット制御信号によって
動作を開始し、リセット動作制御信号とラッチ回路２５
にラッチされた開始行アドレス値とをリフレッシュアド
レス発生回路１２に出力し、リフレッシュアドレス発生
回路１２の発生アドレス値の初期化を行う。

【００４５】図４に示した制御系クロックジェネレータ
１１は、コントロール回路３４と、クロックジェネレー
タ３５と、リフレッシュサイクル発生回路３６とを有す
る構成となっている。

【００４６】図４に示した使用領域判定器１６は、減算
器４６と、ラッチ回路４７，４８とを有する構成となっ
ている。ラッチ回路４７，４８は、開始行アドレス値お
よび終了行アドレス値とを取り込む。減算器４６は、ラ
ッチ回路４７，４８でラッチされたデータを用いて（終
了行アドレス値−開始行アドレス値）の減算を行ってリ
フレッシュ行数を演算する。演算結果である使用アドレ
ス行数値は、セルフリフレッシュサイクル制御装置１５
に出力される。

【００４７】図４に示したセルフリフレッシュサイクル
制御装置１５は、リフレッシュサイクル制御回路３８
と、セルフリフレッシュ動作制御回路３９と、比較器４
０，４１と、リフレッシュカウンタ４２と、全アドレス
行数値４３と、ラッチ回路４４とを有する構成となって
いる。セルフリフレッシュ動作制御回路３９は、セルフ
リフレッシュサイクル制御装置１５内の動作を制御す
る。ラッチ回路４４は、使用領域判定器１６から出力さ
れた演算結果である使用アドレス行数値を取り込み、取
り込んだ値を比較器４１に出力する。リフレッシュカウ
ンタ４２は、制御系クロックジェネレータ１１内のリフ
レッシュサイクル発生回路３６が出力するリフレッシュ
回数をカウントし、カウント値を比較器４０に出力す
る。全アドレス行数値はＤＲＡＭ製造時に記憶された全
行数値であり、比較器４０に出力される。比較器４１
は、ラッチ回路４４の出力値とリフレッシュカウンタ４
２の出力値とを比較し、それぞれの数値が一致した場合
に、リフレッシュサイクル制御回路３８に信号を出力す
る。比較器４０は、全アドレス行数値４３とリフレッシ
ュカウンタ４２の出力値とを比較し、それぞれの数値が
一致した場合に、リフレッシュサイクル制御回路３８に
信号を出力する。リフレッシュサイクル制御回路３８
は、制御系クロックジェネレータ１１内のリフレッシュ
サイクル発生回路３６に制御信号を出力し、リフレッシ
ュ動作を制御する。リフレッシュ動作は、比較器４１の
信号で一時停止し、比較器４２の信号で開始するような
制御が行われる。

【００４８】この制御によって、全行アドレスにＣＢＲ
セルフリフレッシュを行うのに要する時間内に、使用ア
ドレス行数のみのリフレッシュ動作を行う。

【００４９】［第２の実施例］図５は、本発明の第２の
実施例におけるＤＲＡＭ装置の一部の構成を示すブロッ
ク図であり、図１に示したセルフリフレッシュサイクル
制御装置１５と、図４に示したリフレッシュサイクル発
生回路３６とを示している。図５を用いて、本発明の第
２の実施例について説明する。

【００５０】図５に示したセルフリフレッシュサイクル
制御装置１５は、リフレッシュサイクル制御回路５１
と、セルフリフレッシュ動作制御回路５２と、比較器５
３，５４と、ラッチ回路５５，５６と、リフレッシュカ
ウンタ５７とを有する構成となっている。

【００５１】図５に示した第２の実施例において、図４
に示した第１の実施例との構成上の相違点は、使用領域
判定器１６および全アドレス行数値４３を不要とし、セ
ルフリフレッシュサイクル制御装置１５内に開始行アド
レス値および終了行アドレス値を格納するラッチ回路５
６，５５を含む点である。

【００５２】また動作上の相違点は、第１の実施例では
使用アドレス行数値を使用して動作制御を行っていたの
に対して、第２の実施例では、使用領域判定器１６が行
う減算動作を省略し、開始行アドレス値および終了行ア
ドレス値を、開始行アドレス記憶器２０および終了行ア
ドレス記憶器１９からセルフリフレッシュサイクル制御
装置１５内のラッチ回路５６，５５に直接取り込み、開
始行アドレス値と終了行アドレス値とを直接リフレッシ
ュカウンタ５７の値と比較し、動作制御を行っている。

【００５３】第２の実施例においては、上述した第１の
実施例との構成および動作の違いによって、回路の簡素
化および動作の高速化を図ることができる。

【００５４】［第３の実施例］図６は、本発明の第３の
実施例におけるＤＲＡＭ装置の一部の構成を示すブロッ
ク図であり、図１に示したセルフリフレッシュサイクル
制御装置１５と、図４に示したクロックジェネレータ３
５およびリフレッシュサイクル発生回路と、スイッチ５
８とを示している。図６を用いて、本発明の第３の実施
例について説明する。

【００５５】上述した第１の実施例においては、ＣＢＲ
セルフリフレッシュ動作時に、全行アドレスにＣＢＲセ
ルフリフレッシュを行うのに要する時間内に、使用アド
レス行数のみのリフレッシュ動作を行う制御を実現し
た。しかし、第３の実施例においては、全行アドレスを
リフレッシュする際の１アドレスに対するリフレッシュ
サイクル時間を、（全行数／使用行数）の比率で拡張さ
せ、単位時間当たりのリフレッシュ回数を減少させる。

【００５６】図６に示したセルフリフレッシュサイクル
制御装置１５は、分周器６１と、セルフリフレッシュ動
作制御回路６２と、分周比演算器６３と、全アドレス行
数値６４と、ラッチ回路６５とを有する構成となってい
る。セルフリフレッシュ動作制御回路６２は、セルフリ
フレッシュサイクル制御装置１５内の各回路部の動作
と、リフレッシュサイクル発生回路３６と、スイッチ５
８とを制御する。ラッチ回路６５は、使用アドレス行数
値を取り込み、分周比演算器６３に出力する。全アドレ
ス行数値６４は、第１の実施例と同様に、ＤＲＡＭ製造
時に回路的に記憶された全行数値であり、分周比演算器
６３に出力される。分周比演算器６３は、演算後の分周
比を分周器６１に出力する。分周器６１は、クロックジ
ェネレータ３５が生成して出力したリフレッシュサイク
ルを、分周比演算器６３から出力された分周比で分周
し、分周したリフレッシュサイクルをスイッチ５８に出
力する。セルフリフレッシュ動作制御回路６２は、スイ
ッチ５８を制御し、クロックジェネレータ３５から入力
される信号と分周器６１から入力される信号とを切り替
えてリフレッシュサイクル発生回路３６に出力する。

【００５７】図６に示した第３の実施例においては、リ
フレッシュサイクル発生回路３６の動作サイクル時間を
長くするので、リフレッシュサイクル発生回路３６の動
作電力を低減することができる。

【００５８】

【発明の効果】以上説明したように本発明は、ＤＲＡＭ
外部のリフレッシュ制御装置のリフレッシュ用行アドレ
ス発生回路を削除することができ、それによってリフレ
ッシュ制御装置の消費電力を低減することができるとい
う効果を有する。また、ＣＢＲリフレッシュまたはＣＢ
Ｒセルフリフレッシュを用いてＤＲＡＭの使用アドレス
領域のみのリフレッシュ動作を実現することによって、
ＤＲＡＭのリフレッシュ操作を簡素化することができる
という効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施の形態におけるＤＲＡＭ装置の
構成を示すブロック図

【図２】図１に示したＤＲＡＭ装置の動作を示すフロー
チャート

【図３】本発明の第１の実施例におけるＤＲＡＭ装置の
一部の構成を示すブロック図

【図４】本発明の第１の実施例におけるＤＲＡＭ装置の
一部の構成を示すブロック図

【図５】本発明の第２の実施例におけるＤＲＡＭ装置の
一部の構成を示すブロック図

【図６】本発明の第３の実施例におけるＤＲＡＭ装置の
一部の構成を示すブロック図

【図７】ＲＡＳオンリーリフレッシュ（ＲＯＲ）の動作
を示すタイミングチャート

【図８】ＣＡＳビフォーＲＡＳリフレッシュ（ＣＢＲリ
フレッシュ）の動作を示すタイミングチャート

【図９】ＣＡＳビフォーＲＡＳセルフリフレッシュ（Ｃ
ＢＲセルフリフレッシュ）の動作を示すタイミングチャ
ート

【図１０】従来例におけるＤＲＡＭリフレッシュ装置の
構成を示すブロック図

【符号の説明】

１ ＤＲＡＭ ２ コントロール部 ３ ＣＰＵ ４ アドレス発生回路 ５ リフレッシュ用行アドレス発生回路 ６ セレクタ ７ リフレッシュタイマ ８ タイミング発生回路 １１ 制御系クロックジェネレータ １２ リフレッシュアドレス発生回路 １３ 行アドレスバッファ １４ 列アドレスバッファ １５ セルフリフレッシュサイクル制御装置 １６ 使用領域判定器 １７ リセット回路 １８，４０，４１，５３，５４ 比較器 １９ 終了行アドレス記憶器 ２０ 開始行アドレス記憶器 ２１ 行デコーダ ２２ メモリセルアレイ ２３ センスアンプ ２４ 列デコーダ ２５，３１，３２，４４，４７，４８，５５，５６，６
５ ラッチ回路 ２６ リセット動作制御回路 ２８ リセット制御信号出力回路 ２９ アドレス値比較回路 ３０ 比較動作制御回路 ３４ コントロール回路 ３５ クロックジェネレータ ３６ リフレッシュサイクル発生回路 ３８，５１ リフレッシュサイクル制御回路 ３９，５２，６２ セルフリフレッシュ動作制御回路 ４２，５７ リフレッシュカウンタ ４３，６４ 全アドレス行数値 ４６ 減算器 ５８ スイッチ ６１ 分周器 ６３ 分周比較演算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＤＲＡＭと、該ＤＲＡＭの使用領域の開
   始行アドレスおよび終了行アドレスを示す行アドレス情
   報を設定する第１の手段と該行アドレス情報を用いて該
   ＤＲＡＭの使用領域に応じてリフレッシュ動作を行うた
   めのリフレッシュ用行アドレスを生成する第２の手段と
   を備えて該ＤＲＡＭのリフレッシュ動作を制御する制御
   手段とを有し、該ＤＲＡＭ内の情報を確保するリフレッ
   シュ動作を該リフレッシュ用行アドレスのみについて行
   うＤＲＡＭ装置において、 該制御手段が、ＤＲＡＭの使用領域に応じて設定される
   該リフレッシュ用行アドレスの行数に対応してリフレッ
   シュサイクルを制御する第３の手段を有することを特徴
   とする、ＤＲＡＭ装置。
2. 【請求項２】 前記ＤＲＡＭが前記制御手段を内部に有
   する、請求項１に記載のＤＲＡＭ装置。