KR101002378B1 - 반도체 기억 장치의 리프레시 제어 방법 및 그 제어방법을 갖는 반도체 기억 장치 - Google Patents

반도체 기억 장치의 리프레시 제어 방법 및 그 제어방법을 갖는 반도체 기억 장치 Download PDF

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히가시호미츠히로
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후지쯔 세미컨덕터 가부시키가이샤
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Abstract

본 발명은 리프레시 동작을 외부 액세스와는 별도로 실행하는 경우에, 저소비 전류 동작을 실현하면서 외부 액세스와의 사이에서 모순 없이 리프레시 동작을 행할 수 있는 반도체 기억 장치 및 리프레시 제어 방법을 제공하는 것을 목적으로 한다.
외부 액세스 동작의 실행중(3)에는 리프레시 동작은 금지된다. 그 동안에, 1회째의 리프레시 동작 개시 요구(8)에 대해서는 리프레시 동작에 있어서의 내부 동작의 제어를 실행(11)하지만, 2회째 이후의 리프레시 동작 개시 요구(9, 10)에 대해서는 내부 동작의 실행을 금지(12, 13)한다. 외부 액세스 동작 실행중(3)이고 리프레시 동작이 금지되어 있을 때에 리프레시 동작 개시 요구(8, 9, 10)가 선행하여 복수회 출력되더라도 단지 내부 동작만이 선행하여 실행되지 않고 외부 액세스 동작 실행 종료(4) 이후의 리프레시 동작의 실행을 확실하게 실행할 수 있다.

Description

반도체 기억 장치의 리프레시 제어 방법 및 그 제어 방법을 갖는 반도체 기억 장치{REFRESH CONTROL METHOD OF SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY DEVICE COMPRISING THE SAME CONTROL METHOD}
도 1은 본 발명의 제1 원리 설명도.
도 2는 본 발명의 제2 원리 설명도.
도 3은 제1 실시예의 회로 블록도.
도 4는 제2 실시예의 회로 블록도.
도 5는 리프레시 동작 개시 요구 생성 회로의 구체예를 도시하는 회로 블록도.
도 6은 카운트업 감시 회로의 구체예를 도시하는 회로도.
도 7은 구체예의 회로 동작을 도시하는 타이밍도.
도 8은 제1 실시예의 동작을 도시하는 타이밍도.
도 9는 제2 실시예의 동작을 도시하는 타이밍도.
도 10은 종래 기술의 리프레시 동작(1)을 도시하는 타이밍도.
도 11은 종래 기술의 리프레시 동작(2)을 도시하는 타이밍도.
도 12는 리프레시 솎아냄 동작을 도시하는 타이밍도.
도 13은 부분 리프레시 동작을 도시하는 타이밍도.
도 14는 외부 액세스 동작시의 과제를 도시하는 타이밍도.
도 15는 외부 액세스 동작 우선 모드 설정시의 과제를 도시하는 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 외부 액세스 동작 개시 요구
2 : 외부 액세스 동작 실행 개시
3 : 외부 액세스 동작 실행중
4 : 외부 액세스 동작 실행 종료
5 : 외부 액세스 동작 우선 모드 설정
6 : 외부 액세스 동작 우선 모드 설정중
7 : 외부 액세스 동작 우선 모드 해제
8 : 리프레시 동작 개시 요구(1회째)
9 : 리프레시 동작 개시 요구(2회째)
10 : 리프레시 동작 개시 요구(3회째)
11 : 내부 동작의 제어
12, 13 : 리프레시 동작의 실행 금지
21, 31 : I/O계 회로
22 : 리프레시 동작 개시 요구 생성 회로
23, 33 : 액세스 아비터
24 : 메모리 코어 제어 회로
25 : 카운트업 감시 회로
26 : 리프레시 어드레스 카운터
27 : 리프레시 금지 어드레스 설정 회로
28 : 리프레시 어드레스 아비터
29 : 메모리 코어
본 발명은 리프레시 동작이 필요한 반도체 기억 장치 및 리프레시 제어 방법에 관한 것으로서, 특히 외부 액세스 동작과는 독립적으로 리프레시 동작을 내부 액세스 동작으로서 행할 때에, 적합한 리프레시 동작의 제어를 행할 수 있는 반도체 기억 장치 및 리프레시 제어 방법에 관한 것이다.
다이내믹 랜덤 액세스 메모리(이하, DRAM)로 대표되는 휘발성 반도체 기억 장치에서는, 메모리 셀에 기억된 데이터를 유지시키기 위해서 정기적으로 리프레시 동작을 행할 필요가 있다.
도 10은 종래 기술에 있어서의 일반적인 리프레시 동작 중, 스탠바이 상태에 있어서 소정 주기마다 자동적으로 리프레시 동작이 실행되는 소위 셀프 리프레시 동작에 대한 동작 파형을 도시하고 있다. 도 10 중 (A)는 비동기식 DRAM의 경우의 제어를 나타내고 있고, 예를 들면, CAS Before RAS 리프레시 동작으로 셀프 리프레시 동작이 행해진다. 외부 제어 신호 /RAS, /CAS에 대해서, /RAS 신호의 부논리 레벨 천이에 앞서 /CAS 신호를 부논리 레벨로 천이한다고 하는 통상의 액세스 동작과 는 반대의 신호 천이 시퀀스에 의해 셀프 리프레시 동작이 제어되고 있다. 외부 제어 신호 /RAS, /CAS가 함께 부논리 레벨의 상태로 셀프 리프레시 동작의 상태가 유지된다. 또한, 도 10 중 (B)는 동기식 DRAM(이하, SDRAM)의 경우의 제어를 나타내고 있고, 클록 신호 CLK에 동기한 커맨드 입력으로 셀프 리프레시 동작이 행해진다. 리프레시 동작의 개시 커맨드 REF에 의해 셀프 리프레시 동작이 개시되고, 이후 셀프 리프레시 상태가 된다. 커맨드 EXIT에 의해 셀프 리프레시 상태가 종료된다.
셀프 리프레시 동작의 기간 중에는 데이터의 판독 ·기록 등의 외부 액세스 동작이 금지되며(도 10 중 (I)), 내부 액세스 동작인 리프레시 동작이 계속된다. 소정의 리프레시 주기로 출력되는 리프레시 동작 개시 요구 신호 REQ(I)에 대하여, 리프레시 어드레스 카운터의 카운트업 신호 COUNT가 출력되고 리프레시 어드레스 신호 Add(C)가 순차적으로 증분되어 간다. 그리고, 리프레시 동작 개시 요구 신호 REQ(I)에 기초하여 리프레시 실행 신호가 출력되고 리프레시 어드레스 신호 Add(C)가 나타내는 메모리 셀 영역(소정의 워드선에 접속되어 있는 메모리 셀)에 대하여 순차적으로 리프레시 동작이 행해진다.
전술한 종래 기술에 있어서의 일반적인 셀프 리프레시 동작은 외부 제어 신호 /RAS, /CAS, 또는 외부 커맨드 REF, EXIT로 제어되고 있고, 데이터의 판독 ·기록 등의 외부 액세스 동작과는 배타적으로 제어된다. 따라서, 셀프 리프레시 동작 기간 중에는 리프레시 동작 개시 요구 신호 REQ(I), 카운트업 신호 COUNT, 리프레시 어드레스 신호 Add(C) 및 리프레시 실행 신호는 1:1로 대응하고 있고, 리프레시 주기마다 순차적으로 증분되는 리프레시 어드레스 신호 Add(C)에 의해 표시되는 어드레스 영역이 순서대로 선택되어 간다.
최근, 휴대 기기의 보급에 따라 기기에 요구되는 기능이 증대해 온 결과, 종래부터 탑재되어 있던 스태틱 랜덤 액세스 메모리(이하, SRAM) 대신에 더욱 대용량의 메모리가 요구되기에 이르고 있다. 이것을 한정된 공간에 현실적인 가격으로 실장해야 하는 필요성 때문에, SRAM 메모리 셀 대신에 고집적으로 비트 단가가 싼 DRAM의 메모리 셀을 사용하면서 DRAM 등의 메모리 셀에 특유한 리프레시 동작에 관한 제어를 내장한 소위 의사 SRAM이라고 불리는 리프레시 기능 내장형 DRAM이 사용되어 오고 있다. 또한, 금후의 고속화 요구에 대하여, 동기형의 SRAM(이하, SSRAM)을 SDRAM의 메모리 셀로 실현하는 소위 의사 SSRAM인 사양도 현실적인 것이 되고 있다.
의사 SRAM 또는 의사 SSRAM은 회로 동작상 SRAM 또는 SSRAM과의 호환성을 갖추고 있기 때문에, 필요에 따라 수시 자동적으로 리프레시 동작이 실행되는 사양으로 되어 있다. 그렇기 때문에, 내부 액세스 동작인 리프레시 동작과 외부 액세스 동작인 통상의 데이터 판독 ·기록 동작은 함께 수시의 타이밍에 독립적으로 동작한다.
도 11은 종래 기술에 있어서의 의사 SRAM의 외부 액세스 동작과 리프레시 동작의 상태를 도시하고 있다. 내부 액세스 동작인 리프레시 동작은 외부 액세스 동작인 판독 ·기록 동작과는 독립적으로 행해지기 때문에, 양 동작이 중복된 경우에는 조정이 요구된다. 도 11 중 (II)는 단발의 리프레시 동작과 외부 액세스 동작이 중복된 경우이다. 리프레시 동작 개시 요구 신호 REQ(I)에 지연되어 외부 액세스 개시 요구 신호 REQ(O)가 출력되고 있다. 단발의 양 동작이 중복된 경우에는, 어느 한쪽을 우선하여 먼저 실행하고 다른 쪽을 그 후에 계속해서 실행하는 액세스 동작의 조정(아비트레이션)이 행해진다. 도 11에서는, 리프레시 어드레스 #1에 대한 리프레시 동작이 우선되어 실행되고, 이 후, 어드레스 #b에 대하여 외부 액세스 동작이 행해진다. 리프레시 동작은 리프레시 동작 개시 요구 신호 REQ(I)에 대하여 지체 없이 실행된다. 이것에 대하여 외부 액세스 동작은 외부 액세스 개시 요구 신호 REQ(O)에 대하여 지연되어 실행된다.
도 11 중 (III)은 페이지 동작 등의 외부 연속 액세스 동작이 리프레시 동작에 걸쳐 계속되는 경우이다. 연속하는 외부 액세스 동작 개시 요구 신호 REQ(O)의 기간 중에 리프레시 동작 개시 요구 신호 REQ(I)가 출력되고 있다. 일반적으로 외부 연속 액세스 동작에서는, 고속인 연속 액세스 동작이 요구되기 때문에, 이 연속 동작이 종료될 때까지 리프레시 동작의 실행이 금지 상태가 되고, 외부 연속 액세스 동작의 종료 후에 계속해서 리프레시 동작이 실행되는 조정(아비트레이션)이 행해진다. 어드레스 #c 내지 #c+k에 대한 외부 연속 액세스 동작이 우선되어 실행되고, 이 후, 리프레시 어드레스 #3에 대하여 리프레시 동작이 실행된다. 외부 연속 액세스 동작은 외부 액세스 동작 개시 요구 신호 REQ(O)에 대하여 지체 없이 실행된다. 이것에 대하여 리프레시 동작은 리프레시 동작 개시 요구 신호 REQ(I)에 대하여 지연되어 실행된다.
또한, 휴대 기기에서는 휴대 전화나 디지털 카메라 등과 같이 스탠바이 상태 로 유지되어 있는 시간이 긴 용도가 많아, 배터리 구동시의 연속 사용 시간 특성을 향상시키기 위해서, 스탠바이 상태에서의 소비 전류를 극한까지 저감시키는 것이 요구되고 있다. 따라서, DRAM 등에 있어서는, 스탠바이시에도 정기적으로 실행되는 셀프 리프레시 동작 등의 리프레시 동작에 있어서의 소비 전류의 저감이 필수로 되어 있다. 리프레시 동작시에 있어서의 소비 전류의 저감 방법으로는 리프레시 솎아냄(thinning out) 동작과 부분(partial) 리프레시 동작의 2개의 방법이 제안되어 있다.
도 12에 도시하는 리프레시 동작시의 동작 파형이 리프레시 솎아냄 동작이다. 반도체 기억 장치에 탑재되어 있는 메모리 셀은 그 전기적인 특성에 일정 폭을 갖고 있는 것이 일반적이다. 메모리 셀에 기억되어 있는 데이터 유지 특성도 일정 폭을 갖고 있고, 리프레시 동작에 있어서의 리프레시 주기 tRF는 데이터 유지 특성의 최악값에 대하여 설정되지 않으면 안된다. 이것에 대하여, 보다 양호한 데이터 유지 특성을 갖는 메모리 셀에 대해서는 설정된 리프레시 주기 tRF보다도 긴 주기로 리프레시 동작을 해주면 충분하다. 그래서, 양호한 데이터 유지 특성을 갖는 메모리 셀에 대해서는 리프레시 주기 tRF의 2주기 이상마다 1회의 리프레시 동작을 행하도록 설정한다. 이에 따라, 소정 시간당 리프레시 동작 횟수가 감소하여 리프레시 동작시에 있어서의 소비 전류를 저감시킬 수 있다.
도 12에 있어서는, 리프레시 어드레스 #1의 메모리 셀이 이것에 대응한다. 2주기에 1회, 리프레시 동작을 금지하여 리프레시 동작을 솎아내는 제어를 행하고 있다. 솎아냄 제어는 미리 데이터 유지 특성이 양호한 메모리 셀의 어드레스를 내 부의 기억 수단에 저장해 두고, 리프레시 동작 개시 요구 신호 REQ(I)마다 카운트업되는 리프레시 어드레스 카운터로부터의 리프레시 어드레스 신호 Add(C)와 비교하여 어드레스의 일치 ·불일치를 판정할 필요가 있다. 비교에 의해 어드레스가 일치하는 경우에는, 비교 신호 CMP를 정논리 레벨로 반전하여 리프레시 동작을 금지한다. 따라서, 리프레시 실행 신호의 출력에 앞서 리프레시 동작 개시 요구 신호 REQ(I)의 출력에 따른 카운트업 신호 COUNT에 의해 리프레시 어드레스 카운터가 카운트업될 필요가 있다.
도 13에 도시하는 리프레시 동작시의 동작 파형이 부분 리프레시 동작이다. 반도체 기억 장치내의 소정 메모리 셀 영역에 대해서는 리프레시 동작을 실행하지 않고, 데이터의 유지가 필요한 메모리 셀 영역에 대해서만 리프레시 동작을 행하는 방법이다. 이에 따라, 소정 시간당 리프레시 동작 횟수가 감소하여 리프레시 동작시에 있어서의 소비 전류를 저감시킬 수 있다.
도 13에 있어서는, 어드레스 #k 내지 #k+2의 메모리 셀 영역이 이것에 대응한다. 이 어드레스 영역에 대해서 리프레시 동작을 금지하고, 이 이외의 어드레스에 대해서만 리프레시 동작을 행하고 있다. 리프레시 동작의 금지 제어는 솎아냄 제어와 동일하다. 데이터를 유지할 필요가 없는 메모리 셀 영역의 어드레스를 내부의 기억 수단에 저장해 두고, 리프레시 동작 개시 요구 신호 REQ(I)마다 카운트업되는 리프레시 어드레스 카운터로부터의 리프레시 어드레스 신호 Add(C)와 비교하여 어드레스의 일치 ·불일치를 판정한다. 비교에 의해 어드레스가 일치하는 경우에는, 비교 신호 CMP를 정논리 레벨로 반전하여 리프레시 동작을 금지한다. 따라 서, 리프레시 실행 신호의 출력에 앞서 리프레시 동작 개시 요구 신호 REQ(I)의 출력에 따른 카운트업 신호 COUNT에 의해 리프레시 어드레스 카운터가 카운트업될 필요가 있다.
그러나, 의사 SRAM, 의사 SSRAM에 있어서, 리프레시 솎아냄 동작이나 부분 리프레시 동작에 의한 스탠바이시의 저소비 전류화를 실현하면서 서로 독립적으로 외부 액세스 동작과 리프레시 동작을 실행할 경우에는, 이하에 나타내는 2개의 동작상의 문제가 발생할 우려가 있다. 이 때문에, 휴대 기기 용도를 위한 반도체 기억 장치로서, DRAM이나 SDRAM 등의 리프레시 동작이 필요한 반도체 기억 장치를 의사 SRAM이나 의사 SSRAM 등의 SRAM 등에 호환 사양으로 사용할 때, 리프레시 솎아냄 동작이나 부분 리프레시 동작에 의한 스탠바이시의 저소비 전류 성능과, 리프레시 동작과는 독립적으로 실행되는 외부 액세스 동작에 있어서의 대용량 데이터의 액세스 성능이나 고속인 데이터 액세스 성능을 양립시킬 수 없다는 문제가 있다.
제1 문제를 도 14에 도시한다. 시스템의 고기능화에 따라 대용량 데이터의 고속 전송 능력이 요구되고, 또한 시스템의 I/O 버스에 있어서의 데이터 점유율의 향상이 요구되는 경우, 랜덤 페이지 동작이나 버스트 동작 등의 외부 연속 액세스 동작을 장시간에 걸쳐 계속하는 경우가 있다. 그 계속 기간은 복수의 리프레시 주기를 초과하여 계속하는 것도 생각할 수 있다.
도 14에서는, 소정의 외부 단자로의 설정 신호의 입력에 의해(도 14 중 (A)) 또는 소정 커맨드의 입력에 의해(도 14 중 (B)) 설정된 외부 연속 액세스 동작의 상태에 대하여 외부 어드레스 Add(O)를 순차적으로 전환하면서 3주기의 리프레시 주기에 걸쳐 외부 연속 액세스 동작이 계속되는 경우를 예시하고 있다. 그 동안에는 리프레시 동작이 금지되어 있음에도 불구하고, 3회의 리프레시 동작 개시 요구 신호 REQ(I)의 출력에 대하여, 그 때마다 카운트업 신호 COUNT가 출력되어 리프레시 어드레스 신호 Add(C)가 증분된다(어드레스 #1 내지 #3). 리프레시 솎아냄 동작이나 부분 리프레시 동작이 설정되어 있어서 리프레시 동작 개시 요구 신호 REQ(I)와 함께 리프레시 어드레스 카운터가 증분되기 때문이다.
이 경우, 데이터의 고속 전송 능력이나 I/O 버스 점유율의 향상이 요구되고 있기 때문에, 외부 연속 액세스 동작의 기간에 발생한 리프레시 동작 개시 요구 신호 REQ(I)에 따른 리프레시 동작은 외부 연속 액세스 동작의 종료 후에 실행되지만, 외부 연속 액세스 동작의 기간이 전술한 바와 같이 3주기의 리프레시 주기를 초과하여 계속해 버리면, 외부 연속 액세스 동작 후에 실행되는 리프레시 동작의 어드레스는 3회의 카운트업에 의해 설정되어 있는 리프레시 어드레스 #3이 된다. 그 이전의 리프레시 어드레스 #1, #2에 대해서는 리프레시 동작은 행해지지 않고, 1 리프레시 사이클 경과 후의 다음 리프레시 동작의 타이밍까지 대기해야만 한다. 다음 리프레시 동작의 타이밍에 외부 연속 액세스 동작이 실행되어 버리면, 더욱이 다음 리프레시 동작의 타이밍까지 연기되어 버리는 경우도 있다. 그 사이에 데이터가 소실되어 버릴 우려가 있다는 문제가 있다.
제2 문제를 도 15에 나타낸다. 시스템의 고기능화에 따라 고속인 데이터 액세스 성능이 요구되는 경우, 리프레시 동작의 영향을 받지 않고 외부 액세스 동작 이 우선적으로 실행되는 설정이 필요하게 되는 것도 생각할 수 있다.
도 15에서는, 소정의 외부 단자로의 설정 신호의 입력 또는 소정 커맨드의 입력 등에 의해 외부 액세스 동작 우선 모드를 설정하는 기능을 갖는 의사 DRAM 등의 반도체 기억 장치를 상정하고 있다. 외부 액세스 동작 우선 모드가 설정되어 리프레시 동작이 금지되어 있음에도 불구하고, 2회의 리프레시 동작 개시 요구 신호 REQ(I)의 출력에 대하여, 그 때마다 카운트업 신호 COUNT가 출력되어 리프레시 어드레스 신호 Add(C)가 증분된다(어드레스 #1, #2). 리프레시 솎아냄 동작이나 부분 리프레시 동작이 설정되어 있어서 리프레시 동작 개시 요구 신호 REQ(I)와 함께 리프레시 어드레스 카운터가 증분되기 때문이다.
이 경우, 고속인 데이터 액세스 성능이 요구되고 있기 때문에, 외부 액세스 동작 우선 모드의 기간에 발생한 리프레시 동작 개시 요구 신호 REQ(I)에 따른 리프레시 동작은 외부 액세스 동작 우선 모드의 설정 해제 후에 행해지지만, 외부 액세스 동작 우선 모드의 기간이 전술한 바와 같이 2주기의 리프레시 주기를 초과하여 계속해 버리면, 외부 액세스 동작 우선 모드 해제 후에 실행되는 리프레시 동작의 어드레스는 그 후의 카운트업에 의해 설정되는 리프레시 어드레스 #3이 된다. 그 이전의 리프레시 어드레스 #1, #2에 대해서는 리프레시 동작은 행해지지 않고, 1 리프레시 사이클 경과 후의 다음 리프레시 동작의 타이밍까지 대기해야만 한다. 다음 리프레시 동작의 타이밍에 외부 액세스 동작 우선 모드가 설정되어 버리면, 더욱이 다음 리프레시 동작의 타이밍까지 연기되어 버리는 경우도 있다. 그 사이에 데이터가 소실되어 버릴 우려가 있다는 문제가 있다.
본 발명은 전술한 종래 기술의 문제점을 해소하기 위해서 이루어진 것으로서, 리프레시 동작을 외부 액세스 동작과는 독립적으로 내부 액세스 동작으로서 실행하는 경우에, 저소비 전류 동작을 실현하면서 외부 액세스 동작과의 사이에서 모순 없이 확실하게 동작하는 리프레시 동작을 실행할 수 있는 반도체 기억 장치 및 리프레시 제어 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 청구항 1에 따른 반도체 기억 장치의 리프레시 제어 방법은, 외부로부터의 요구에 기초하여 실행되는 외부 액세스 동작과 내부에서 자동적으로 실행되는 리프레시 동작이 실행되는 반도체 기억 장치의 리프레시 제어 방법에 있어서, 리프레시 동작에 우선하여 실행되는 외부 액세스 동작의 동작 기간 중에, 리프레시 동작의 개시 요구의 발생 횟수를 감시하고, 발생 횟수에 따라 리프레시 동작에 있어서의 내부 동작을 제어하는 것을 특징으로 한다.
또한, 청구항 9에 따른 반도체 기억 장치는, 외부로부터의 요구에 기초하여 실행되는 외부 액세스 동작과 내부에서 자동적으로 실행되는 리프레시 동작이 실행되는 반도체 기억 장치에 있어서, 외부 액세스 동작 및 리프레시 동작의 동작 상태를 통지하는 동작 상태 통지부와; 리프레시 동작 개시 요구 신호를 출력하는 리프레시 동작 개시 요구 생성부와; 동작 상태 통지부가 외부 액세스 동작의 동작 상태인 것을 통지하고 있는 경우, 리프레시 동작 개시 요구 신호의 발생 횟수를 감시하고, 발생 횟수에 따라 리프레시 동작에 있어서의 내부 동작을 제어하는 감시부를 구비하는 것을 특징으로 한다.
청구항 1의 반도체 기억 장치의 리프레시 제어 방법 또는 청구항 9의 반도체 기억 장치에서는, 리프레시 동작에 우선하여 실행되는 외부 액세스 동작의 동작 기간 중에, 리프레시 동작의 개시 요구인 리프레시 동작 개시 요구 신호가 발생하여도 그 신호의 발생 횟수에 따라 리프레시 동작에 있어서의 내부 동작이 제어된다.
이에 따라, 리프레시 동작에 우선하여 실행되는 외부 액세스 동작의 동작 기간 중에 있어서도, 리프레시 동작에 필요한 내부 동작의 제어 상태가 필요에 따라 유지되고, 그 후의 리프레시 동작을 확실하게 행할 수 있다.
또한, 청구항 2에 따른 반도체 기억 장치의 리프레시 제어 방법은, 외부로부터의 요구에 기초하여 실행되는 외부 액세스 동작과 내부에서 자동적으로 실행되는 리프레시 동작이 실행되는 반도체 기억 장치의 리프레시 제어 방법에 있어서, 외부로부터의 설정에 의해 외부 액세스 동작을 우선하여 실행하기 위해서 리프레시 동작의 실행이 금지되어 있는 기간 중에, 리프레시 동작의 개시 요구의 발생 횟수를 감시하고, 발생 횟수에 따라 리프레시 동작에 있어서의 내부 동작을 제어하는 것을 특징으로 한다.
또한, 청구항 10에 따른 반도체 기억 장치는, 외부로부터의 요구에 기초하여 실행되는 외부 액세스 동작과 내부에서 자동적으로 실행되는 리프레시 동작이 실행되는 반도체 기억 장치에 있어서, 외부로부터의 리프레시 동작의 실행 금지 설정에 기초하여 리프레시 동작의 실행 금지 상태를 통지하는 금지 설정 통지부와; 리프레시 동작 개시 요구 신호를 출력하는 리프레시 동작 개시 요구 생성부와; 금지 설정 통지부가 리프레시 동작의 실행 금지 상태인 것을 통지하고 있는 경우, 리프레시 동작 개시 요구 신호의 발생 횟수를 감시하고, 발생 횟수에 따라 리프레시 동작에 있어서의 내부 동작을 제어하는 감시부를 구비하는 것을 특징으로 한다.
청구항 2의 반도체 기억 장치의 리프레시 제어 방법 또는 청구항 10의 반도체 기억 장치에서는, 외부로부터의 설정에 의해 리프레시 동작의 실행이 금지되어 있는 기간 중에, 리프레시 동작의 개시 요구인 리프레시 동작 개시 요구 신호가 발생하여도 그 신호의 발생 횟수에 따라 리프레시 동작에 있어서의 내부 동작이 제어된다.
이에 따라, 외부로부터의 설정에 의해 리프레시 동작의 실행이 금지되어 있는 기간 중에 있어서도, 리프레시 동작에 필요한 내부 동작의 제어 상태가 필요에 따라 유지되고, 그 후의 리프레시 동작이 확실하게 행해진다.
또한, 청구항 3에 따른 반도체 기억 장치의 리프레시 제어 방법은 청구항 1 또는 2에 기재한 반도체 기억 장치의 리프레시 제어 방법에 있어서, 발생 횟수가 2회 이상인 경우, 2회째 이후의 개시 요구에 대해서는 내부 동작을 실행하지 않는 것을 특징으로 한다.
또한, 상기 반도체 기억 장치는, 감시부는 2회째 이후의 리프레시 동작 개시 요구 신호에 대하여, 리프레시 동작에 있어서의 내부 동작을 실행하지 않는 것이 바람직하다.
청구항 3의 반도체 기억 장치의 리프레시 제어 방법 또는 상기 반도체 기억 장치에서는, 외부 액세스 동작의 동작 기간 중 또는 리프레시 동작의 실행 금지 기간 중에 발생하는 1회째의 리프레시 동작 개시 요구 신호에 대해서는, 리프레시 동 작에 있어서의 내부 동작이 제어되면서, 2회째 이후의 리프레시 동작 개시 요구 신호에 대해서는, 리프레시 동작에 있어서의 내부 동작이 실행되지 않는다.
이에 따라, 외부 액세스 동작의 동작 기간 중 또는 리프레시 동작의 실행 금지 기간 중에, 2회 이상의 리프레시 동작 개시 요구 신호가 발생하여도 2회째 이후의 리프레시 동작 개시 요구 신호에 의해 내부 동작의 제어 상태가 치환되어 버리는 일은 없다. 외부 액세스 동작의 종료 후 또는 리프레시 동작의 실행 금지 기간의 종료 후의 리프레시 동작에 있어서, 리프레시 동작 개시 요구 신호가 출력되고 있었음에도 불구하고 리프레시 동작이 실행되지 않는 경우가 없게 착실하게 리프레시 동작이 실행된다.
또한, 청구항 4에 따른 반도체 기억 장치의 리프레시 제어 방법은 청구항 1 내지 청구항 3 중 적어도 어느 한 항에 기재한 반도체 기억 장치의 리프레시 제어 방법에 있어서, 내부 동작은 리프레시 동작이 실행되는 리프레시 어드레스의 발생 동작인 것을 특징으로 한다.
또한, 상기 반도체 기억 장치는 리프레시 동작에 있어서 리프레시 어드레스를 관리하는 리프레시 어드레스 카운터를 구비하고, 리프레시 동작에 있어서의 내부 동작은 리프레시 어드레스 카운터로의 카운트업 동작의 지시인 것이 바람직하다.
청구항 4의 반도체 기억 장치의 리프레시 제어 방법 또는 상기 반도체 기억 장치에서는, 외부 액세스 동작의 동작 기간 중 또는 리프레시 동작의 실행 금지 기간 중에 리프레시 동작의 개시 요구인 리프레시 동작 개시 요구 신호가 발생하여도 그 신호의 발생 횟수에 따라 리프레시 어드레스의 발생 동작 또는 리프레시 카운터로의 카운트업 동작의 지시가 제어된다.
또는, 1회째의 리프레시 동작 개시 요구 신호에 대해서는, 리프레시 어드레스의 발생 동작 또는 리프레시 카운터로의 카운트업 동작의 지시가 행해지고, 2회째 이후의 리프레시 동작 개시 요구 신호에 대해서는, 리프레시 어드레스의 발생 동작 또는 리프레시 어드레스 카운터로의 카운트업 동작의 지시는 행해지지 않는다.
이에 따라, 외부 액세스 동작의 동작 기간 중 또는 리프레시 동작의 실행 금지 기간 중에 있어서도, 리프레시 어드레스의 발생 동작 또는 리프레시 어드레스 카운터로의 카운트업 동작의 지시가 리프레시 동작의 필요에 따라 행해지고, 외부 액세스 동작 기간의 종료 후 또는 리프레시 동작의 실행 금지 기간의 종료 후에 리프레시 동작이 확실하게 행해진다.
또는, 외부 액세스 동작의 동작 기간 중 또는 리프레시 동작의 실행 금지 기간 중에, 2회 이상의 리프레시 동작 개시 요구 신호가 발생하여도 2회째 이후의 리프레시 동작 개시 요구 신호에 의해 리프레시 어드레스가 전환되어 버리는 일은 없다. 외부 액세스 동작 기간의 종료 후 또는 리프레시 동작의 실행 금지 기간 종료 후의 리프레시 동작에 있어서, 리프레시 동작 개시 요구 신호가 출력되고 있었음에도 불구하고 리프레시 동작이 실행되지 않는 리프레시 어드레스가 없고, 모든 리프레시 어드레스에 대하여 착실하게 리프레시 동작이 실행된다.
또한, 청구항 5에 따른 반도체 기억 장치의 리프레시 제어 방법은 청구항 4 에 기재한 반도체 기억 장치의 리프레시 제어 방법에 있어서, 외부 액세스 동작 기간 중 또는 리프레시 동작의 실행 금지 기간 중에 발생한 리프레시 어드레스에 대한 리프레시 동작은 외부 액세스 동작 기간의 종료 후 또는 리프레시 동작의 실행 금지 기간의 종료 후에 실행되는 것을 특징으로 한다.
청구항 5의 반도체 기억 장치의 리프레시 제어 방법에서는, 외부 액세스 동작 기간 후 또는 리프레시 동작의 실행 금지 기간 후에 리프레시 어드레스의 발생 동작이 재개되고, 외부 액세스 동작 기간 중 또는 리프레시 동작의 실행 금지 기간 중에 발생한 리프레시 어드레스에 대한 리프레시 동작이 실행된다.
이에 따라, 외부 액세스 동작 기간 중 또는 리프레시 동작의 실행 금지 기간 중에 제어 또는 금지된 리프레시 동작이 외부 액세스 동작 기간 후 또는 리프레시 동작의 실행 금지 기간 후에 확실하게 실행된다.
또한, 청구항 6에 따른 반도체 기억 장치의 리프레시 제어 방법은 청구항 4에 기재한 반도체 기억 장치의 리프레시 제어 방법에 있어서, 리프레시 동작 기간에 있어서, 리프레시 어드레스의 발생 동작은 개시 요구마다 실행되고, 리프레시 동작의 실행은 리프레시 어드레스의 발생 동작에 의해 생성된 리프레시 어드레스에 따라 결정되는 것을 특징으로 한다.
청구항 6의 반도체 기억 장치의 리프레시 제어 방법에서는, 리프레시 동작의 개시 요구마다 리프레시 어드레스의 발생 동작이 실행되고, 생성된 리프레시 어드레스에 따라 리프레시 동작 실행의 가부가 결정된다.
또한, 상기 반도체 기억 장치는 리프레시 동작 기간에 있어서, 리프레시 동 작을 금지하는 리프레시 금지 어드레스를 저장해 두는 금지 어드레스 기억부와, 리프레시 어드레스 카운터로부터 출력되는 리프레시 어드레스와 리프레시 금지 어드레스를 비교 판정하여 리프레시 동작의 실행을 제어하는 리프레시 어드레스 조정 회로를 구비하는 것이 바람직하다.
상기 반도체 기억 장치에서는, 리프레시 어드레스 조정 회로가 리프레시 어드레스 카운터로부터의 리프레시 어드레스와, 금지 어드레스 기억부에 저장되어 있는 리프레시 금지 어드레스와의 비교 판정을 함으로써 리프레시 동작의 실행 가부가 결정된다.
이에 따라, 리프레시 동작을 행하는 것이 필요한 리프레시 어드레스에 대해서만 리프레시 동작을 실행할 수 있고, 불필요한 리프레시 동작을 금지할 수 있다.
또한, 청구항 7에 따른 반도체 기억 장치의 리프레시 제어 방법은 청구항 6에 기재한 반도체 기억 장치의 리프레시 제어 방법에 있어서, 리프레시 동작의 실행은 리프레시 어드레스의 발생 동작에 의해 생성된 리프레시 어드레스가 소정 어드레스인 경우에만 실행되는 것을 특징으로 한다.
청구항 7의 반도체 기억 장치의 리프레시 제어 방법에서는, 리프레시 어드레스가 소정 어드레스인 경우에만 리프레시 동작이 실행된다.
또한, 청구항 8에 따른 반도체 기억 장치의 리프레시 제어 방법은 청구항 7에 기재한 반도체 기억 장치의 리프레시 제어 방법에 있어서, 소정 어드레스는 미리 정해져 있는 소정 어드레스, 또는 미리 정해져 있는 소정 어드레스로서 데이터 유지 능력에 따른 리프레시 주기에 기초하여 리프레시 동작이 제어되는 소정 어드 레스인 것을 특징으로 한다.
또한, 상기 반도체 기억 장치는 리프레시 어드레스 조정 회로는 리프레시 어드레스가 리프레시 금지 어드레스에 일치하는 경우, 또는 리프레시 어드레스가 리프레시 금지 어드레스에 일치하고, 리프레시 어드레스에 있어서의 데이터 유지 시간이 데이터 유지 능력에 따라 설정되어 있는 리프레시 주기에 도달하고 있지 않은 경우에, 리프레시 동작을 실행하지 않는 것이 바람직하다.
청구항 8의 반도체 기억 장치의 리프레시 제어 방법 또는 상기 반도체 기억 장치에서는, 리프레시 어드레스가 미리 정해져 있는 소정 어드레스 또는 리프레시 금지 어드레스에 일치하는 경우, 또는 미리 정해져 있는 소정 어드레스 또는 리프레시 금지 어드레스로서 데이터 유지 능력에 따른 리프레시 주기에 도달하고 있지 않은 경우에, 리프레시 동작이 실행된다.
이에 따라, 리프레시 동작을 행하는 것이 필요한 리프레시 어드레스가 데이터 유지 능력 등의 필요에 따라 미리 정해져 있고, 필요 최소한의 리프레시 동작으로 정확한 데이터의 리프레시 동작을 얻을 수 있으며, 불필요한 리프레시 동작을 금지할 수 있다.
도 1에 본 발명의 제1 원리 설명도를 도시한다. 제1 원리 설명도에서는, 리프레시 동작에 우선되는 외부 액세스 동작이 실행되는 경우를 나타내고 있다. 제어 단자로의 설정 신호의 입력 또는 커맨드 입력 등에 의해 외부 액세스 동작 개시 요구(1)가 되는 것에 따라 외부 액세스 동작의 실행이 개시된다(2). 외부 액세스 동작은 반도체 기억 장치로부터의 데이터의 판독 동작이나 반도체 기억 장치로의 데 이터의 기록 동작으로 대표되는 데이터 입출력 단자를 통한 반도체 기억 장치의 내부와 외부와의 데이터 입출력을 나타내고 있다. 데이터의 판독 ·기록 이외에도 외부로부터의 지정에 의한 리프레시 동작 등 기타 제어 명령을 포함하여도 좋다. 또한, 외부 액세스 동작은 실행의 개시(2)에서부터 실행의 종료(4)까지 소정 시간의 실행 기간(3)을 요하는 것이 상정되어 있고, 페이지 동작이나 버스트 동작 등의 연속 액세스 동작이 그 대표적인 예이다.
외부 액세스 동작은 리프레시 동작에 우선하여 행해지기 때문에, 외부 액세스 동작의 실행 기간중(3)에는 리프레시 동작의 실행은 금지된 상태가 된다. 그러나, 반도체 기억 장치내의 내부 제어는 동작하고 있기 때문에, 소정 시간마다 행해지도록 설정되어 있는 리프레시 동작에 대하여, 내부 제어가 소정 시간 간격으로 리프레시 동작 개시 요구를 출력하게 된다. 외부 액세스 동작의 실행 기간(3)이 내부 제어되어 있는 소정 시간 간격을 초과하여 계속되는 경우에는, 소정 시간마다 리프레시 동작 개시 요구(8, 9, 10)가 출력되게 된다. 외부 액세스 동작 실행중(3)에 출력되는 1회째의 리프레시 동작 개시 요구(8)에 대해서는, 리프레시 동작에 있어서의 내부 동작의 제어를 실행(11)하지만, 2회째 이후의 리프레시 동작 개시 요구(9, 10)에 대해서는, 리프레시 동작에 있어서의 내부 동작의 실행을 금지(12, 13)한다. 이에 따라, 외부 액세스 동작의 실행중(3)이고 리프레시 동작의 실행이 금지되어 있는 기간에 반도체 기억 장치의 내부 제어에 의해 출력되는 리프레시 동작 개시 요구(8, 9, 10)가 선행하여 복수 회 출력되더라도, 리프레시 동작에 있어서의 내부 동작만이 선행하여 실행되지 않고 외부 액세스 동작 실행 종료(4) 이후 에 리프레시 동작이 확실하게 실행되도록 할 수 있다.
도 2에 본 발명의 제2 원리 설명도를 도시한다. 제2 원리 설명도에서는, 제1 원리 설명도에 있어서의 외부 액세스 동작이 실제로 실행되고 있는 경우가 아니라, 외부 액세스 동작 우선 모드가 설정되어 있는 경우를 나타내고 있다. 제어 단자로의 설정 신호의 입력 또는 커맨드 입력 등에 의해 외부 액세스 동작 우선 모드가 설정되면(5), 제어 단자로의 해제 신호의 입력 또는 커맨드 입력 등에 의해 외부 액세스 동작 우선 모드가 해제(7)될 때까지의 설정 기간(6)은 내부 액세스 동작인 리프레시 동작이 금지된 상태가 된다. 그 설정 기간(6)에 외부로부터 수시 입력되는 외부 액세스 동작에 대하여 항상 최우선의 동작 성능을 제공하기 위해서, 외부 액세스 동작에 대하여 독립적으로 실행되는 리프레시 동작을 금지하여 외부 액세스 동작과 리프레시 동작과의 간섭이나 동작간의 조정이라는 조정 시간을 배제하기 위함이다.
외부 액세스 동작 우선 모드의 설정 기간중(6)에는 제1 원리 설명도에 있어서의 외부 액세스 동작의 실행 기간중(3)과 마찬가지로 리프레시 동작의 실행은 금지된 상태이다. 그러나, 이 경우에도 반도체 기억 장치내의 내부 제어는 동작하고 있기 때문에, 소정 시간마다 행해지도록 설정되어 있는 리프레시 동작에 대하여, 내부 제어가 소정 시간 간격으로 리프레시 동작 개시 요구를 출력하게 된다. 따라서, 외부 액세스 동작 우선 모드의 설정 기간(6)이 내부 제어되어 있는 소정 시간 간격을 초과하여 계속되는 경우에, 1회째의 리프레시 동작 개시 요구(8)에 대해서는 리프레시 동작에 있어서의 내부 동작의 제어를 실행(11)하고, 2회째 이후의 리 프레시 동작 개시 요구(9, 10)에 대해서는 리프레시 동작에 있어서의 내부 동작의 실행을 금지(12, 13)한다. 이에 따라, 리프레시 동작의 실행이 금지되는 외부 액세스 동작 우선 모드의 설정중(6)에, 내부 제어에 의해 출력되는 리프레시 동작 개시 요구(8, 9, 10)가 선행하여 복수회 출력되더라도 리프레시 동작에 있어서의 내부 동작만이 선행하여 실행되지 않고 외부 액세스 동작 우선 모드의 해제(7) 이후에 리프레시 동작이 확실하게 실행되도록 할 수 있다.
이하, 본 발명의 반도체 기억 장치의 리프레시 제어 방법 및 그 제어 방법을 갖는 반도체 기억 장치에 대해서 구체화한 제1 및 제2 실시예를 도 3 내지 도 9에 기초하여 도면을 참조하면서 상세히 설명한다.
도 1은 본 발명의 제1 원리 설명도이다. 도 2는 본 발명의 제2 원리 설명도이다. 도 3은 제1 실시예의 회로 블록도이다. 도 4는 제2 실시예의 회로 블록도이다. 도 5는 리프레시 동작 개시 요구 생성 회로의 구체예를 도시하는 회로 블록도이다. 도 6은 카운트업 감시 회로의 구체예를 도시하는 회로도이다. 도 7은 구체예의 회로 동작을 도시하는 타이밍도이다. 도 8은 제1 실시예의 동작을 도시하는 타이밍도이다. 도 9는 제2 실시예의 동작을 도시하는 타이밍도이다.
도 3에 도시하는 제1 실시예는 도 1의 제1 원리 설명도에 대응하는 실시예이다. 리프레시 동작에 우선되는 외부 액세스 동작이 실행되고 있는 경우의 리프레시 제어 방법에 관한 회로 블록 구성도를 나타내고 있다.
반도체 기억 장치에 입출력되는 제어 신호나 각종 커맨드, 어드레스 신호 및 데이터 등의 각종 신호는 각각 제어 단자 또는 커맨드 입력 단자, 어드레스 단자 및 데이터 입출력 단자 등을 통해 반도체 기억 장치내의 I/O계 회로(21)에 입출력된다. I/O계 회로(21)에서는, 입력되는 각종 신호는 각각의 입력 버퍼를 통해 신호 레벨의 검출이나 파형 정형 등이 행해진 후, 필요에 따라 디코드 등이 실시되어 각 내부 제어 회로로 출력된다. 또한, 판독 데이터 등의 출력 신호는 출력 버퍼 등을 거쳐 출력 단자로부터 외부로 출력된다.
제어 단자 또는 커맨드 입력 단자로부터 입력되는 제어 신호나 각종 커맨드 중, 단독의 소정 제어 신호 또는 단독의 소정 커맨드 입력에 의해, 또는 복수의 소정 제어 신호 또는 복수의 소정 커맨드 입력의 조합에 의해 외부 액세스 동작 개시 요구 신호 REQ(O)가 생성되어 액세스 아비터(23)로 출력된다.
한편, 내부 액세스 동작으로서 반도체 기억 장치 자신이 소정 주기마다 실행을 제어하고 있는 리프레시 동작에 대해서는 리프레시 동작 개시 요구 생성 회로(22)로부터 소정 주기마다 리프레시 동작 개시 요구 신호 REQ(I)가 출력되고 있고, 액세스 아비터(23)에 입력되는 동시에 카운트업 감시 회로(25)에 입력된다.
액세스 아비터(23)는 외부 액세스 동작과 리프레시 동작과의 실행 타이밍이나 실행 우선 순위 등을 조정한다. 예컨대, 외부 액세스 동작 개시 요구 신호 REQ(O)와 리프레시 동작 개시 요구 신호 REQ(I)가 동시에 또는 중복되어 입력된 경우에, 어느 동작을 우선적으로 실행할지의 결정이나 동작의 실행을 지연시키는 경우의 타이밍의 조정 등을 행하는 소위 조정 회로이다. 조정의 결과는 액세스 트리거 신호 TG로서 메모리 코어 제어 회로(24)로 출력된다. 또한, 동시에 외부 액세스 동작 및 리프레시 동작이 실행 상태에 있는 것을 나타내는 외부 액세스 상태 신호 ST(O) 및 리프레시 상태 신호 ST(I)를 카운트업 감시 회로(25)로 출력한다.
카운트업 감시 회로(25)에는 외부 액세스 상태 신호 ST(O) 및 리프레시 상태 신호 ST(I)와 함께 리프레시 동작 개시 요구 신호 REQ(I)가 입력되어 있고, 외부 액세스 상태 신호 ST(O) 및 리프레시 상태 신호 ST(I)에 의한 액세스 동작 상태에 따라 리프레시 동작 개시 요구 신호 REQ(I)에 대하여 후술하는 리프레시 어드레스 카운터(26)에 입력되고, 리프레시 어드레스 카운터(26)의 카운트업을 제어하는 카운트업 신호 COUNT를 출력한다. 즉, 외부 액세스 동작이 실행되고 있고 외부 액세스 상태 신호 ST(O)가 셋트되어 있는 상태에서는, 2회째 이후의 리프레시 동작 개시 요구 신호 REQ(I)에 대하여 카운트업 신호 COUNT를 출력하지 않는 제어를 한다.
리프레시 어드레스 카운터(26)는 카운트업 신호 COUNT에 의해 순차 카운트업되어 리프레시되야 할 리프레시 어드레스 신호 Add(C)를 출력한다. 또한, 리프레시 금지 어드레스 설정 회로(27)는 소위 리프레시 솎아냄 동작이나 부분 리프레시 동작에 있어서, 리프레시 동작을 실행하지 않는 어드레스를 미리 설정해 두는 회로이다. 퓨즈 소자나 비휘발성 메모리(ROM) 등의 재기록 불가능한 기억 수단에 미리 저장해 두거나, 플래시 메모리, 휘발성 메모리(RAM) 등의 재기록 가능한 기억 수단에 필요할 때마다 저장하는 구성으로 할 수 있다. 그 외에도 레지스터 등의 정보를 유지해 둘 수 있는 기억 수단으로 구성할 수 있다. 리프레시 어드레스 카운터(26)로부터 출력되는 리프레시 어드레스 신호 Add(C)와 리프레시 금지 어드레스 설정 회로(27)로부터 출력되는 리프레시 금지 어드레스 신호 Add(INH)는 리프레시 어드레스 아비터(28)에 입력된다. 또한, 리프레시 어드레스 신호 Add(C)는 메모리 코어 제어 회로(24)에 입력된다.
리프레시 어드레스 아비터(28)에서는, 리프레시 어드레스 신호 Add(C)와 리프레시 금지 어드레스 신호 Add(INH)가 비교 판정된다. 부분 리프레시 동작이 설정되어 있는 경우에 있어서는, 비교한 양쪽 어드레스 신호가 일치하는 경우에, 리프레시 솎아냄 동작이 설정되어 있는 경우에는, 양쪽 어드레스 신호가 일치하고, 더욱이 설정되어 있는 리프레시 어드레스 신호 Add(C)에 대한 전회의 리프레시 동작에서부터의 데이터 유지 시간이 소정 시간에 충족되지 않는 경우에, 비교 신호 CMP를 메모리 코어 제어 회로(24)로 출력한다.
메모리 코어 제어 회로(24)에는 I/O계 회로(21)로부터 외부 액세스 동작시의 어드레스 신호 Add(O)가 입력되고, 리프레시 어드레스 카운터(26)로부터 비교 신호 CMP와 함께 리프레시 어드레스 신호 Add(C)가 입력되며, 또한, 액세스 아비터(23)로부터의 액세스 트리거 신호 TG의 입력을 받아 메모리 코어(29)에 내부 어드레스 신호 Add(I)를 제어 신호 CNT와 함께 공급한다. 이들 신호에 의해 메모리 코어(29)와 I/O계 회로(21) 사이에서 데이터 Data의 입출력이 행해진다.
외부 액세스 동작이 없고 I/O계 회로(21)로부터 외부 액세스 동작 개시 요구 신호 REQ(O)가 출력되지 않는 경우에는, 리프레시 동작 개시 요구 생성 회로(22)로부터의 리프레시 동작 개시 요구 신호 REQ(I)가 액세스 아비터(23)에 입력되면, 그 조정 기능에 의해 리프레시 동작이 실행된다. 즉, 리프레시 상태 신호 ST(I)가 셋트되는 동시에, 리프레시 동작에 대한 액세스 트리거 신호 TG가 메모리 코어 제어 회로(24)에 입력된다. 또한, 리프레시 동작 개시 요구 신호 REQ(I)는 리프레시 상 태 신호 ST(I)와 함께 카운트업 감시 회로(25)에 입력된다. 카운트업 감시 회로(25)는 카운트업 신호 COUNT를 출력하고, 리프레시 어드레스 카운터(26)가 카운트업되어 리프레시 어드레스 신호 Add(C)가 갱신된다.
메모리 코어 제어 회로(24)에서는, 리프레시 동작에 대한 액세스 트리거 신호 TG에 기초하여 리프레시 어드레스 카운터(26)로부터의 리프레시 어드레스 신호 Add(C)가 내부 어드레스 신호 Add(I)로서 설정된다. 그리고, 제어 신호 CNT에 의해 메모리 코어(29)가 제어된다. 이에 따라, 리프레시 동작의 제어가 행해진다.
외부 액세스 동작이 발생하고, I/O계 회로(21)에서 외부 액세스 동작 개시 요구 신호 REQ(O)가 생성되는 경우에는, 외부 액세스 동작 개시 요구 신호 REQ(O)가 액세스 아비터(23)에 입력되면, 그 조정 기능에 의해 외부 액세스 동작이 우선적으로 실행된다. 즉, 리프레시 동작 개시 요구 생성 회로(22)로부터의 리프레시 동작 개시 요구 신호 REQ(I)에 상관없이 리프레시 상태 신호 ST(I)는 셋트되지 않고 외부 액세스 상태 신호 ST(O)만이 셋트되는 동시에, 외부 액세스 동작에 대한 액세스 트리거 신호 TG가 메모리 코어 제어 회로(24)에 입력된다.
메모리 코어 제어 회로(24)에서는, 외부 액세스 동작에 대한 액세스 트리거 신호 TG에 기초하여 I/O계 회로(21)로부터의 외부 액세스 동작용 어드레스 신호 Add(O)가 내부 어드레스 신호 Add(I)로서 설정된다. 그리고, 제어 신호 CNT에 의해 메모리 코어(29)가 제어된다. 이에 따라, I/O계 회로(21)를 통해 외부와의 데이터 Data의 입출력 제어가 행해진다.
한편, 셋트된 외부 액세스 상태 신호 ST(O)는 카운트업 감시 회로(25)에 입 력되고, 리프레시 어드레스 카운터(26)의 카운트업 제어가 행해진다. 액세스 아비터(23)에 의해 외부 액세스 동작의 실행이 우선되고 있는 경우에는, 액세스 트리거 신호 TG에 의해 메모리 코어 제어 회로(24)가 제어되어 외부 액세스 동작만이 실행되는 설정으로 되어 있지만, 액세스 아비터(23) 및 메모리 코어 제어 회로(24)로부터의 제어를 받지 않는 리프레시 동작 개시 요구 생성 회로(22)는 소정 기간마다 리프레시 동작 개시 요구 신호 REQ(I)를 출력한다. 이 리프레시 동작 개시 요구 신호 REQ(I)는 액세스 아비터(23)에 입력되는 동시에, 카운트업 감시 회로(25)에도 입력되어 있다.
이 때, 액세스 아비터(23)에는 외부 액세스 동작 개시 요구 신호 REQ(O)가 입력되어 있기 때문에, 리프레시 동작 개시 요구 신호 REQ(I)에 대한 액세스 트리거 신호 TG는 출력되지 않는다. 또한, 카운트업 감시 회로(25)에 있어서 외부 액세스 상태 신호 ST(O)가 셋트되어 입력되어 있는 상태에서는, 1회째의 리프레시 동작 개시 요구 신호 REQ(I)에 대해서만 카운트업 신호 COUNT가 출력되지만, 2회째 이후의 리프레시 동작 개시 요구 신호 REQ(I)에 대해서는 카운트업 신호 COUNT가 출력되는 일은 없다. 따라서, 리프레시 어드레스 카운터(26)에는, 외부 액세스 동작이 종료되어 외부 액세스 동작 개시 요구 신호 REQ(O)가 리셋되어 이후 리프레시 동작 개시 요구 신호 REQ(I)가 셋트되기 전에, 액세스 아비터(23)로부터 출력되는 리프레시 동작에 대한 액세스 트리거 신호 TG에 의해 필요로 되는 리프레시 어드레스 신호 Add(C)가 유지되어 있다.
여기서, 외부 액세스 동작이 종료되어 외부 액세스 동작 개시 요구 신호 REQ(O)가 리셋되는 타이밍에 리프레시 동작 개시 요구 신호 REQ(I)가 셋트되는 경우에, 카운트업 감시 회로(25)로부터의 카운트업 신호 COUNT가 출력되어 버리는 것도 생각할 수 있다. 이 경우에는, 도시하지 않은 카운터 제어 회로 등에 의해 카운트업 신호 COUNT의 출력 타이밍의 조정 등의 제어를 행하면서, 액세스 아비터(23)로부터의 리프레시 동작에 대한 액세스 트리거 신호 TG에 의해 리프레시 어드레스 신호 Add(C)를 순차적으로 전환하여 연속하는 2사이클의 리프레시 동작을 실행하는 등의 제어를 행함으로써 대응할 수 있다.
리프레시 동작시의 소비 전류 저감을 위해 리프레시 솎아냄 동작이나 부분 리프레시 동작 등의 기능을 갖춘 반도체 기억 장치에 있어서는, 리프레시 동작이 실행되는 단계에서, 리프레시 어드레스 카운터(26)로부터 출력되는 리프레시 어드레스 신호 Add(C)에 대해서, 리프레시 동작이 금지되어야 할 리프레시 금지 어드레스 신호 Add(INH)와 일치하는지 여부의 비교 판정이 행해진다. 리프레시 솎아냄 동작을 갖춘 경우에는, 다시 출력되고 있는 리프레시 어드레스 신호 Add(C)에 대한 데이터 유지 특성에 따라 리프레시 동작을 솎아내는지 여부의 판정이 행해진다. 비교 판정의 결과, 리프레시 동작이 금지되어야 할 경우에는, 정논리 레벨의 비교 신호 CMP가 출력되고, 메모리 코어 제어 회로(24)의 제어가 금지되어 메모리 코어(29)로의 제어 신호 CNT의 출력이 금지된다. 리프레시 동작이 금지되어서는 안되는 경우에는, 부논리 레벨의 비교 신호 CMP가 출력되고, 메모리 코어 제어 회로(24)의 제어에 의해 메모리 코어(29)로 제어 신호 CNT가 출력되어 리프레시 동작이 실행된다.
도 4에 도시하는 제2 실시예는 도 2의 제2 원리 설명도에 대응하는 실시예이다. 외부 액세스 동작 우선 모드가 설정되어 있는 경우의 리프레시 제어 방법에 관한 회로 블록 구성도를 나타내고 있다. 제2 실시예에서는, 제1 실시예에 있어서의 I/O계 회로(21) 및 액세스 아비터(23) 대신에 I/O계 회로(31) 및 액세스 아비터(33)가 구비되어 있고, I/O계 회로(31)로부터 액세스 아비터(33)를 향해 리프레시 동작 실행 금지 신호 INH(I)가 출력되고 있다.
외부 액세스 동작 우선 모드는 단독의 소정 제어 신호 또는 단독의 소정 커맨드 입력에 의해, 또는 복수의 소정 제어 신호 또는 복수의 소정 커맨드 입력의 조합에 의해 설정된다. 외부 액세스 동작 우선 모드가 설정되면, I/O계 회로(31)로부터 리프레시 동작 실행 금지 신호 INH(I)가 출력되어 액세스 아비터(33)는 외부 액세스 동작의 유무에 상관없이 외부 액세스 동작 개시 요구 신호 REQ(O)가 입력되어 리프레시 동작이 금지되어 있는 것과 동일한 상태로 설정된다.
즉, 액세스 아비터(33)로부터는 리프레시 상태 신호 ST(I)는 셋트되지 않고 외부 액세스 상태 신호 ST(O)만이 셋트되어 있는 상태가 되며, 제1 실시예에 있어서의 외부 액세스 동작의 실행중과 마찬가지로, 1회째의 리프레시 동작 개시 요구 신호 REQ(I)에 대해서만 카운트업 신호 COUNT가 출력되지만, 2회째 이후의 리프레시 동작 개시 요구 신호 REQ(I)에 대해서는 카운트업 신호 COUNT가 출력되는 일은 없다. 액세스 트리거 신호 TG에 대해서는 외부 액세스 동작 개시 요구 신호 REQ(O)에 대해서만 출력되기 때문에, 외부 액세스 동작을 고속으로 행할 수 있다.
제1 실시예에 있어서의 회로 블록 구성과 동일한 번호를 부여하고 있는 회로 블록 구성에 대해서는 제1 실시예와 동등한 작용을 갖는 것으로서, 여기서의 설명은 생략한다.
도 5에 도시된 리프레시 동작 개시 요구 생성 회로의 구체예를 도시하는 회로도에서는, 소정 시간 간격마다 리프레시 동작 개시 요구 신호 REQ(I)를 정논리 레벨의 펄스 신호로서 출력하는 경우의 회로예를 도시하고 있다. 반도체 기억 장치에서는, 메모리 셀의 데이터 유지 특성에 따라 필요로 되는 리프레시 주기마다 리프레시 동작 개시 요구 신호 REQ(I)를 출력할 필요가 있다.
링 발진기 등으로 구성되는 발진기(41)의 발진 주파수 출력은 분주기(42)로 분주되어 리프레시 주기와 동등한 소정 시간의 주기를 갖는 분주 발진 주파수 신호 RCLK가 출력된다. 이 분주 발진 주파수 신호 RCLK는 NOR 논리 게이트(44)의 한쪽 입력 단자에 직접 입력됨과 동시에, 직렬 접속된 3단의 인버터 논리 게이트와, 3단의 인버터 논리 게이트에 직렬로 접속되어 있는 저항 및 커패시터로 구성되는 1조의 CR 지연 회로로 구성되는 지연 유닛(43)에 입력되어 지연 신호로서 NOR 논리 게이트의 다른 쪽 입력 단자에 입력된다. 지연 유닛(43)과 NOR 논리 게이트(44)로 펄스 생성 회로(45)가 구성되어 있고, 분주 발진 주파수 신호 RCLK의 하강 엣지로부터 지연 유닛(43)에 의해 설정되는 지연 시간의 시간 폭을 갖는 정논리 레벨의 펄스 신호를 출력한다. 이 펄스 신호가 리프레시 동작 개시 요구 신호 REQ(I)로서 출력된다.
여기서, 지연 유닛(43)을 구성하는 인버터 논리 게이트의 접속 수는 홀수단이라면 3단으로 한정되지 않고, 또한 CR 지연 회로에 대해서도 2조 이상을 구비하 는 구성으로 하여도 좋으며 반대로 구비하지 않는 구성을 채용할 수도 있다. 지연 유닛(43)의 출력 신호가 논리 반전된 지연 신호가 되는 구성이라면, 홀수단의 인버터 접속 수 및 CR 지연 회로의 접속 수는 자유롭게 선택할 수 있다. 더욱이, 인버터 논리 게이트와 CR 지연 회로 이외의 구성으로 할 수도 있다.
도 6에 도시된 카운트업 감시 회로의 구체예를 도시하는 회로도에서는, 외부 액세스 상태 신호 ST(O)와 리프레시 상태 신호 ST(I)와의 신호의 셋트 상태에 따라 리프레시 동작 개시 요구 신호 REQ(I)에 대한 카운트업 신호 COUNT의 출력 제어가 행해진다. 도 6의 구체예는 외부 액세스 상태 신호 ST(O)가 외부 액세스 동작의 발생에 따른 외부 액세스 동작 개시 요구 신호 REQ(O)에 의해 액세스 아비터(23)로부터 출력되는 신호이며, 제1 실시예의 구체예로 되어 있다. 또한, 외부 액세스 상태 신호 ST(O)가 외부 액세스 동작 우선 모드의 설정에 따른 리프레시 동작 실행 금지 신호 INH(I)에 의해 액세스 아비터(33)로부터 출력되는 신호로 하면, 제2 실시예의 구체예로 하여도 마찬가지로 적용할 수 있다. 이하의 설명에서는, 설명의 편의상, 제1 실시예의 경우를 상정하여 설명하지만, 액세스 아비터(23)라는 기재 대신에 액세스 아비터(33)라는 기재로 하고, 외부 액세스 상태 신호 ST(O)의 출력 제어가 외부 액세스 동작 개시 요구 신호 REQ(O)에 의해 행해진다는 기재 대신에 리프레시 동작 실행 금지 신호 INH(I)에 의해 행해진다고 기재하면, 제2 실시예에도 적용할 수 있는 것은 물론이다.
리프레시 상태 신호 ST(I)는 2단의 인버터 논리 게이트를 통해 펄스 생성 회로(45)(도 5 참조)와 동일한 구성을 갖는 펄스 생성 회로(51)에 입력된다. 펄스 생 성 회로(51)의 출력 단자는 인버터 논리 게이트를 통해 단자 N03으로서 NAND 논리 게이트(55)의 한쪽 입력 단자에 접속되어 있다. 따라서, 펄스 생성 회로(51)로부터 출력되는 정논리 레벨의 펄스 신호는 단자 N03에 부논리 레벨의 펄스 신호로서 전파되고, NAND 논리 게이트(55)의 한쪽 입력 단자에 입력된다.
외부 액세스 상태 신호 ST(O)는 인버터 논리 게이트를 통해 단자 N02에 반전 신호로서 전파되고, 트랜스퍼 게이트(52)와 NAND 논리 게이트(53)에 입력된다. 트랜스퍼 게이트(52)는 NAND 논리 게이트(55)의 다른 쪽 입력 단자에 접속되어 있다. 또한, NAND 논리 게이트(53)의 출력 단자는 인버터 논리 게이트를 통해 펄스 생성 회로(45)(도 5 참조)와 동일한 구성의 펄스 생성 회로(54)에 접속되어 있다. 펄스 생성 회로(54)의 출력 단자는 단자 N04로서 트랜스퍼 게이트(52) 중 NMOS 트랜지스터의 게이트 단자에 직접, 또한 PMOS 트랜지스터의 게이트 단자에는 인버터 논리 게이트를 통해 접속되어 있다. 트랜스퍼 게이트(52)는 펄스 생성 회로(54)로부터의 정논리 레벨의 펄스 신호에 의해 온 ·오프로 제어된다.
NAND 논리 게이트(55)는 그 출력 신호를 트랜스퍼 게이트(52)가 접속되어 있는 입력 단자에 피드백하는 인버터 논리 게이트(56)와 함께 래치부를 구성하고 있다. 래치부의 출력 단자인 NAND 논리 게이트(55)의 출력 단자는 2단의 인버터 논리 게이트를 통해 단자 N05로서 NAND 논리 게이트(57)의 한쪽 입력 단자에 접속되어 있다. NAND 논리 게이트(57)의 다른 쪽 출력 단자에는 리프레시 동작 개시 요구 신호 REQ(I)가 입력된다. NAND 논리 게이트(57)로부터 인버터 논리 게이트를 통해 카운트업 신호 COUNT의 출력 제어가 행해진다.
다음에, 도 7에 도시된 타이밍도에 기초하여 카운트업 신호 COUNT의 출력 제어에 대해서 설명한다. 도 5에 도시된 리프레시 동작 개시 요구 생성 회로에 있어서, 분주 발진 주파수 신호 RCLK의 하강 엣지로부터 정논리 레벨의 펄스 신호로서 리프레시 동작 개시 요구 신호 REQ(I)가 소정 시간 간격마다 생성된다. 리프레시 동작 개시 요구 신호 REQ(I)가 입력되는 도 6의 NAND 논리 게이트(57)에서는, 부논리 레벨로 셋트 상태가 되는 외부 액세스 상태 신호 ST(O)와 정논리 레벨로 셋트 상태가 되는 리프레시 상태 신호 ST(I)로 제어되어 카운트업 신호 COUNT의 출력 제어가 행해진다.
외부 액세스 동작 및 리프레시 동작이 함께 실행되어 있지 않은 상태에서는, 외부 액세스 상태 신호 ST(O)가 정논리 레벨에, 리프레시 상태 신호 ST(I)가 부논리 레벨에 있는 상태이다. 이 상태에서는, 단자 N02는 부논리 레벨에, 단자 N03은 정논리 레벨에, 단자 N04는 부논리 레벨에 있다. 따라서, 트랜스퍼 게이트(52)가 오프 상태로 유지되어 단자 N02로부터의 신호 전파를 차단하는 동시에, NAND 논리 게이트(55)는 입력 단자가 인버터 논리 게이트(56)의 출력 단자에 접속되어 있는 논리 반전 게이트가 되고, 인버터 논리 게이트(56) 사이에서 출력 신호의 래치 상태를 유지한다. 구체적으로는, 전회의 리프레시 동작 개시 요구 신호 REQ(I)에 의해 단자 N03이 부논리의 펄스가 된 이력을 유지하고 있고, 그 결과, 단자 N05는 정논리 레벨로 되어 있다.
이 상태에서는, NAND 논리 게이트(57)가 논리 반전 게이트로서 기능하고 있기 때문에, 정논리 펄스의 리프레시 동작 개시 요구 신호 REQ(I)가 입력되면, 정논 리 레벨의 카운트업 신호 COUNT가 출력된다(도 7 중 (1)). 이에 따라, 리프레시 어드레스 카운터(26)가 카운트업된다. 이 때, 정논리 레벨의 카운트업 신호 COUNT가 NAND 논리 게이트(53)에 피드백되지만, 단자 N02가 부논리 레벨을 유지하고 있기 때문에, NAND 논리 게이트(53)의 출력 단자는 정논리 레벨로 유지되고, 트랜스퍼 게이트(52)의 오프 상태는 유지된 상태이다. 그 후, 액세스 아비터(23)에 의해 리프레시 동작에 대한 액세스 트리거 신호 TG가 출력되는 동시에 정논리 레벨의 리프레시 상태 신호 ST(I)가 출력된다(도 7 중 (2)). 리프레시 상태 신호 ST(I)의 하강 엣지에서, 단자 N03에는 부논리의 펄스 신호가 출력되지만 회로 동작상 상태가 천이하는 일은 없다.
다음에, 부논리 레벨의 외부 액세스 동작 개시 요구 신호 REQ(O)가 출력되면 단자 N02가 정논리 레벨로 반전하고, 카운트업 감시 회로는 외부 액세스 동작 실행 중(제2 실시예에 있어서는, 외부 액세스 동작 우선 모드의 설정 중)의 상태로 이행한다(도 7 중 (3)). 그 사이에 리프레시 동작 개시 요구 신호 REQ(I)가 출력되는 경우를 설명한다. 1회째의 리프레시 동작 개시 요구 신호 REQ(I)에 대해서는 트랜스퍼 게이트(52)는 오프 상태에 있기 때문에, 단자 N05는 정논리 레벨을 유지하고 있다. 따라서, 통상의 카운트업 동작과 마찬가지로 정논리의 펄스 신호로서 카운트업 신호 COUNT가 출력된다(도 7 중 (4)).
이 때, 정논리 레벨의 카운트업 신호 COUNT가 NAND 논리 게이트(53)에 피드백되고, 정논리 레벨의 단자 N02에 의해 NAND 논리 게이트(53)의 출력 단자는 반전한다. 인버터 논리 게이트와 펄스 생성 회로(54)에 의해 단자 N04에 정논리 레벨의 펄스 신호가 출력된다(도 7 중 (5)). 이에 따라 트랜스퍼 게이트(52)가 온 상태가 되고, NAND 논리 게이트(55)와 인버터 논리 게이트(56)로 구성되어 있는 래치부가 반전된다. 그 결과 단자 N05의 신호 레벨이 부논리 레벨로 반전한다(도 7 중 (6)). NAND 논리 게이트(57)의 한쪽 입력 단자에 부논리 레벨로 래치되기 때문에, 카운트업 신호 COUNT는 부논리 레벨로 고정된다.
따라서, 그 후의 2회째 이후의 리프레시 동작 개시 요구 신호 REQ(I)가 입력되어 NAND 논리 게이트(57)의 다른 쪽 입력 단자에 정논리 레벨의 펄스 신호가 인가되더라도 정논리 레벨의 카운트업 신호 COUNT가 출력되는 일은 없다(도 7 중 (7)). 이 상태는 부논리 레벨의 외부 액세스 상태 신호 ST(O)가 종료되고(도 7 중 (8)), 정논리 레벨의 리프레시 상태 신호 ST(I)가 출력되며, 그 하강 엣지에서 래치부의 래치 신호가 반전될(도 7중 (9)∼(11)) 때까지 계속한다. 리프레시 상태 신호 ST(I)의 출력은 외부 액세스 상태 신호 ST(O)의 출력 중에 액세스 아비터(23)에 의해 정지되어 있던 리프레시 동작을 외부 액세스 상태 신호 ST(O)의 종료 후에 실행할 때에 출력된다. 또한, 외부 액세스 상태 신호 ST(O)의 출력 중에 리프레시 동작이 금지되지 않은 경우에는, 외부 액세스 상태 신호 ST(O)의 종료 후에 새롭게 출력되는 리프레시 동작 개시 요구 신호 REQ(I)에 따라 출력된다.
도 7에서는, 외부 액세스 상태 신호 ST(O)가 출력되고 있는 기간 중에 리프레시 동작 개시 요구 신호 REQ(I)가 출력됨에도 불구하고 리프레시 동작이 금지되고 있는 경우를 나타내고 있다. 외부 액세스 상태 신호 ST(O)의 종료 후에(도 7중 (8)), 액세스 아비터(23)에 의해 리프레시 동작에 대한 액세스 트리거 신호 TG가 출력되어 리프레시 동작이 행해진다. 이와 동시에 리프레시 상태 신호 ST(I)가 출력된다(도 7 중 (9)). 리프레시 상태 신호 ST(I)의 하강 엣지에 단자 N03에 출력되는 부논리 레벨의 펄스 신호에 의해(도 7 중 (10)), 래치부의 래치 신호가 반전되어 단자 N05의 논리 레벨은 정논리 레벨로 반전한다(도 7 중 (11)). 이에 따라, NAND 논리 게이트(57)는 리프레시 동작 개시 요구 신호 REQ(I)가 접수되게 되어, 카운트업 신호 COUNT가 출력 가능해진다(도 7 중 (12)).
다음에, 본 실시예에 있어서의 동작 타이밍도를 도시한다. 도 8은 제1 실시예의 동작 타이밍도로서, 외부 연속 액세스 동작중인 리프레시 동작의 제어를 나타내고 있다. 도 8에서는, 종래 기술에 있어서의 제1 기술적 과제에 대해서 도시한 도 14와 동일한 조건에서의 동작 타이밍도이다.
소정의 외부 단자로의 설정 신호의 입력에 의해(도 8 중 (A)) 또는 소정 커맨드의 입력에 의해(도 8 중 (B)) 설정되는 외부 연속 액세스 동작 중에, 3회의 리프레시 동작 개시 요구 신호 REQ(I)(① 내지 ③)가 출력된다. 1회째의 리프레시 동작 개시 요구 신호 REQ(I)(도 8중 ①)에 대해서는 정논리 레벨의 카운트업 신호 COUNT가 출력되기 때문에, 리프레시 어드레스 카운터(26)가 카운트업 동작을 행하고, 리프레시 어드레스 신호 Add(C)가 #0에서 #1로 증분된다. 단, 외부 연속 액세스 동작 중이기 때문에, 액세스 아비터(23)의 액세스 제어는 외부 액세스로 되어 있고, 외부 액세스 동작에 대한 액세스 트리거 신호 TG가 출력되어 있다. 그 때문에 리프레시 동작은 실행되지 않는다. 따라서, 리프레시 어드레스 #1에 대한 리프레시 동작은 금지된다.
또한, 액세스 아비터(23)로부터 외부 액세스 상태 신호 ST(O)가 카운트업 감시 회로(25)에 입력되어 있기 때문에, 2회째, 3회째의 리프레시 동작 개시 요구 신호 REQ(I)(도 8 중 ②, ③)에 대해서는 카운트업 신호 COUNT의 출력은 억제된다. 따라서, 리프레시 어드레스 카운터(26)는 카운트업 동작을 행하지 않고, 리프레시 어드레스 신호 Add(C)는 #1로 유지된다. 이 상태는 4회째 이후의 리프레시 동작 개시 요구 신호 REQ(I)의 출력에 대해서도 유지되고, 외부 연속 액세스의 동작 중인 기간, 리프레시 어드레스 신호 Add(C)는 어드레스 #1로 유지된다.
외부 연속 액세스 동작 중에 금지되어 있던 리프레시 어드레스 #1에 대한 리프레시 동작은 외부 연속 액세스 동작의 종료에 따라 실행된다. 구체적으로는 외부 액세스 동작 개시 요구 신호 REQ(O)의 종료를 검출한 액세스 아비터(23)가 리프레시 동작에 대한 액세스 트리거 신호 TG를 출력함으로써 행해진다. 이 때의 리프레시 어드레스 신호 Add(C)는 외부 연속 액세스 동작 중에 1회째의 리프레시 동작 개시 요구 신호 REQ(I)에 의해 설정된 어드레스 #1이며, 외부 연속 액세스 동작 중에 금지되어 있던 리프레시 동작이 외부 연속 액세스 종료에 따라 실행된다.
도 9는 제2 실시예의 동작 타이밍도이고, 외부 액세스 동작 우선 모드 설정 중에 있어서의 리프레시 동작의 제어를 나타내고 있다. 도 9에서는, 종래 기술에 있어서의 제2 기술적 과제에 대해서 도시한 도 15와 동일한 조건에서의 동작 타이밍도이다.
소정의 외부 단자 또는 소정 커맨드 등에 의해 설정되는 외부 액세스 동작 우선 모드의 설정 중에, 2회의 리프레시 동작 개시 요구 신호 REQ(I)(도 9 중 ④, ⑤)가 출력된다. 1회째의 리프레시 동작 개시 요구 신호 REQ(I)(도 9 중 ④)에 대해서는 정논리 레벨의 카운트업 신호 COUNT가 출력되기 때문에, 리프레시 어드레스 카운터(26)가 카운트업 동작을 행하고, 리프레시 어드레스 신호 Add(C)가 #0에서 #1로 증분된다. 단, 외부 액세스 동작 우선 모드의 설정 기간 중이기 때문에, 액세스 아비터(33)로는 리프레시 동작 실행 금지 신호 INH(I)가 입력되어 있고 리프레시 동작은 금지되어 있다. 따라서, 리프레시 어드레스 #1에 대한 리프레시 동작은 행해지지 않는다.
또한, 리프레시 동작 실행 금지 신호 INH(I)에 의해 셋트되는 외부 액세스 상태 신호 ST(O)가 카운트업 감시 회로(25)에 입력되어 있기 때문에, 2회째의 리프레시 동작 개시 요구 신호 REQ(I)(도 9 중 ⑤)에 대해서는 카운트업 신호 COUNT의 출력은 억제된다. 따라서, 리프레시 어드레스 카운터(26)는 카운트업 동작을 행하지 않고, 리프레시 어드레스 신호 Add(C)는 #1로 유지된다. 이 상태는 3회째 이후의 리프레시 동작 개시 요구 신호 REQ(I)의 출력에 대해서도 유지되고, 외부 액세스 동작 우선 모드의 설정 기간 중, 리프레시 어드레스 신호 Add(C)는 어드레스 #1로 유지된다.
외부 액세스 동작 우선 모드 설정 기간 중에 금지되어 있던 리프레시 어드레스 #1에 대한 리프레시 동작은 외부 연속 액세스 동작의 종료에 따라 실행된다. 구체적으로는 리프레시 동작 실행 금지 신호 INH(I)의 종료를 검출한 액세스 아비터(33)가 리프레시 동작에 대한 액세스 트리거 신호 TG를 출력함으로써 행해진다. 이 때의 리프레시 어드레스 신호 Add(C)는 외부 연속 액세스 동작 중의 1회째 의 리프레시 동작 개시 요구 신호 REQ(I)에 의해 설정된 어드레스 #1로서, 외부 액세스 동작 우선 모드의 설정 기간 중에 금지되어 있던 리프레시 동작이 외부 액세스 동작 우선 모드의 해제에 따라 실행된다. 도 9에서는, 이 타이밍에 새로운 리프레시 동작 개시 요구 신호 REQ(I)가 출력되는 경우를 나타내고 있다. 이 경우에는, 액세스 아비터(33) 등의 제어에 의해 리프레시 어드레스 #1의 리프레시 동작의 실행에 이어서 카운트업 감시 회로(25)에 의한 카운트업 신호 COUNT의 출력을 행하는 등의 제어로 하여금 리프레시 어드레스 #2의 리프레시 동작의 실행을 행하도록 설정할 수 있다.
이상 상세히 설명한 바와 같이, 제1 및 제2 실시예에 따르면, 리프레시 동작에 우선하여 실행되는 외부 연속 액세스 동작 등의 외부 액세스 동작의 동작 기간 중에 있어서도, 또한, 외부로부터의 설정에 의해 리프레시 동작의 실행이 금지되어 있는 외부 액세스 동작 우선 모드의 설정 기간 중에 있어서도, 리프레시 동작에 필요한 리프레시 어드레스 카운터(26)의 내부 동작의 제어 상태가 필요에 따라 유지되고, 그 후의 리프레시 동작이 확실하게 행해진다.
즉, 2회 이상의 리프레시 동작 개시 요구 신호 REQ(I)가 발생하여도 2회째 이후의 리프레시 동작 개시 요구 신호 REQ(I)에 의해 카운트업 신호 COUNT가 출력되는 일은 없고, 리프레시 어드레스 카운터(26)의 리프레시 어드레스 신호 Add(C)의 값이 치환되어 버리는 일은 없다. 정확한 카운트업 신호 COUNT의 출력에 의해 외부 액세스 동작의 실행 중이나 외부 액세스 동작의 우선 모드의 설정 중에 금지되어 있던 리프레시 동작은 외부 액세스 동작의 종료 후나 우선 모드의 해제 후에 확실하게 실행되고, 리프레시 동작이 실행되지 않는 리프레시 어드레스 신호 Add(C)가 없으며, 착실하게 리프레시 동작이 실행된다.
이들 리프레시 동작 제어는 리프레시 솎아냄 동작이나 부분 리프레시 동작이라는 리프레시 동작을 실행하지 않는 리프레시 어드레스를 포함하는 리프레시 동작 사양에 대하여 리프레시 동작을 행하는 것이 필요한 리프레시 어드레스에 대해서만 리프레시 동작을 실행할 수 있어, 불필요한 리프레시 동작을 피할 수 있다. 리프레시 솎아냄 동작이나 부분 리프레시 동작에서는, 리프레시 동작을 행하는 것이 필요한 리프레시 어드레스가 데이터 유지 능력 등의 필요에 따라 미리 정해져 있고, 필요 최소한의 리프레시 동작으로 정확한 데이터 유지 능력을 얻을 수 있어 불필요한 리프레시 동작을 피할 수 있다.
또한, 본 발명은 상기 실시예에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지 개량, 변형이 가능한 것은 물론이다.
예컨대, 본 실시예에 있어서는, 리프레시 동작 개시 요구 신호 REQ(I)에 대하여 실제의 리프레시 동작의 실행에 앞서 미리 행해 두어야 할 내부 동작으로서 리프레시 어드레스 카운터(26)의 카운트업 동작을 예로 설명하고, 카운트업용 카운트업 신호 COUNT를 제어하는 경우를 설명하였지만, 본 발명은 이것에 한정되는 것이 아니라, 사전에 실행해야 하는 제어 동작이라면 마찬가지로 적용할 수 있다.
(부기 1) 외부로부터의 요구에 기초하여 실행되는 외부 액세스 동작과 내부에서 자동적으로 실행되는 리프레시 동작이 실행되는 반도체 기억 장치의 리프레시 제어 방법에 있어서,
상기 리프레시 동작에 우선하여 실행되는 상기 외부 액세스 동작의 동작 기간 중에, 상기 리프레시 동작의 개시 요구의 발생 횟수를 감시하고, 이 발생 횟수에 따라 상기 리프레시 동작에 있어서의 내부 동작을 제어하는 것을 특징으로 하는 반도체 기억 장치의 리프레시 제어 방법.
(부기 2) 외부로부터의 요구에 기초하여 실행되는 외부 액세스 동작과 내부에서 자동적으로 실행되는 리프레시 동작이 실행되는 반도체 기억 장치의 리프레시 제어 방법에 있어서,
외부로부터의 설정에 의해 상기 외부 액세스 동작을 우선하여 실행하기 위해서 상기 리프레시 동작의 실행이 금지되어 있는 기간 중에, 상기 리프레시 동작의 개시 요구의 발생 횟수를 감시하고, 이 발생 횟수에 따라 상기 리프레시 동작에 있어서의 내부 동작을 제어하는 것을 특징으로 하는 반도체 기억 장치의 리프레시 제어 방법.
(부기 3) 상기 발생 횟수가 2회 이상인 경우, 2회째 이후의 상기 개시 요구에 대해서는 상기 내부 동작을 실행하지 않는 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 기억 장치의 리프레시 제어 방법.
(부기 4) 상기 내부 동작은 상기 리프레시 동작이 실행되는 리프레시 어드레스의 발생 동작인 것을 특징으로 하는 부기 1 내지 3 중 적어도 한 항에 기재한 반도체 기억 장치의 리프레시 제어 방법.
(부기 5) 상기 외부 액세스 동작 기간 중 또는 상기 리프레시 동작의 실행 금지 기간 중에 발생한 상기 리프레시 어드레스에 대한 상기 리프레시 동작은 상기 외부 액세스 동작 기간의 종료 후 또는 상기 리프레시 동작의 실행 금지 기간의 종료 후에 실행되는 것을 특징으로 하는 부기 4에 기재한 반도체 기억 장치의 리프레시 제어 방법.
(부기 6) 리프레시 동작 기간에 있어서, 상기 리프레시 어드레스의 발생 동작은 상기 개시 요구마다 실행되고, 상기 리프레시 동작의 실행은 상기 리프레시 어드레스의 발생 동작에 의해 생성된 리프레시 어드레스에 따라 결정되는 것을 특징으로 하는 부기 4에 기재한 반도체 기억 장치의 리프레시 제어 방법.
(부기 7) 상기 리프레시 동작의 실행은 상기 리프레시 어드레스의 발생 동작에 의해 생성된 리프레시 어드레스가 소정 어드레스인 경우에만 실행되는 것을 특징으로 하는 부기 6에 기재한 반도체 기억 장치의 리프레시 제어 방법.
(부기 8) 상기 소정 어드레스는 미리 정해져 있는 소정 어드레스, 또는 미리 정해져 있는 소정 어드레스로서 데이터 유지 능력에 따른 리프레시 주기에 기초하여 상기 리프레시 동작이 제어되는 소정 어드레스인 것을 특징으로 하는 부기 7에 기재한 반도체 기억 장치의 리프레시 제어 방법.
(부기 9) 상기 외부 액세스 동작은 외부로부터 복수의 액세스 동작이 연속하여 계속되는 외부 연속 액세스 동작을 포함하는 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 기억 장치의 리프레시 제어 방법.
(부기 10) 상기 외부로부터의 설정은 적어도 1단자의 소정 제어 단자로의 제어 신호의 입력, 또는 소정 커맨드의 입력에 의해 실행되는 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치의 리프레시 제어 방법.
(부기 11) 외부로부터의 요구에 기초하여 실행되는 외부 액세스 동작과 내부에서 자동적으로 실행되는 리프레시 동작이 실행되는 반도체 기억 장치에 있어서,
상기 외부 액세스 동작 및 상기 리프레시 동작의 동작 상태를 통지하는 동작 상태 통지부와;
리프레시 동작 개시 요구 신호를 출력하는 리프레시 동작 개시 요구 생성부와;
상기 동작 상태 통지부가 상기 외부 액세스 동작의 동작 상태인 것을 통지하고 있는 경우, 상기 리프레시 동작 개시 요구 신호의 발생 횟수를 감시하고, 이 발생 횟수에 따라 상기 리프레시 동작에 있어서의 내부 동작을 제어하는 감시부를 구비하는 것을 특징으로 하는 반도체 기억 장치.
(부기 12) 외부로부터의 요구에 기초하여 실행되는 외부 액세스 동작과 내부에서 자동적으로 실행되는 리프레시 동작이 실행되는 반도체 기억 장치에 있어서,
외부로부터의 상기 리프레시 동작의 실행 금지 설정에 기초하여 상기 리프레시 동작의 실행 금지 상태를 통지하는 금지 설정 통지부와;
리프레시 동작 개시 요구 신호를 출력하는 리프레시 동작 개시 요구 생성부와;
상기 금지 설정 통지부가 상기 리프레시 동작의 실행 금지 상태인 것을 통지하고 있는 경우, 상기 리프레시 동작 개시 요구 신호의 발생 횟수를 감시하고, 이 발생 횟수에 따라 상기 리프레시 동작에 있어서의 내부 동작을 제어하는 감시부를 구비하는 것을 특징으로 하는 반도체 기억 장치.
(부기 13) 상기 금지 설정 통지부 대신에 상기 외부 액세스 동작 및 상기 리프레시 동작의 동작 상태를 통지하는 동작 상태 통지부를 구비하고, 외부로부터의 상기 리프레시 동작의 실행 금지 설정에 기초하여 상기 동작 상태 통지부가 상기 외부 액세스 동작의 동작 상태인 것을 나타내는 통지 신호를 출력하는 것을 특징으로 하는 부기 12에 기재한 반도체 기억 장치.
(부기 14) 상기 감시부는 2회째 이후의 상기 리프레시 동작 개시 요구 신호에 대하여, 상기 리프레시 동작에 있어서의 내부 동작을 실행하지 않는 것을 특징으로 하는 부기 11 또는 12에 기재한 반도체 기억 장치.
(부기 15) 상기 리프레시 동작에 있어서 리프레시 어드레스를 관리하는 리프레시 어드레스 카운터를 구비하고, 상기 리프레시 동작에 있어서의 내부 동작은 상기 리프레시 어드레스 카운터로의 카운트업 동작의 지시인 것을 특징으로 하는 부기 11 또는 12에 기재한 반도체 기억 장치.
(부기 16) 리프레시 동작 기간에 있어서, 상기 리프레시 동작을 금지하는 리프레시 금지 어드레스를 저장해 두는 금지 어드레스 기억부와, 상기 리프레시 어드레스 카운터로부터 출력되는 리프레시 어드레스와 상기 리프레시 금지 어드레스를 비교 판정하여 상기 리프레시 동작의 실행을 제어하는 리프레시 어드레스 조정 회로를 구비하는 것을 특징으로 하는 부기 15에 기재한 반도체 기억 장치.
(부기 17) 상기 리프레시 어드레스 조정 회로는 상기 리프레시 어드레스가 상기 리프레시 금지 어드레스에 일치하는 경우, 또는 상기 리프레시 어드레스가 상기 리프레시 금지 어드레스에 일치하고, 이 리프레시 어드레스에 있어서의 데이터 유지 시간이 데이터 유지 능력에 따라 설정되어 있는 리프레시 주기에 도달하고 있지 않은 경우에, 상기 리프레시 동작을 실행하지 않는 것을 특징으로 하는 부기 16에 기재한 반도체 기억 장치.
(부기 18) 상기 외부 액세스 동작은 외부로부터 복수의 액세스 동작이 연속하여 계속되는 외부 연속 액세스 동작을 포함하는 것을 특징으로 하는 부기 11 또는 12에 기재한 반도체 기억 장치.
(부기 19) 상기 외부로부터의 설정은 적어도 1단자의 소정 제어 단자로의 제어 신호의 입력, 또는 소정 커맨드의 입력에 의해 실행되는 것을 특징으로 하는 부기 12에 기재한 반도체 기억 장치의 리프레시 제어 방법.
본 발명에 따르면, 리프레시 동작을 외부 액세스 동작과 별도의 내부 액세스 동작으로서 실행할 경우에, 리프레시 솎아냄 동작이나 부분 리프레시 동작 등의 저소비 전류 동작을 실현하면서 외부 액세스 동작 사이에서 모순 없이 확실하게 동작하는 리프레시 동작을 행할 수 있는 반도체 기억 장치 및 리프레시 제어 방법을 제공하는 것이 가능해진다.

Claims (10)

  1. 외부로부터의 요구에 기초하여 실행되는 외부 액세스 동작과 내부에서 자동적으로 실행되는 리프레시 동작이 실행되는 반도체 기억 장치의 리프레시 제어 방법에 있어서,
    상기 리프레시 동작에 우선하여 실행되는 상기 외부 액세스 동작의 동작 기간 중에, 상기 리프레시 동작의 개시 요구의 발생 횟수를 감시하고, 상기 발생 횟수가 2회 이상인 경우에, 2회째 이후의 상기 개시 요구에 대하여 상기 리프레시 동작에 관한 내부 동작을 실행하지 않는 것에 의해 리프레시 어드레스의 발생 동작을 금지하는 것을 특징으로 하는 반도체 기억 장치의 리프레시 제어 방법.
  2. 외부로부터의 요구에 기초하여 실행되는 외부 액세스 동작과 내부에서 자동적으로 실행되는 리프레시 동작이 실행되는 반도체 기억 장치의 리프레시 제어 방법에 있어서,
    외부로부터의 설정에 의해 상기 외부 액세스 동작을 우선하여 실행하기 위해서 상기 리프레시 동작의 실행이 금지되어 있는 기간 중에, 상기 리프레시 동작의 개시 요구의 발생 횟수를 감시하고, 상기 발생 횟수가 2회 이상인 경우에, 2회째 이후의 상기 개시 요구에 대하여 상기 리프레시 동작에 관한 내부 동작을 실행하지 않는 것에 의해 리프레시 어드레스의 발생 동작을 금지하는 것을 특징으로 하는 반도체 기억 장치의 리프레시 제어 방법.
  3. 삭제
  4. 제1항 또는 제2항에 있어서, 상기 외부 액세스 동작 기간 중 또는 상기 리프레시 동작의 실행 금지 기간 중에 발생한 상기 리프레시 어드레스에 대한 상기 리프레시 동작은 상기 외부 액세스 동작 기간의 종료 후 또는 상기 리프레시 동작의 실행 금지 기간의 종료 후에 실행되는 것을 특징으로 하는 반도체 기억 장치의 리프레시 제어 방법.
  5. 제1항 또는 제2항에 있어서, 리프레시 동작 기간에 있어서, 상기 리프레시 어드레스의 발생 동작은 상기 개시 요구마다 실행되고, 상기 리프레시 동작의 실행은 상기 리프레시 어드레스의 발생 동작에 의해 생성된 리프레시 어드레스에 따라 결정되는 것을 특징으로 하는 반도체 기억 장치의 리프레시 제어 방법.
  6. 제5항에 있어서, 상기 리프레시 동작의 실행은 상기 리프레시 어드레스의 발생 동작에 의해 생성된 리프레시 어드레스가 소정 어드레스인 경우에만 실행되는 것을 특징으로 하는 반도체 기억 장치의 리프레시 제어 방법.
  7. 제6항에 있어서, 상기 소정 어드레스는 미리 정해져 있는 소정 어드레스, 또는 미리 정해져 있는 소정 어드레스로서 데이터 유지 능력에 따른 리프레시 주기에 기초하여 상기 리프레시 동작이 제어되는 소정 어드레스인 것을 특징으로 하는 반도체 기억 장치의 리프레시 제어 방법.
  8. 삭제
  9. 삭제
  10. 삭제
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