KR100604873B1 - 레지스터 비트값 오류를 인식하여 리프레쉬하는 비트리프레쉬 회로, 이를 구비한 집적회로 장치 및 그 방법 - Google Patents

레지스터 비트값 오류를 인식하여 리프레쉬하는 비트리프레쉬 회로, 이를 구비한 집적회로 장치 및 그 방법 Download PDF

Info

Publication number
KR100604873B1
KR100604873B1 KR1020040047621A KR20040047621A KR100604873B1 KR 100604873 B1 KR100604873 B1 KR 100604873B1 KR 1020040047621 A KR1020040047621 A KR 1020040047621A KR 20040047621 A KR20040047621 A KR 20040047621A KR 100604873 B1 KR100604873 B1 KR 100604873B1
Authority
KR
South Korea
Prior art keywords
signal
determination
refresh
latch
bit
Prior art date
Application number
KR1020040047621A
Other languages
English (en)
Other versions
KR20050122501A (ko
Inventor
강원식
이재구
우재혁
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040047621A priority Critical patent/KR100604873B1/ko
Priority to US11/123,263 priority patent/US7161864B2/en
Publication of KR20050122501A publication Critical patent/KR20050122501A/ko
Application granted granted Critical
Publication of KR100604873B1 publication Critical patent/KR100604873B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

레지스터 비트값 오류를 인식하여 리프레쉬하는 비트 리프레쉬 회로, 이를 구비한 집적회로 장치 및 그 방법이 개시된다. 상기 집적회로 장치에서는, 로직회로의 동작 제어를 위한 데이터를 저장하는 레지스터의 비트 값이 외부 노이즈에 의하여 달라지는 가를 체크하는 리부레쉬부를 구비한다. 상기 리부레쉬부는 노이즈에 의한 레지스터 비트 값의 오류가 있는 지를 비트별로 체크하여 오류가 있으면, 메모리에 저장된 해당 비트의 데이터를 레지스터로 리프레쉬시킨다.

Description

레지스터 비트값 오류를 인식하여 리프레쉬하는 비트 리프레쉬 회로, 이를 구비한 집적회로 장치 및 그 방법{Bit refresh circuit for refreshing fault register bit values, integrated circuit apparatus having the same, and register-bit value refresh method}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 레지스터를 구비하는 종래의 집적회로 장치의 블록도이다.
도 2는 본 발명의 일실시예에 따른 리프레쉬부를 구비한 집적회로 장치의 블록도이다.
도 3은 도 2의 리프레쉬부 및 레지스터의 구체적인 블록도이다.
도 4는 도 3의 비트 리프레쉬 회로의 구체적인 블록도이다.
도 5a 및 도 5b 각각은 도 4의 비트 리프레쉬 회로의 초기 동작 및 오류 체크 동작 설명을 위한 타이밍도이다.
본 발명은 집적회로 장치에 관한 것으로, 특히 집적회로 장치에 구비되는 레 지스터 비트 값을 리프레쉬하는 회로, 이를 구비한 집적회로 장치, 및 레지스터 비트값을 리프레쉬하는 방법에 관한 것이다.
도 1은 레지스터(120)를 구비하는 종래의 집적회로 장치(100)의 블록도이다. 대부분의 일반적인 집적회로 장치(100)는 로직회로(130)를 콘트롤하는 데이터 또는 로직회로(130)의 동작에 필요한 어떤 설정을 위한 디지털 값을 저장하는 레지스터(register)(120)를 구비한다. 로직회로(130)는 레지스터(120)에서 출력되는 비트 값 이외에도, 다른 다수의 제어 신호들을 입력받아 소정 로직 연산을 수행하여 그 결과를 출력한다. 레지스터(120) 비트 값 세팅을 위한 데이터는 메모리(110)에서 출력된다. 메모리(110)는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory) 등 ROM일 수도 있고, DRAM(Dynamic Random Access Memory)일 수도 있으며, 상기 집적회로 장치(100)의 내부 또는 외부에 구비될 수 있다.
예를 들어, 이와 같은 집적회로 장치(100)로서 모바일(mobile)용 LCD(liquid crystal display) 드라이버(driver) IC(integrated circuit)를 들 수 있다. 이외에도, DRAM(dynamic random access memory)이나 DSP(digital signal processing) 칩(chip) 등에서도, 위와 같은 메모리(110)에서 출력되는 데이터를 받아 비트 값을 세팅하는 레지스터(120)를 구비한다.
그러나, 이와 같은 집적회로 장치(100)의 로직회로(130)는 외부로부터의 노이즈에 의하여 오동작 할 수 있다. 예를 들어, 휴대폰(mobile phone)과 같은 모바일 제품의 LCD 드라이버 IC에 있어서, ESD(Electrostatic Defect), 파워 불균일(power bouncing), 플래쉬(flash) 등과 같은 외부 노이즈에 노출되기 쉽고, 이와 같은 노이즈의 영향에 의하여, 내부에 구비되는 레지스터에 설정되는 공통전압(common voltage) 설정을 위한 비트 값, 또는 감마(gamma) 보정을 위한 비트 값 등이 달라질 수 있으며, 이에 따라 내부 로직회로의 오동작으로 인한 LCD 화면의 오류를 유발할 수 있다. 이를 해결하기 위하여, LCD 드라이버 IC 내부 회로에, ESD에 대비한 다이오드(protection diode)를 삽입하거나, 레지스터에 세팅된 비트 값을 주기적으로 리프레쉬(refresh)하는 방법이 사용되고 있다. 하지만, 외부 호스트(host) 칩으로부터 직접 레지스터로 주기적 리프레쉬하는 경우에, 레지스터 비트 값이 일률적이지 않은 다수의 IC들에 대하여 개별적으로 하나씩 리프레쉬 하기는 상당히 어렵다. 또한, 메모리(110)에 저장된 데이터를 레지스터(120)로 주기적 리프레쉬하는 경우에 있어서도, 메모리(110) 내구성(endurance)을 나쁘게 하는 등 수명(retention)을 단축시키는 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 집적회로 장치 내에 구비되는 로직회로의 노이즈에 의한 오동작 방지를 위하여, 레지스터 비트값 오류를 인식하여 리프레쉬하는 비트 리프레쉬 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 레지스터 비트값 오류를 인식하는 상기 비트 리프레쉬 회로를 구비한 집적회로 장치를 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 집적회로 장치 내에 구비되는 레지스터의 비트 값을 비트별로 리프레쉬하는 방법을 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 레지스터의 비트 값을 비트별로 리프레쉬하여 집적회로 장치를 구동하는 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 비트 리프레쉬 회로는, 제1 래치회로, 제2 래치회로, 판정회로, 플립플롭, OR 로직회로, 및 NAND 로직회로를 구비하는 것을 특징으로 한다. 상기 제1 래치회로는 입력 신호를 받아, 세트 신호에 응답하여 상기 입력 신호를 래치하여 제1 래치신호를 출력한다. 상기 제2 래치회로는 상기 입력 신호를 받아, 상기 세트 신호에 응답하여 상기 입력 신호의 반전 신호를 래치하여 제2 래치신호를 출력한다. 상기 판정회로는 상기 제1 래치신호와 상기 제2 래치신호를 이용하여 리프레쉬 판정신호를 생성한다. 상기 플립플롭은 상기 리프레쉬 판정신호를 받아, 리프레쉬 클럭 신호에 응답하여 상기 리프레쉬 판정신호를 래치하여 판정 결과신호로서 출력한다. 상기 OR 로직회로는 리프레쉬 확인신호 및 상기 판정 결과신호에 대한 OR 연산을 수행하여 그 결과 신호를 출력한다. 상기 NAND 로직회로는 초기 신호 및 상기 OR 연산 결과 신호에 대한 NAND 연산을 수행하여 그 결과를 상기 세트 신호로서 출력한다.
상기 플립플롭은 리셋 신호에 응답하여 상기 판정 결과신호를 제1 논리 상태로 리셋시키고, 상기 판정 결과신호가 리셋된 상태 중에 제1 논리 상태로 되는 상기 초기 신호에 응답하여 상기 NAND 로직회로는 상기 세트 신호를 제2 논리 상태로 만들고, 상기 제1 래치회로는 상기 제2 논리 상태의 세트 신호에 응답하여 상기 제1 래치신호를 레지스터에 초기 세팅할 비트 신호로서 출력하는 것을 특징으로 한 다. 상기 판정회로는 상기 제2 래치신호가 상기 제1 래치신호의 반전된 신호와 같은지 또는 그렇지 않은지에 따라 상기 리프레쉬 판정신호의 논리 상태를 결정하고, 상기 리프레쉬 판정신호가 제1 논리 상태 중에 제1 논리 상태로 되는 상기 리프레쉬 확인신호에 응답하여 상기 제1 래치회로는 상기 제1 래치신호를 레지스터에 리프레쉬할 비트 신호로서 출력하고, 상기 리프레쉬 판정신호가 제2 논리 상태이면 상기 제1 래치회로 및 상기 제2 래치회로는 이전 상태를 유지하는 것을 특징으로 한다. 상기 판정회로는 상기 리프레쉬 클럭 신호의 주기마다 상기 리프레쉬 판정신호의 논리 상태를 결정하는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 집적회로 장치는, 메모리, 리프레쉬부, 레지스터, 및 로직회로를 구비하는 것을 특징으로 한다. 상기 메모리는 외부로부터 입력 신호들을 받아 저장하고, 상기 입력 신호들을 상기 리프레쉬부로 출력한다. 상기 리프레쉬부는 상기 입력 신호들을 받아 초기 세팅할 비트 신호들을 출력하고, 주기적으로 상기 초기 세팅된 비트 신호들을 체크하여 각각이 초기 세팅 상태와 다르면, 각 비트에 대하여 초기 세팅된 비트 신호와 같은 신호를 리프레쉬할 비트 신호로서 출력한다. 상기 레지스터는 상기 초기 세팅할 비트 신호들을 받아 각 비트 신호를 세팅하고, 상기 리프레쉬할 비트 신호를 받아 각 비트 신호를 다시 세팅하며, 세팅된 비트 신호들을 콘트롤 신호로서 출력한다. 상기 로직회로는 상기 콘트롤 신호에 응답하여 소정 로직 연산을 수행하여 그 결과를 출력한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 레지스터 비트 값 리프레쉬 방법은, 입력 신호를 받아, 세트 신호에 응답하여 상기 입력 신호를 래치하여 제1 래치신호를 출력하는 단계; 상기 입력 신호를 받아, 상기 세트 신호에 응답하여 상기 입력 신호의 반전 신호를 래치하여 제2 래치신호를 출력하는 단계; 상기 제1 래치신호와 상기 제2 래치신호를 이용하여 리프레쉬 판정신호를 생성하는 단계; 상기 리프레쉬 판정신호를 받아, 리프레쉬 클럭 신호에 응답하여 상기 리프레쉬 판정신호를 래치하여 판정 결과신호로서 출력하는 단계; 리프레쉬 확인신호 및 상기 판정 결과신호에 대한 OR 연산을 수행하여 그 결과 신호를 출력하는 단계; 및 초기 신호 및 상기 OR 연산 결과 신호에 대한 NAND 연산을 수행하여 그 결과를 상기 세트 신호로서 출력하는 단계를 구비하는 것을 특징으로 한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 집적회로 장치 구동 방법은, 입력 신호들을 받아 초기 세팅할 비트 신호들을 출력하는 단계; 주기적으로 상기 초기 세팅된 비트 신호들을 체크하여 각각이 초기 세팅 상태와 다르면, 각 비트에 대하여 초기 세팅된 비트 신호와 같은 신호를 리프레쉬할 비트 신호로서 출력하는 단계; 상기 초기 세팅할 비트 신호들을 받아 각 비트 신호를 세팅하고, 상기 리프레쉬할 비트 신호를 받아 각 비트 신호를 다시 세팅하며, 세팅된 비트 신호들을 콘트롤 신호로서 출력하는 단계; 및 상기 콘트롤 신호에 응답하여 소정 로직 연산을 수행하여 그 결과를 출력하는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 리프레쉬부(refresh unit)(220)를 구비한 집적회로 장치(200)의 블록도이다. 도 2를 참조하면, 상기 집적회로 장치(200)는 메모리(210), 리프레쉬부(220), 레지스터(230) 및 로직회로(240)를 구비한다. 상기 집적회로 장치(200)는, 예를 들어, 모바일(mobile)용 LCD(liquid crystal display) 드라이버(driver) IC(integrated circuit)일 수 있다. 이외에도, DRAM(dynamic random access memory)이나 DSP(digital signal processing) 칩(chip) 등일 수도 있다.
상기 메모리(210)는 외부로부터 상기 레지스터(230)의 N개 비트 값 세팅을 위한 입력 신호들(MO)을 받아 저장하고, 상기 입력 신호들(MO)을 상기 리프레쉬부(220)로 출력한다. 상기 메모리(210)는 EPROM, EEPROM 등 ROM일 수도 있고, DRAM일 수도 있으며, 상기 집적회로 장치(200)의 내부 또는 외부에 구비될 수 있다.
도 1과 같은 일반적인 집적회로 장치(100)에서는 레지스터 비트 값 세팅을 위한 입력 신호들이 메모리(110)로부터 레지스터(120)로 바로 출력되지만, 본 발명에서는 상기 리프레쉬부(220)를 상기 메모리와 상기 레지스터(230) 사이에 배치하여, 외부 노이즈에 의한 레지스터 비트 값의 오류가 있는 지를 체크하여 오류가 있으면 레지스터 비트 값이 리프레쉬 되도록 하였다.
도 3은 도 2의 리프레쉬부(220) 및 레지스터(230)의 구체적인 블록도이다. 도 3을 참조하면, 상기 리프레쉬부(220)는 다수의 비트 리프레쉬 회로들(221)을 구비한다. 상기 리프레쉬부(220)는 먼저, 상기 N개의 입력 신호들(MO)을 받아 상기 레지스터(230)에 초기 세팅할 비트 신호들을 출력한다. 상기 레지스터(230)에 해당 비트 신호들이 세팅된 후에는, 상기 리프레쉬부(220)를 구성하는 비트 리프레쉬 회로들(221) 각각에서 주기적으로 상기 초기 세팅된 비트 신호를 체크하여 각각이 초기 세팅 상태를 유지하는지를 판단한다. 상기 리프레쉬부(220)는 상기 초기 세팅된 비트 신호들이 초기 세팅 상태를 유지하지 못하면, 각 비트에 대하여 초기 세팅된 비트 신호와 같은 신호를 상기 메모리(210)로부터 받아 상기 레지스터(230)에 리프레쉬 할 비트 신호로서 출력한다. 상기 리프레쉬부(220)를 구성하는 비트 리프레쉬 회로(221)에 대하여 도 4에서 좀더 자세히 설명된다.
상기 레지스터(230)는 로직회로(240)를 콘트롤하는 데이터 또는 로직회로(240)의 동작에 필요한 어떤 설정을 위한 디지털 값을 저장하기 위한 레지스터 데이터(REGD)를 상기 리프레쉬부(220)로부터 받아 저장한다. 먼저, 초기에 상기 레지스터(230)는 상기 초기 세팅할 비트 신호들을 상기 리프레쉬부(220)로부터 받아 각 비트 신호를 세팅한다. 상기 레지스터(230)에 해당 비트 신호들이 세팅된 후에는, 상기 레지스터(230)는 상기 리프레쉬부(220)에서 상기 레지스터(230)의 리프레쉬를 위하여 출력되는 상기 리프레쉬할 비트 신호를 받아 각 비트 신호를 다시 세팅한다. 상기 레지스터(230)는 세팅된 비트 신호들을 상기 로직회로(240)에 콘트롤 신호로서 출력한다. 상기 로직회로(240)는 상기 레지스터(230)에서 출력되 는 상기 콘트롤 신호에 응답하여 소정 로직 연산을 수행하여 그 결과를 출력한다. 상기 로직회로(240)는 레지스터(230)에서 출력되는 레지스터 데이터(REGD) 이외에도, 다른 다수의 제어 신호들을 입력받아 소정 로직 연산을 수행할 수도 있다.
이와 같은 상기 집적회로 장치(200)에서는 외부 노이즈에 의하여 레지스터(230)세팅을 위한 데이터에 오류가 발생할 수 있다. 예를 들어, 휴대폰(mobile phone)과 같은 모바일 제품의 LCD 드라이버 IC에 있어서, ESD(Electrostatic Defect), 파워 불균일(power bouncing), 플래쉬(flash) 등과 같은 외부 노이즈에 노출되기 쉽다. 이와 같은 노이즈의 영향에 의하여, 레지스터(230) 세팅을 위한, 공통전압(common voltage) 설정 비트 값, 또는 감마(gamma) 보정 비트 값 등이 달라진다면, 이러한 레지스터(230) 값의 제어를 받아 동작하는 로직회로(240)는 오동작하여 LCD 화질에 나쁜 영향을 미칠 수 있다. 이와 같은 오류가 본 발명에 따른 상기 리프레쉬부(220)에 의하여 방지될 수 있다.
도 4는 도 3의 비트 리프레쉬 회로(221)의 구체적인 블록도이다. 도 4를 참조하면, 상기 비트 리프레쉬 회로(221)는 제1 래치(latch)회로(310), 제2 래치회로(320), 판정회로(330), 플립플롭(340), OR 로직회로(350), 및 NAND 로직회로(360)를 구비한다. 도 4의 비트 리프레쉬 회로(221)의 초기 동작 및 오류 체크 동작 설명을 위하여, 도 5a 및 도 5b의 타이밍도가 참조된다.
상기 제1 래치회로(310)는 도 2의 메모리로부터 입력되는 입력 신호들(MO) 중 어느 한 비트의 입력 신호(MOi)를 받아, 세트신호(SETCLK)에 응답하여 상기 한 비트의 입력 신호(MOi)를 래치하여 제1 래치신호를 출력한다. 특히, 초기(파워 온 할 때)에, 상기 세트신호(SETCLK)가 액티브되면, 상기 제1 래치신호를 초기 세팅할 비트 신호로서 출력한다. 위에서 기술한 바와 같이, 상기 비트 리프레쉬 회로들(221)로 구성되는 리프레쉬부(220)가, 초기에, 상기 세트신호(SETCLK)에 의하여 N개의 입력 신호들(MO)을 받아 레지스터(230)에 초기 세팅할 비트 신호들 N개를 출력하면, 상기 레지스터(230)에 해당 비트 신호들이 세팅된다.
상기 제1 래치신호는 같은 논리 상태를 가지는 한 쌍의 제1 판정 기초신호 및 제2 판정 기초신호일 수 있다. 즉, 상기 제1 래치회로(310)는 상기 제1 판정 기초신호를 출력하는 제1 플립를롭(311) 및 상기 제2 판정 기초신호를 출력하는 제2 플립를롭(312)으로 구성될 수 있다. 이때, 상기 제1 플립를롭(311)은 상기 한 비트의 입력 신호(MOi)를 받아, 상기 세트신호(SETCLK)에 응답하여 상기 한 비트의 입력 신호(MOi)를 래치하여 상기 제1 판정 기초신호를 출력한다. 상기 제2 플립를롭(312)은 상기 한 비트의 입력 신호(MOi)를 받아, 상기 세트신호(SETCLK)에 응답하여 상기 한 비트의 입력 신호(MOi)를 래치하여 상기 제2 판정 기초신호를 출력한다.
상기 제2 래치회로(320)는 상기 한 비트의 입력 신호(MOi)를 받아, 상기 세트신호(SETCLK)에 응답하여 상기 입력 신호의 반전 신호를 래치하여 제2 래치신호를 출력한다. 상기 제2 래치신호는 같은 상기 제1 판정 기초신호 또는 상기 제2 판정 기초신호와 반대의 논리 상태를 가지는 제3 판정 기초 및 제4 판정 기초 신호일 수 있다. 상기 제3 판정 기초 및 상기 제4 판정 기초 신호는 서로 같은 논리 상태를 가진다. 상기 제2 래치회로(320)는 상기 제3 판정 기초신호를 출력하기 위한 제1 인버터(321)와 제3 플립를롭(322), 및 상기 제4 판정 기초신호를 출력하기 위한 제2 인버터(323)와 제4 플립를롭(324)으로 구성될 수 있다. 이때, 상기 제1 인버터(321)는 상기 한 비트의 입력 신호(MOi)를 반전시켜 출력하고, 상기 제3 플립를롭(322)은 상기 제1 인버터 출력을 받아, 상기 세트신호(SETCLK)에 응답하여 상기 제1 인버터 출력을 래치하여 상기 제3 판정 기초신호를 출력한다. 상기 제2 인버터(323)는 상기 한 비트의 입력 신호(MOi)를 반전시켜 출력하고, 상기 제4 플립플롭(324)은 상기 제2 인버터 출력을 받아, 상기 세트신호(SETCLK)에 응답하여 상기 제2 인버터 출력을 래치하여 상기 제4 판정 기초신호를 출력한다.
상기 판정회로(330)는 상기 제1 래치회로(310)에서 생성된 상기 제1 래치신호와 상기 제2 래치회로(320)에서 생성된 상기 제2 래치신호를 이용하여, 상기 제1 래치신호와 상기 제2 래치신호에 오류가 있는 지를 판단하기 위한 리프레쉬 판정신호를 생성한다. 상기 판정회로(330)는 상기 제1 판정 기초신호만을 상기 제1 래치신호로 하고, 상기 제3 판정 기초신호만을 상기 제2 래치신호로 한, 두개의 신호에 의하여 리프레쉬 판정신호를 생성할 수 있지만, 오류 판단의 정확성을 높이기 위하여, 상기 제1 판정 기초신호 및 상기 제2 판정 기초신호를 상기 제1 래치신호로 이용하고, 상기 제3 판정 기초 및 상기 제4 판정 기초 신호를 상기 제2 래치신호로 이용한다.
즉, 상기 판정회로(330)는 상기 제1 플립플롭(311)에서 생성된 상기 제1 판정 기초신호와 상기 제3 플립플롭(322)에서 생성된 상기 제3 판정 기초신호가 서로 다른 논리 상태를 가지면, 초기에 레지스터(230)에 세팅된 비트 신호가 정상적으로 유지되고 있다고 판단하여, 제2 논리 상태의 리프레쉬 판정신호를 생성할 수 있다. 그렇지 않으면, 상기 판정회로(330)는 제1 논리 상태의 리프레쉬 판정신호를 생성할 수 있다. 이와 같이, 두개의 신호, 즉, 상기 제1 판정 기초신호와 상기 제3 판정 기초신호를 체크하는 것은 두 신호에 모두 오류가 생기는 경우에도 초기에 레지스터(230)에 세팅된 비트 신호가 정상적으로 유지되고 있다고 판단할 가능성이 크므로, 오류 판단의 정확성을 높이기 위하여, 도 4와 같이, 상기 판정회로(330)는 상기 제1 플립플롭(311)에서 생성되는 상기 제1 판정 기초신호, 상기 제2 플립플롭(312)에서 생성되는 상기 제2 판정 기초신호, 상기 제3 플립플롭(322)에서 생성되는 상기 제3 판정 기초신호, 및 상기 제4 플립플롭(324)에서 생성되는 상기 제4 판정 기초신호를 이용한다. 이때에는, 상기 제1 판정 기초신호와 상기 제2 판정 기초신호의 논리 상태가 같은 경우, 상기 제3 판정 기초와 상기 제4 판정 기초 신호의 논리 상태가 같은 경우, 및 상기 제1 판정 기초신호 또는 상기 제2 판정 기초신호 중 어느 하나와 상기 제3 판정 기초 또는 상기 제4 판정 기초 신호 중 어느 하나의 논리 상태가 다른 경우에 대해서는, 상기 판정회로(330)는 제2 논리 상태의 리프레쉬 판정신호를 생성한다. 그렇지 않으면, 상기 판정회로(330)는 제1 논리 상태의 리프레쉬 판정신호를 생성할 수 있다.
이와 같은 동작을 위하여, 상기 판정회로(330)는, 도 4와 같이, 제1 XOR(exclusive OR: 배타적 논리합) 로직회로(331), 제2 XOR 로직회로(332), XNOR(exclusive NOR: 배타적 부정 논리합) 로직회로(333), OR(논리합) 로직회로(334), 및 인버터(inverter)(335)를 구비한다.
상기 제1 XOR 로직회로(331)는 상기 제1 판정 기초신호 및 상기 제2 판정 기초신호에 대하여, 제1 XOR 연산을 수행하여 그 결과 신호를 출력한다. 상기 제2 XOR 로직회로(332)는 상기 제3 판정 기초신호 및 상기 제4 판정 기초신호에 대하여, 제2 XOR 연산을 수행하여 그 결과 신호를 출력한다. 상기 XNOR 로직회로(333)는 상기 제1 판정 기초신호 또는 상기 제2 판정 기초신호 중 어느 하나와 상기 제3 판정 기초신호 또는 상기 제4 판정 기초신호 중 어느 하나에 대하여, XNOR 연산을 수행하여 그 결과 신호를 출력한다. 상기 OR 로직회로(334)는 상기 제1 XOR 연산 결과 신호, 상기 제2 XOR 연산 결과 신호, 및 상기 XNOR 연산 결과 신호에 대하여, 제1 OR 연산을 수행하여 그 결과 신호를 출력한다. 상기 인버터(335)는 상기 OR 연산 결과 신호를 반전시켜 그 결과를 상기 리프레쉬 판정신호로서 출력한다.
한편, 도 4에서, 상기 플립플롭(340)은 상기 판정회로(330)에서 출력되는 상기 리프레쉬 판정신호를 받아, 리프레쉬 클럭신호(REFCLK)에 응답하여 상기 리프레쉬 판정신호를 래치하여 판정 결과신호(RESULT)로서 출력한다. 상기 플립플롭(340)의 출력은 리셋 신호(REST)에 의하여 제1 논리 상태로 리셋된다. 상기 OR 로직회로(350)는 리프레쉬 확인신호(REFVER) 및 상기 판정 결과신호(RESULT)에 대한 OR 연산을 수행하여 그 결과신호를 출력한다. 상기 NAND 로직회로(360)는 초기신호(INIDS) 및 상기 OR 연산 결과신호에 대한 NAND 연산을 수행하여 그 결과를 상기 세트신호(SETCLK)로서 출력한다. 위에서 기술된, 상기 리프레쉬 클럭신호(REFCLK), 상기 리셋 신호(REST), 상기 리프레쉬 확인신호(REFVER), 및 상기 초기신호(INIDS)는 소정 콘트롤부(미도시)에서 생성된다고 가정한다.
예를 들어, 상기 비트 리프레쉬 회로(221)의 초기 동작에서는, 도 5a에 도시된 바와 같이, 리셋 신호(REST)가 액티브 될 때, 상기 플립플롭(340)은 상기 판정 결과신호(RESULT)를 제1 논리 상태로 리셋시킨다. 이때, 상기 판정 결과신호(RESULT)가 리셋된 상태에서 상기 초기신호(INIDS)는 제1 논리 상태로되고, 이에 응답하여 상기 NAND 로직회로(360)는 상기 세트신호(SETCLK)를 제2 논리 상태로 만든다. 이에 따라, 상기 제1 래치회로(310)는 상기 제2 논리 상태의 세트신호(SETCLK)에 응답하여 상기 제1 래치신호(상기 제1 판정 기초신호 또는 상기 제3 판정 기초신호)를 레지스터(230)에 초기 세팅할 비트 신호(REGDi)로서 출력한다.
이와 같이, 레지스터(230)에 비트 신호들(REGD)이 세팅된 후에, 상기 비트 리프레쉬 회로(221)의 오류 체크 동작에서는, 도 5b에 도시된 바와 같이, 주기적으로 액티브되는 상기 리프레쉬 클럭신호(REFCLK)에 따라, 상기 레지스터(230)에 초기 세팅된 비트 신호를 체크하여 각각이 초기 세팅 상태를 유지하는지를 판단한다. 상기 비트 리프레쉬 회로(221)의 오류 체크 동작에서는 상기 초기신호(INIDS)는 제2 논리 상태를 유지한다. 도 5b에서, 상기 리프레쉬 클럭신호(REFCLK)가 액티브되면, 이보다 충분한 마진을 가진 상기 리프레쉬 확인신호(REFVER)가 제1 논리 상태로 된다. 이때, 상기 리프레쉬 판정신호가 상기 플립플롭(340)에서 래치된 상기 판정 결과신호(RESULT)가 제2 논리 상태이면, 상기 세트신호(SETCLK)는 제1 논리 상태이기 때문에, 상기 제1 래치회로(310) 및 상기 제2 래치회로(320)는 리프레쉬하지 않고 이전 상태를 출력한다. 또한, 상기 리프레쉬 확인신호(REFVER)가 제1 논 리 상태로 된 상태 동안에, 상기 리프레쉬 판정신호가 상기 플립플롭(340)에서 래치된 상기 판정 결과신호(RESULT)가 제1 논리 상태이면, 상기 세트신호(SETCLK)는 제2 논리 상태이기 때문에, 상기 제1 래치회로(310)는 상기 제1 래치신호(상기 제1 판정 기초신호 또는 상기 제2 판정 기초신호)를 레지스터(230)에 리프레쉬할 비트 신호(REGDi)로서 출력한다. 도 5b에서는, 상기 제2 플립플롭(312)에서 출력되는 제2 판정 기초신호(TESTA)가 정상적인 경우에 제2 논리 상태를 가지고, 어떤 노이즈의 영향으로 상기 제2 판정 기초신호(TESTA)가 제1 논리 상태로 변경된 경우를 도시하였다.
이상에서와 같이 본 발명의 일실시예에 따른 집적회로 장치(200)에서는, 로직회로(240)의 동작 제어를 위한 데이터를 저장하는 레지스터(230)의 비트 값이 외부 노이즈에 의하여 달라지는 가를 체크하는 리부레쉬부(220)를 구비한다. 상기 리부레쉬부(220)는 노이즈에 의한 레지스터(230) 비트 값의 오류가 있는 지를 비트별로 체크하여 오류가 있으면, 메모리(210)에 저장된 해당 비트의 데이터를 레지스터(230)로 리프레쉬시킨다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이 다.
상술한 바와 같이 본 발명에 따른 집적회로 장치(200)에서는, 레지스터(230) 비트 값에 오류가 있는 경우에, 해당 비트 값만을 리프레쉬시키므로, 종래에 비하여 메모리(210)의 수명 단축 문제를 해결할 수 있다. 또한, 레지스터(230) 비트 값이 안정적으로 로직회로(240)에 공급될 수 있으므로, 집적회로 장치(200)의 오동작을 방지할 수 있는 효과가 있다.

Claims (20)

  1. 입력 신호를 받아, 세트신호에 응답하여 상기 입력 신호를 래치하여 제1 래치신호를 출력하는 제1 래치회로;
    상기 입력 신호를 받아, 상기 세트신호에 응답하여 상기 입력 신호의 반전 신호를 래치하여 제2 래치신호를 출력하는 제2 래치회로;
    상기 제1 래치신호와 상기 제2 래치신호를 이용하여 리프레쉬 판정신호를 생성하는 판정회로;
    상기 리프레쉬 판정신호를 받아, 리프레쉬 클럭신호에 응답하여 상기 리프레쉬 판정신호를 래치하여 판정 결과신호로서 출력하는 플립플롭;
    리프레쉬 확인신호 및 상기 판정 결과신호에 대한 OR 연산을 수행하여 그 결과신호를 출력하는 OR 로직회로; 및
    초기신호 및 상기 OR 연산 결과신호에 대한 NAND 연산을 수행하여 그 결과를 상기 세트신호로서 출력하는 NAND 로직회로를 구비하는 것을 특징으로 하는 비트 리프레쉬 회로.
  2. 제 1항에 있어서, 상기 플립플롭은,
    리셋 신호에 응답하여 상기 판정 결과신호를 제1 논리 상태로 리셋시키고, 상기 판정 결과신호가 리셋된 상태 중에 제1 논리 상태로 되는 상기 초기신호에 응답하여 상기 NAND 로직회로는 상기 세트신호를 제2 논리 상태로 만들고, 상기 제1 래치회로는 상기 제2 논리 상태의 세트신호에 응답하여 상기 제1 래치신호를 레지스터에 초기 세팅할 비트 신호로서 출력하는 것을 특징으로 하는 비트 리프레쉬 회로.
  3. 제 1항에 있어서, 상기 판정회로는,
    상기 제2 래치신호가 상기 제1 래치신호의 반전된 신호와 같은지 또는 그렇지 않은지에 따라 상기 리프레쉬 판정신호의 논리 상태를 결정하고, 상기 리프레쉬 판정신호가 제1 논리 상태 중에 제1 논리 상태로 되는 상기 리프레쉬 확인신호에 응답하여 상기 제1 래치회로는 상기 제1 래치신호를 레지스터에 리프레쉬할 비트 신호로서 출력하고, 상기 리프레쉬 판정신호가 제2 논리 상태이면 상기 제1 래치회로 및 상기 제2 래치회로는 이전 상태를 유지하는 것을 특징으로 하는 비트 리프레쉬 회로.
  4. 제 3항에 있어서, 상기 판정회로는,
    상기 리프레쉬 클럭신호의 주기마다 상기 리프레쉬 판정신호의 논리 상태를 결정하는 것을 특징으로 하는 비트 리프레쉬 회로.
  5. 제 1항에 있어서, 상기 제1 래치회로는,
    서로 다른 논리 회로에 의하여 같은 논리 상태를 가지는 제1 판정 기초신호 및 제2 판정 기초신호를 생성하여, 한 쌍의 상기 제1 판정 기초신호 및 상기 제2 판정 기초신호를 상기 제1 래치신호로서 출력하고,
    상기 제2 래치회로는 서로 다른 논리 회로에 의하여 상기 제1 판정 기초신호 또는 상기 제2 판정 기초신호와 반대의 논리 상태를 가지는 제3 판정 기초 및 제4 판정 기초 신호를 생성하여, 한 쌍의 상기 제3 판정 기초신호 및 상기 제4 판정 기초신호를 상기 제2 래치신호로서 출력하는 것을 특징으로 하는 비트 리프레쉬 회로.
  6. 제 5항에 있어서, 상기 제1 래치회로는,
    상기 입력 신호를 받아, 상기 세트신호에 응답하여 상기 입력 신호를 래치하여 상기 제1 판정 기초신호를 출력하는 제1 플립를롭; 및
    상기 입력 신호를 받아, 상기 세트신호에 응답하여 상기 입력 신호를 래치하여 상기 제2 판정 기초신호를 출력하는 제2 플립플롭을 구비하고,
    상기 제2 래치회로는,
    상기 입력 신호를 반전시켜 출력하는 제1 인버터;
    상기 제1 인버터 출력을 받아, 상기 세트신호에 응답하여 상기 제1 인버터 출력을 래치하여 상기 제3 판정 기초신호를 출력하는 제3 플립를롭;
    상기 입력 신호를 반전시켜 출력하는 제2 인버터; 및
    상기 제2 인버터 출력을 받아, 상기 세트신호에 응답하여 상기 제2 인버터 출력을 래치하여 상기 제4 판정 기초신호를 출력하는 제4 플립플롭을 구비하는 것을 특징으로 하는 비트 리프레쉬 회로.
  7. 제 6항에 있어서, 상기 판정회로는,
    상기 제1 판정 기초신호 및 상기 제2 판정 기초신호에 대하여, 제1 XOR 연산을 수행하여 그 결과신호를 출력하는 제1 XOR 로직회로;
    상기 제3 판정 기초신호 및 상기 제4 판정 기초신호에 대하여, 제2 XOR 연산을 수행하여 그 결과신호를 출력하는 제2 XOR 로직회로;
    상기 제1 판정 기초신호 또는 상기 제2 판정 기초신호 중 어느 하나와 상기 제3 판정 기초신호 또는 상기 제4 판정 기초신호 중 어느 하나에 대하여, XNOR 연산을 수행하여 그 결과신호를 출력하는 XNOR 로직회로;
    상기 제1 XOR 연산 결과신호, 상기 제2 XOR 연산 결과신호, 및 상기 XNOR 연산 결과신호에 대하여, 제1 OR 연산을 수행하여 그 결과신호를 출력하는 OR 로직회로; 및
    상기 OR 연산 결과신호를 반전시켜 그 결과를 상기 리프레쉬 판정신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 비트 리프레쉬 회로.
  8. 입력 신호들을 받아 초기 세팅할 비트 신호들을 출력하고, 주기적으로 상기 초기 세팅된 비트 신호들을 체크하여 각각이 초기 세팅 상태와 다르면, 각 비트에 대하여 초기 세팅된 비트 신호와 같은 신호를 리프레쉬할 비트 신호로서 출력하는 리프레쉬부;
    상기 초기 세팅할 비트 신호들을 받아 각 비트 신호를 세팅하고, 상기 리프레쉬할 비트 신호를 받아 각 비트 신호를 다시 세팅하며, 세팅된 비트 신호들을 콘트롤 신호로서 출력하는 레지스터; 및
    상기 콘트롤 신호에 응답하여 소정 로직 연산을 수행하여 그 결과를 출력하는 로직회로를 구비하고,
    상기 리프레쉬부는,
    입력 신호를 래치하여, 제1 래치신호로 출력하는 적어도 하나의 제1 래치회로들; 및
    상기 입력 신호의 반전 신호를 래치하여, 제2 래치신호로 출력하는 적어도 하나의 제2 래치회로들을 구비하고,
    상기 제1 래치신호들 및/또는 상기 제2 래치신호들의 논리 상태를 비교하여 상기 초기 세팅된 비트 신호들을 체크하는 것을 특징으로 하는 집적회로 장치.
  9. 제 8항에 있어서, 상기 집적회로 장치는,
    외부로부터 상기 입력 신호들을 받아 저장하고, 상기 입력 신호들을 상기 리프레쉬부로 출력하는 메모리를 더 구비하는 것을 특징으로 하는 집적회로 장치.
  10. 제 8항에 있어서, 상기 리프레쉬부는,
    상기 제1 래치신호와 상기 제2 래치신호를 이용하여 리프레쉬 판정신호를 생성하는 판정회로;
    상기 판정신호를 받아, 리프레쉬 클럭신호에 응답하여 상기 리프레쉬 판정신호를 래치하여 판정 결과신호로서 출력하는 플립플롭;
    리프레쉬 확인신호 및 상기 판정 결과신호에 대한 OR 연산을 수행하여 그 결과신호를 출력하는 OR 로직회로; 및
    초기신호 및 상기 OR 연산 결과신호에 대한 NAND 연산을 수행하여 그 결과를 세트신호로서 출력하는 NAND 로직회로를 더 구비하고,
    상기 제1 래치회로들 및 상기 제2 래치회로들은, 상기 세트신호에 응답하여 상기 래치동작을 수행하는 것을 특징으로 하는 집적회로 장치.
  11. 입력 신호를 받아, 세트신호에 응답하여 상기 입력 신호를 래치하여 제1 래치신호를 출력하는 단계;
    상기 입력 신호를 받아, 상기 세트신호에 응답하여 상기 입력 신호의 반전 신호를 래치하여 제2 래치신호를 출력하는 단계;
    상기 제1 래치신호와 상기 제2 래치신호를 이용하여 리프레쉬 판정신호를 생성하는 단계;
    상기 리프레쉬 판정신호를 받아, 리프레쉬 클럭신호에 응답하여 상기 리프레 쉬 판정신호를 래치하여 판정 결과신호로서 출력하는 단계;
    리프레쉬 확인신호 및 상기 판정 결과신호에 대한 OR 연산을 수행하여 그 결과신호를 출력하는 단계; 및
    초기신호 및 상기 OR 연산 결과신호에 대한 NAND 연산을 수행하여 그 결과를 상기 세트신호로서 출력하는 단계를 구비하는 것을 특징으로 하는 레지스터 비트 값 리프레쉬 방법.
  12. 제 11항에 있어서, 상기 판정 결과신호는,
    리셋 신호에 응답하여 제1 논리 상태로 리셋되고, 상기 판정 결과신호가 리셋된 상태 중에 제1 논리 상태로 되는 상기 초기신호에 응답하여 상기 세트신호는 제2 논리 상태로 되며, 상기 제2 논리 상태의 세트신호에 응답하여 상기 제1 래치 신호가 레지스터에 초기 세팅할 비트 신호로서 출력되는 것을 특징으로 하는 레지스터 비트 값 리프레쉬 방법.
  13. 제 11항에 있어서, 상기 제2 래치신호가,
    상기 제1 래치신호의 반전된 신호와 같은지 또는 그렇지 않은지에 따라 상기 리프레쉬 판정신호의 논리 상태가 결정되고, 상기 리프레쉬 판정신호가 제1 논리 상태 중에 제1 논리 상태로 되는 상기 리프레쉬 확인신호에 응답하여 상기 제1 래치신호는 레지스터에 리프레쉬할 비트 신호로서 출력되며, 상기 리프레쉬 판정신호가 제1 논리 상태이면 상기 제1 래치신호 및 상기 제2 래치신호는 이전 상태를 유 지하는 것을 특징으로 하는 레지스터 비트 값 리프레쉬 방법.
  14. 제 13항에 있어서, 상기 리프레쉬 판정신호의 논리 상태는,
    상기 리프레쉬 클럭신호의 주기마다 결정되는 것을 특징으로 하는 레지스터 비트 값 리프레쉬 방법.
  15. 제 11항에 있어서, 상기 제1 래치신호는,
    서로 다른 논리 회로에 의하여 생성되어 같은 논리 상태를 가지는 한쌍의 제1 판정 기초신호 및 제2 판정 기초신호이고,
    상기 제2 래치신호는 서로 다른 논리 회로에 의하여 생성되어 상기 제1 판정 기초신호 또는 상기 제2 판정 기초신호와 반대의 논리 상태를 가지는 한쌍의 제3 판정 기초 및 제4 판정 기초 신호인 것을 특징으로 하는 레지스터 비트 값 리프레쉬 방법.
  16. 제 15항에 있어서, 상기 제1 래치신호 출력 단계는,
    상기 입력 신호를 받아, 상기 세트신호에 응답하여 상기 입력 신호를 래치하여 상기 제1 판정 기초신호를 출력하는 단계; 및
    상기 입력 신호를 받아, 상기 세트신호에 응답하여 상기 입력 신호를 래치하여 상기 제2 판정 기초신호를 출력하는 단계를 포함하고,
    상기 제2 래치신호 출력 단계는,
    상기 입력 신호를 제1 반전시켜 출력하는 단계;
    상기 입력 신호의 제1 반전신호를 받아, 상기 세트신호에 응답하여 상기 입력 신호의 제1 반전신호를 래치하여 상기 제3 판정 기초신호를 출력하는 단계;
    상기 입력 신호를 제2 반전시켜 출력하는 단계; 및
    상기 입력 신호의 제2 반전신호를 받아, 상기 세트신호에 응답하여 상기 입력 신호의 제2 반전신호를 래치하여 상기 제4 판정 기초신호를 출력하는 단계를 포함하는 것을 특징으로 하는 레지스터 비트 값 리프레쉬 방법.
  17. 제 16항에 있어서, 상기 리프레쉬 판정신호 생성 단계는,
    상기 제1 판정 기초신호 및 상기 제2 판정 기초신호에 대하여, 제1 XOR 연산을 수행하여 그 결과신호를 출력하는 단계;
    상기 제3 판정 기초신호 및 상기 제4 판정 기초신호에 대하여, 제2 XOR 연산을 수행하여 그 결과신호를 출력하는 단계;
    상기 제1 판정 기초신호 또는 상기 제2 판정 기초신호 중 어느 하나와 상기 제3 판정 기초신호 또는 상기 제4 판정 기초신호 중 어느 하나에 대하여, XNOR 연산을 수행하여 그 결과신호를 출력하는 단계;
    상기 제1 XOR 연산 결과신호, 상기 제2 XOR 연산 결과신호, 및 상기 XNOR 연산 결과신호에 대하여, 제1 OR 연산을 수행하여 그 결과신호를 출력하는 단계; 및
    상기 OR 연산 결과신호를 반전시켜 그 결과를 상기 리프레쉬 판정신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 레지스터 비트 값 리프레쉬 방법.
  18. 입력 신호들을 받아 초기 세팅할 비트 신호들을 출력하는 단계;
    주기적으로 상기 초기 세팅된 비트 신호들을 체크하여 각각이 초기 세팅 상태와 다르면, 각 비트에 대하여 초기 세팅된 비트 신호와 같은 신호를 리프레쉬할 비트 신호로서 출력하는 단계;
    상기 초기 세팅할 비트 신호들을 받아 각 비트 신호를 세팅하고, 상기 리프레쉬 할 비트 신호를 받아 각 비트 신호를 다시 세팅하며, 세팅된 비트 신호들을 콘트롤 신호로서 출력하는 단계; 및
    상기 콘트롤 신호에 응답하여 소정 로직 연산을 수행하여 그 결과를 출력하는 단계를 구비하는 것을 특징으로 하는 집적회로 장치 구동 방법.
  19. 제 18항에 있어서, 상기 집적회로 장치 구동 방법은,
    외부로부터 신호들을 받아 저장하는 메모리로부터 상기 입력 신호들을 제공하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 장치 구동 방법.
  20. 제 18항에 있어서, 상기 리프레쉬할 비트 신호 출력단계는,
    상기 입력 신호들 중 어느 한 비트의 입력 신호를 받아, 세트신호에 응답하여 상기 입력 신호를 래치하여 제1 래치신호를 출력하는 단계;
    상기 입력 신호를 받아, 상기 세트신호에 응답하여 상기 입력 신호의 반전 신호를 래치하여 제2 래치신호를 출력하는 단계;
    상기 제1 래치신호와 상기 제2 래치신호를 이용하여 리프레쉬 판정신호를 생성하는 단계;
    상기 판정신호를 받아, 리프레쉬 클럭신호에 응답하여 상기 리프레쉬 판정신호를 래치하여 판정 결과신호로서 출력하는 단계;
    리프레쉬 확인신호 및 상기 판정 결과신호에 대한 OR 연산을 수행하여 그 결과신호를 출력하는 단계; 및
    초기신호 및 상기 OR 연산 결과신호에 대한 NAND 연산을 수행하여 그 결과를 상기 세트신호로서 출력하는 단계를 구비하는 것을 특징으로 하는 집적회로 장치 구동 방법.
KR1020040047621A 2004-06-24 2004-06-24 레지스터 비트값 오류를 인식하여 리프레쉬하는 비트리프레쉬 회로, 이를 구비한 집적회로 장치 및 그 방법 KR100604873B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040047621A KR100604873B1 (ko) 2004-06-24 2004-06-24 레지스터 비트값 오류를 인식하여 리프레쉬하는 비트리프레쉬 회로, 이를 구비한 집적회로 장치 및 그 방법
US11/123,263 US7161864B2 (en) 2004-06-24 2005-05-07 Bit refresh circuit for refreshing register bit values, integrated circuit device having the same, and method of refreshing register bit values

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040047621A KR100604873B1 (ko) 2004-06-24 2004-06-24 레지스터 비트값 오류를 인식하여 리프레쉬하는 비트리프레쉬 회로, 이를 구비한 집적회로 장치 및 그 방법

Publications (2)

Publication Number Publication Date
KR20050122501A KR20050122501A (ko) 2005-12-29
KR100604873B1 true KR100604873B1 (ko) 2006-07-31

Family

ID=35505498

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040047621A KR100604873B1 (ko) 2004-06-24 2004-06-24 레지스터 비트값 오류를 인식하여 리프레쉬하는 비트리프레쉬 회로, 이를 구비한 집적회로 장치 및 그 방법

Country Status (2)

Country Link
US (1) US7161864B2 (ko)
KR (1) KR100604873B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8667364B2 (en) 2008-09-25 2014-03-04 Samsung Electronics Co., Ltd. Automatic data recovery circuit and data error detection circuit

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070127052A1 (en) * 2005-12-06 2007-06-07 Mediatek Inc. Electronic recovery system and method
KR100824796B1 (ko) 2006-07-03 2008-04-24 삼성전자주식회사 데이터 오류 정정 회로 및 방법, 이를 포함하는 집적 회로
KR101203693B1 (ko) 2006-10-10 2012-11-21 삼성전자주식회사 컨트롤 레지스터의 비트 값 자동 복구 방법 및 이에 적합한ｌｃｄ 구동 집적 회로
KR100809715B1 (ko) 2007-01-04 2008-03-07 삼성전자주식회사 고정 컨트롤 데이터 생성회로 및 이를 구비하는디스플레이용 구동회로
KR100813631B1 (ko) * 2007-03-19 2008-03-14 삼성전자주식회사 읽기 성능을 향상시킬 수 있는 플래시 메모리 장치
US9269418B2 (en) * 2012-02-06 2016-02-23 Arm Limited Apparatus and method for controlling refreshing of data in a DRAM
TWI730849B (zh) * 2020-07-21 2021-06-11 瑞昱半導體股份有限公司 積體電路自我修復方法及其積體電路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS587097B2 (ja) 1976-06-30 1983-02-08 三菱電機株式会社 デイジタル回路
DE3169024D1 (en) 1981-06-25 1985-03-28 Ibm Exclusive or circuit and its application to a parity-checking circuit
JPH10260905A (ja) 1997-03-18 1998-09-29 Fujitsu Ltd 電子機器
KR100259336B1 (ko) * 1997-04-15 2000-06-15 김영환 반도체 소자의 오토 리프레쉬 제어회로
KR19990032802A (ko) 1997-10-21 1999-05-15 전주범 마이크로프로세서의 리셋회로
JP2002313080A (ja) * 2001-04-13 2002-10-25 Mitsubishi Electric Corp 半導体記憶装置
JP4459495B2 (ja) * 2001-12-13 2010-04-28 富士通マイクロエレクトロニクス株式会社 半導体記憶装置のリフレッシュ制御方法、及び該制御方法を有する半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8667364B2 (en) 2008-09-25 2014-03-04 Samsung Electronics Co., Ltd. Automatic data recovery circuit and data error detection circuit

Also Published As

Publication number Publication date
US20050286309A1 (en) 2005-12-29
US7161864B2 (en) 2007-01-09
KR20050122501A (ko) 2005-12-29

Similar Documents

Publication Publication Date Title
US6216251B1 (en) On-chip error detection and correction system for an embedded non-volatile memory array and method of operation
US7586350B2 (en) Circuit and method for initializing an internal logic unit in a semiconductor memory device
US6216241B1 (en) Method and system for testing multiport memories
US6255836B1 (en) Built-in self-test unit having a reconfigurable data retention test
US7161864B2 (en) Bit refresh circuit for refreshing register bit values, integrated circuit device having the same, and method of refreshing register bit values
KR20060041870A (ko) 메모리를 구비한 반도체 장치 및 메모리 테스트 방법
CN111095412A (zh) 用于使用共享地址路径来维持存储体刷新操作的系统和方法
KR100284477B1 (ko) 디램 탑재된 반도체 집적 회로
US11726895B2 (en) Semiconductor device
JP2010003355A (ja) 半導体装置
US7979760B2 (en) Test system for conducting parallel bit test
KR100493028B1 (ko) 반도체 메모리 장치에서 ｍｒｓ 코드를 생성하는 회로 및상기 ｍｒｓ 코드를 생성하는 방법
US11309044B2 (en) Test circuit for testing a storage circuit
TW202133167A (zh) 半導體裝置
US8107314B2 (en) Semiconductor storage device and method for producing semiconductor storage device
US5574857A (en) Error detection circuit for power up initialization of a memory array
US20180259575A1 (en) Test mode control circuit
US6651022B2 (en) Semiconductor device capable of test mode operation
US8006148B2 (en) Test mode control circuit and method for using the same in semiconductor memory device
CN113270129A (zh) 记忆体系统及操作记忆体的方法
US5533196A (en) Method and apparatus for testing for a sufficient write voltage level during power up of a SRAM array
JP3938298B2 (ja) パリティセルアレイを有するメモリ回路
US20240161860A1 (en) Semiconductor device and retention test method
KR100902124B1 (ko) 반도체 메모리 장치의 테스트 회로
US20210240382A1 (en) Device and method for checking register data

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170630

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180629

Year of fee payment: 13