JP3938298B2 - パリティセルアレイを有するメモリ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，パリティセルアレイを有するメモリ回路に関し，特に，リアルセルアレイとパリティセルアレイの試験を可能にするメモリ回路に関する。
【０００２】
【従来の技術】
１トランジスタ型のダイナミックＲＡＭ（DRAM）は，低コスト，大容量のメモリとして広く利用されているが，電源オンの状態でも揮発性のため，リフレッシュ動作を必要とする。一方，スタティックＲＡＭ（SRAM）の場合は，大容量化はコスト高になるが，電源オンの状態で記憶データを保持し続けることができ，DRAMのようにリフレッシュ動作を制御する必要がない。
【０００３】
従来までリフレッシュ制御が不要なSRAMは，携帯電話や携帯情報端末などで使用されているが，近年のインターネットとの連携やブロードバンド化に伴い大容量のメモリに置き換える必要が出てきており，従来のSRAMに換えてDRAMを使用する例が増えてきている。そのため，外部からリフレッシュ制御をする必要がないDRAMを提供することが求められている。
【０００４】
上記のようなリフレッシュモードが存在しないDRAMは，外部からのリフレッシュコマンドを供給されることなく，リフレッシュ動作を所定の周期で行うリフレッシュ制御回路を内蔵する。かかるリフレッシュ制御回路は，所定の周期でリフレッシュ要求信号を生成し，リフレッシュアドレスカウンタ値をリフレッシュアドレスとしてデコーダに供給し，内部のメモリを上記所定の周期で順次リフレッシュするよう制御する。その場合，外部からのリードコマンドと内部で生成したリフレッシュ要求とが衝突した場合，外部からのリード要求を受け付けつつ，内部のリフレッシュ要求に応答してリフレッシュ動作を行う必要がある。
【０００５】
上記の動作を可能にするために，本出願人は，リアルセルアレイに加えてパリティセルアレイを設け，リアルセルアレイに書き込まれるデータからパリティビットを演算してパリティセルアレイに記憶し，リード要求時に発生した内部リフレッシュ要求を優先した結果，読み出せなくなるデータを，パリティビットで修復するメモリを開発している。
【０００６】
【発明が解決しようとする課題】
しかしながら，上記のDRAMでは，リアルセルアレイのデータを読み出すとき，パリティセルアレイから読み出されたパリティビットによりリアルセルアレイのデータが一部修正される場合がある。そのため，出荷前の動作試験を適切に行うことができないという課題がある。
【０００７】
即ち，パリティセルアレイを内蔵して，リアルセルアレイからのデータをパリティビットによる修復するため，動作試験の時に，リアルセルアレイのリード・ライト動作が正常か否かを，データ入出力端子に出力されるデータから判断することができない。更に，パリティセルアレイのデータは，内部でのデータ修復に利用されるのみであり，外部に読み出す回路は設けられていない。従って，パリティセルアレイが正常にリード・ライトできるか否かも判断することができない。
【０００８】
かかる問題は，リフレッシュモードが存在しないDRAMに限らず，内部回路により不良ビットをパリティビットなどのエラーコレクションコード（以下ECC）で修復する構成のメモリにおいても，同様の課題が存在する。
【０００９】
そこで，本発明の目的は，パリティセルアレイ（又はECCセルアレイ）とそれによるデータ修復回路とを内蔵するメモリにおいて，リアルセルアレイとパリティセルアレイ（又はECCセルアレイ）を適切に試験することができるメモリ回路を提供することにある。
【００１０】
また，本発明の別の目的は，リフレッシュモードを有さず，パリティセルアレイ（又はECCセルアレイ）とそれによるデータ修復回路とを内蔵するメモリにおいて，リアルセルアレイとパリティセルアレイ（又はECCセルアレイ）を適切に試験することができるメモリ回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために，本発明の第１の側面は，
データが記憶されるリアルセルアレイと，
リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路と，
パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，
所定の周期で内部リフレッシュ要求信号を生成し，リフレッシュアドレスに従ってリアルセルアレイを順次リフレッシュし，内部リフレッシュ要求と外部からのリード要求とが重なった時に，当該リアルセルアレイのリフレッシュ動作を優先するリフレッシュ制御回路と，
当該リフレッシュ動作が優先されたリアルセルアレイから読み出されたデータを，パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，
リアルセルアレイからのデータを出力する出力回路とを有するメモリ回路において，
第１の試験モード時に，リアルセルアレイのリフレッシュ動作を禁止してリアルセルアレイから読み出されたデータを出力し，第２の試験モード時に，パリティセルアレイ（又はECCセルアレイ）から読み出されたデータを出力するよう前記の出力回路を制御する試験制御回路を有することを特徴とする。
【００１２】
上記の第１の側面によれば，リフレッシュモードを有しないメモリ回路において，試験の時に，リアルセルアレイのデータ出力とパリティセルアレイ（又はECCセルアレイ）のデータ出力とをそれぞれ別々に行うことができる。
【００１３】
上記第１の側面の好ましい実施例では，第１の試験コマンドの供給に応答して，試験制御回路は前記第１の試験モードに制御し，第１の試験コマンドとは異なる第２の試験コマンドの応答に応答して，試験制御回路は前記第２の試験モードに制御する。これにより，異なる試験コマンドにより，リアルセルアレイのデータ出力とパリティセルアレイ（又はECCセルアレイ）のデータ出力とを，切り換えて行うことができる。
【００１４】
上記第１の側面の好ましい実施例では，試験コマンドの供給に応答して，試験制御回路は，試験モードにエントリし，試験モード時の動作コマンドに含まれない外部信号の状態に応じて，第１の試験モードと第２の試験モードとを切り換えることを特徴とする。これにより，試験コマンドでエントリした試験モードにおいて，外部信号によって，リアルセルアレイのデータ出力とパリティセルアレイ（又はECCセルアレイ）のデータ出力とを，切り換えて行うことができる。
【００１５】
上記の目的を達成するために，本発明の第２の側面は，データが記憶されるリアルセルアレイと，リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路（又はECC演算回路）と，パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，リアルセルアレイから読み出されたデータを，パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路とを有するメモリ回路において，試験モード時に，データ修復部における読み出しデータの修復を禁止する試験制御回路を有することを特徴とする。
【００１６】
上記のメモリ回路によれば，試験モード時にデータ修復部による読み出しデータの修復を禁止することにより，リアルセルアレイのデータをそのまま外部に出力することができ，リアルセルアレイのリード・ライト動作の試験を行うことができる。
【００１７】
上記の目的を達成するために，本発明の第３の側面は，データが記憶されるリアルセルアレイと，リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路（又はECC演算回路）と，パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，リアルセルアレイから読み出されたデータを，パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，リアルセルアレイからのデータを出力する出力回路とを有するメモリ回路において，試験モード時に，パリティセルアレイ（又はECCセルアレイ）から読み出されたデータを出力するよう前記の出力回路を制御する試験制御回路を有することを特徴とする。
【００１８】
上記のメモリ回路によれば，試験モード時に，リアルセルアレイからのデータを出力する出力回路を，パリティセルアレイ（又はECCセルアレイ）からのデータを出力するよう制御することで，通常動作では外部に読み出されないパリティセルアレイ（又はECCセルアレイ）のデータを外部に出力することができる。従って，パリティセルアレイ（又はECCセルアレイ）のリード・ライト動作の試験を行うことができる。
【００１９】
上記の目的を達成するために，本発明の第４の側面は，データが記憶されるリアルセルアレイと，リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路と，パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，リアルセルアレイから読み出されたデータを，パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路とを有するメモリ回路において，第１の試験モード時に，データ修復部における読み出しデータの修復を禁止し，第２の試験モード時に，パリティセルアレイ（又はECCセルアレイ）から読み出されたデータを出力するよう前記の出力回路を制御する試験制御回路を有することを特徴とする。
【００２０】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２１】
図１は，本実施の形態におけるメモリ回路の全体構成図である。このメモリ回路は，通常のデータを記憶するリアルセルアレイRCAと，そのリアルセルアレイに書き込まれるデータのパリティビットが記憶されるパリティセルアレイPCAとを有する。セルアレイ内は，図示しない複数のワード線，複数のビット線，それらの交差位置に配置された１トランジスタ・１キャパシタのセルを有する。
【００２２】
パリティセルアレイPCA内に記憶されるパリティビットは，リアルセルアレイに書き込まれるデータを演算して求められたコードであり，後にリアルセルアレイから読み出されるデータの誤りの修復を可能にするコードである。従って，この意味において，パリティセルアレイはエラーコレクションコード（ECC）が記憶されるECCセルアレイということができる。即ち，パリティビットよりも複雑なロジックにより生成されたECCを記憶することで，リアルセルアレイから読み出されたデータに一部エラーがあっても，そのエラーを修正することができる。但し，以下の実施例では，パリティビットとパリティセルアレイを例にして説明する。
【００２３】
図１のメモリ回路は，複数のアドレス端子ADDに供給されるアドレス信号を入力するアドレス入力バッファ１０と，複数の入出力端子DQに供給される入力データの入力バッファ１２と，複数のコマンド端子/CE，/OE，/WE，/LB（Lower Byte)，/UB(Upper Byte)に対するコマンド入力バッファ１４と，入力コマンドをデコードして内部制御用のタイミング信号を生成するタイミング発生回路１６とを有する。タイミング発生回路１６により生成されるラッチ制御信号S1に応答して，ラッチ回路１８は，アドレス入力バッファ１０とデータ入力バッファ１２とが入力したアドレスとデータとをラッチする。
【００２４】
ラッチされたアドレスは，コラムデコーダ２０とコラムデコーダ２２でデコードされ，ワード線とビット線の選択が行われる。また，ラッチされた入力データは，ライトアンプ２４に供給され，選択されたビット線が駆動され，リアルセルアレイRCAに入力データが書き込まれる。また，リアルセルアレイRCAから読み出されたデータは，リードアンプ２４にラッチされ，タイミング発生回路１６により生成される出力制御信号S2に応答して，出力制御回路３０がそのリードデータを入出力端子DQに出力する。
【００２５】
図１のメモリ回路は，リフレッシュモードを有しないDRAMである。従って，内部にリフレッシュ制御回路を有する。リフレッシュ制御回路はリフレッシュ発生回路３２と，リフレッシュアドレスカウンタ３４と，シフトレジスタ３６とで構成される。リフレッシュ発生回路３２は，所定の周期でリフレッシュ要求信号RFを生成する。リフレッシュアドレスカウンタ３４は，リフレッシュ要求信号RFに応答して，カウンタ値をインクリメントする。そして，そのリフレッシュアドレスRaddが，リフレッシュ要求信号RFに応答して，ラッチ回路１８にラッチされる。更に，シフトレジスタ回路３６は，リフレッシュアドレスRaddに対応して，リアルセルアレイRCAのメモリブロック選択信号rs01z−rs04zを出力する。リフレッシュ要求信号RFが生成された時に，１つのメモリブロック選択信号がＨレベルに制御される。リフレッシュ要求信号RFが出力されていない時は，全てのメモリブロック選択信号がＬレベルに制御される。
【００２６】
本実施の形態において，リアルセルアレイRCAは，後述するとおり，４つのメモリブロックで構成される。内部で発生するリフレッシュ要求信号RFに応答して，シフトレジスタ回路３６により選択されたメモリブロック内において，リフレッシュアドレスRaddに応じて選択されたワード線が駆動され，リフレッシュ動作が行われる。即ち，一つのメモリブロック内のリフレッシュが終了すると，次のメモリブロックに移行し，順次シフトレジスタ３６によりリフレッシュ対象のメモリブロックが循環して選択される。
【００２７】
リフレッシュ発生回路３２は，外部からのコマンドとは無関係にリフレッシュ要求信号RFを生成する。従って，外部のメモリコントローラからのリードサイクルと，内部のリフレッシュサイクルとが衝突することが予想される。そのような場合，外部からのリードサイクルを実行しながら，内部のリフレッシュサイクルも実行することが必要になる。その場合，リフレッシュ対象のメモリブロックに対しては，リフレッシュアドレスRaddに従ってワード線を駆動してリフレッシュ動作を行い，それ以外のメモリブロックに対しては，外部からのアドレスADDに従ってワード線を駆動して読み出し動作を行う。
【００２８】
上記の場合，リフレッシュ対象のメモリブロックからはリードデータを得ることができない。そこで，このメモリ回路は，パリティセルアレイPCAを設けて，リフレッシュ対象のメモリブロックからのデータを修復できるようにしている。即ち，４つのメモリブロックへのライトデータのパリティビットが，ライト用のパリティ演算回路２６により生成され，パリティセルアレイPCAに書き込まれる。そして，読み出し時は，４つのメモリブロックからのリードデータとパリティセルアレイからのパリティビットとにより，リフレッシュ対象のメモリブロックのデータが修復される。具体的には，リード用のパリティ演算回路２８が，４つのメモリブロックからのリードデータのパリティビットを生成し，そのパリティビットとパリティセルアレイから読み出されたパリティビットとの比較結果により，リフレッシュ対象のリードデータが修復（訂正）される。
【００２９】
図１のメモリ回路は，更に，リアルセルアレイRCAとパリティセルアレイPCAの動作試験を行うために，テスト信号発生回路３８を有する。テスト信号発生回路３８は，コマンド端子とアドレス端子に入力されるコマンドに応答して，所定の試験モードにエントリし，内部回路にテスト信号を供給する。この詳細は後述する。
【００３０】
図２は，本実施の形態におけるライト側の回路を示す図である。右端に４つのメモリブロックRCA01−04からなるリアルセルアレイと，パリティセルアレイPCAとを有するセルアレイが配置されている。それぞれのセルアレイに対してライトアンプ回路WAが設けられる。また，４つのメモリブロックに対応して，４つの入出力端子DQ01−04と，入力バッファを兼ねたデータラッチ回路10,18が設けられる。
【００３１】
４つのデータラッチ回路がラッチした入力データは，それぞれ対応するライトアンプ回路WAに供給されると共に，ライト用パリティ演算回路２６に供給される。ライト用パリティ演算回路２６において，３つのEOR回路で構成され，入力されたライトデータwd01,wd02のEORデータと，ライトデータwd03,wd04のEORデータとが，再度EOR演算されて，ライト用パリティビットwdpが生成される。このライト用パリティビットwdpは，パリティセルアレイPCAに対応するライトアンプ回路WAに供給される。上記ライトアンプ回路の供給されたライトデータ及びパリティビットは，それぞれリアルセルアレイRCAとパリティセルアレイPCAに書き込まれる。
【００３２】
４ビットのライトデータwd01−04のデータ「１」又はデータ「０」が偶数個であれば，パリティビットは０となり，奇数個であれば，パリティビットは１となる。
【００３３】
図３は，本実施の形態におけるリード側の回路を示す図である。リアルセルアレイの４つのメモリブロックRCA01−04とパリティセルアレイPCAそれぞれにリードアンプ回路RAが設けられる。メモリブロックからの４つのリードデータrd01−rd04は，それぞれ修復回路４２に供給されると共に，リード側のパリティ演算回路２８に供給される。パリティ演算回路２８は，ライト側と同じように３つのEOR回路で構成される。パリティ演算回路２８が生成したパリティビットrdpaと，パリティセルアレイから読み出されたパリティビットrdpとが，比較回路４０で比較され，一致，不一致を示す判定信号JDが生成される。
【００３４】
リードデータrd01−rd04が供給される修復回路４２には，リフレッシュ対象メモリブロックを選択する選択信号rs01z−rs04zと，判定信号JDが供給される。そして，選択信号rs01z−rs04zのうちリフレッシュ対象ブロックの選択信号がＨレベルになり，それに対応する修復回路が，判定信号JDにしたがって，リードデータrd01−rd04を修復（訂正）する。
【００３５】
仮にライトデータDQ01−04が「０１１０」だったとする。ライト時にパリティビット「０」が生成され，それがパリティセルアレイに書き込まれる。その後，読み出しが行われる時に，リアルセルのメモリブロックRCA04へのリフレッシュ動作と重なったとする。即ち，図３に示されるとおり，メモリブロックRCA01,02,03とパリティセルアレイPCAに対しては，外部アドレスADDに対応するワード線が駆動され，メモリブロックRCA04では，リフレッシュアドレスRaddに対応するワード線が駆動される。つまり，選択信号rs04zのみがＨレベルになり，残りの選択信号は全てＬレベルになる。
【００３６】
したがって，リードデータrd04は，リフレッシュ動作に伴うデータであり，外部リード制御に伴うデータではない。リードデータrd04が「０」であれば，パリティ演算回路２８には「０１１０」が入力され，パリティビットは「０」となり，パリティセルアレイPCAから読み出されたパリティビット「０」と一致し，判定信号JDはＬレベル（一致）になる。一方，リードデータrd04が「１」であれば，パリティ演算回路２８には「０１１１」が入力され，パリティビットは「１」となり，パリティセルアレイPCAから読み出されたパリティビット「０」と不一致し，判定信号JDはＨレベル（不一致）になる。
【００３７】
選択信号rs04z＝Ｈの修復回路04は，この判定信号JDに応じて，リードデータrd04を修復または訂正する。即ち，修復回路04は，判定信号JDがＬレベル（一致）であれば，リードデータrd04をそのまま出力し，判定信号JDがＨレベル（不一致）であれば，リードデータrd04を反転して出力する。このように，パリティビットを利用すれば，不良ビットの位置がわかっていれば，元のデータに修復することが可能である。
【００３８】
パリティビットの代わりにより複雑な演算により求められるECCを記憶しておけば，不良ビットの位置がわからなくても，リアルセルアレイからのリードデータの不良を修復することができる。その場合は，修復回路に選択信号を供給する必要はない。
【００３９】
図４は，パリティビット演算回路及び比較回路を示す回路図である。パリティビット演算回路２８は，リードデータrd01,rd02の排他的論理和を求めるEOR回路EOR1と，リードデータrd03,rd04の排他的論理和を求めるEOR回路EOR2と，それらの出力の排他的論理和を求めるEOR回路EOR3とからなる。各EOR回路は，３つのインバータと２つのトランスファーゲートで構成され，その動作は良く知られているので，動作説明は省略する。比較回路４０は，パリティセルアレイからの読み出されたパリティビットrdpと，パリティビット演算回路２８が生成したパリティビットrdpaとの排他的論理和を求めるEOR回路であり，他のEOR回路と同じ回路構成である。
【００４０】
図５は，修復回路を示す回路図である。図３の４つの修復回路は全て同じ回路構成であり，図５は，そのうちの４番目の修復回路である。選択信号rs04zに応じて判定信号JDが入力される。即ち，選択信号rs04zがＨレベルの時に判定信号JDがNANDゲート５０を通過し，２つのトランスファーゲート５１，５２のいずれか一方が判定信号JDに応じて導通し，リードデータrd04の非反転データまたは反転データが出力out04として出力される。即ち，判定信号JD＝Ｈレベル（パリティビット不一致）なら，NADゲート５０の出力はＬレベルになり，トランスファゲート５２が導通し，リードデータrd04の反転データが出力される。一方，判定信号JD＝Ｌレベル（パリティビット一致）なら，リードデータrd04の非反転データが出力される。
【００４１】
［動作試験］
以上が，リフレッシュモードを有しないDRAM回路の構成と動作である。かかるメモリにおいて，通常動作では，リフレッシュ動作が行われていなければ，リアルセルアレイのデータは，修復回路で修復されることなく外部端子DQに供給され，そのまま読み出すことはできる。しかし，リフレッシュ動作が行われているときは，リアルセルアレイのデータは，修復回路により修復されるので，そのまま読み出すことはできない。第２に，パリティセルアレイのデータは，修復回路に供給されるのみであり，外部端子DQから読み出すことはできない。したがって，上記のリフレッシュモードを有しないメモリ回路では，リアルセルアレイとパリティセルアレイの動作試験を適切に行うためには，特別の試験制御回路と試験モードとが必要になる。
【００４２】
本実施の形態では，セルアレイへのライト・リードの動作試験時において，内部のリフレッシュ動作を禁止して，リアルセルアレイのデータをそのまま外部に出力する。更に，一部の出力制御回路を制御して，パリティセルアレイのデータを出力できるようにする。
【００４３】
図７は，本実施の形態における試験モードでの第１のタイミングチャート図である。図１を参照しながら，試験時の動作を説明する。コマンド端子/CE〜/UBにテストコマンドが，アドレス端子ADDにテストコードがそれぞれ入力されると，テスト制御回路３８がそれらのテストコマンドとテストコードを解読し，第１の試験モードであることを判別する。それに伴い，テスト制御回路３８は，第１のテスト信号tesrzをＨレベルにし，リフレッシュ発生回路３２にリフレッシュ要求信号RFの出力を禁じる。
【００４４】
リフレッシュ要求信号RFの発生は，ラッチ回路１８に外部からのアドレスADDとリフレッシュアドレスRaddの両方をラッチさせ，ロウデコーダ２０が両アドレスについてデコードを行わせて，選択信号rs01z−rs04zで選択されるメモリブロックに対してリフレッシュ動作を行う。しかし，上記の第１の試験モードでは，内部のリフレッシュ要求信号RFの発生は禁止されるので，いずれのメモリブロックもリフレッシュ動作の対象になることはない。
【００４５】
更に，第１の試験モード中に内部リフレッシュ要求信号RFが出力されることはない。そして，選択信号rs01z−rs04zは全てＬレベルになり，修復回路のパリティビットによる修復機能は停止する。
【００４６】
第１の試験モードに入ると，外部のテスタ装置から，読み出し動作試験のためのリードコマンドが，読み出しアドレスと共に供給される。その結果，ロウデコーダ２０は，全てのメモリブロックに対して外部アドレスに応じてワード線を選択，駆動し，各メモリブロックのリードデータが，入出力端子DQ01−DQ04から出力される。この場合，前述のとおり，内部のリフレッシュ動作が禁止され，選択信号rs01z−rs04zのいずれもＬレベルのままであり，修復回路４２はいずれもパリティビットによる修復は行わない。
【００４７】
第１の試験モードが終了すると，モードイグジットコマンドとコードが外部から供給され，第１の試験モードが解除され，第１のテスト信号tesrzはＬレベルに戻る。
【００４８】
次に，コマンド端子/CE〜/UBにテストコマンドが，アドレス端子ADDにテストコードがそれぞれ入力されると，テスト制御回路３８がそれらのテストコマンドとテストコードを解読し，第２の試験モードであることを判別する。それに伴い，テスト制御回路３８は，第２のテスト信号tespzをＨレベルにし，リフレッシュ発生回路３２にリフレッシュ要求信号RFの出力を禁じると共に，外部端子DQ04に対応する出力制御回路３０を制御して，パリティセルアレイのデータを出力可能な状態にする。
【００４９】
図３に示されるとおり，第２のテスト信号tespzは，一つの出力制御回路に供給されている。図６は，パリティセルアレイのデータを出力可能な出力制御回路の回路図である。この出力回路は，第２のテスト信号tespzに応じて，リアルセルアレイからのリードデータout04か，パリティセルアレイからのリードデータrdpかのいずれかを選択するために，トランスファーゲート５４，５５が設けられる。第２の試験モードで第２のテスト信号tespzがＨレベルになると，トランスファーゲート５５が導通して，パリティセルアレイからのリードデータrdpが出力端子DQ04から出力される。第２の試験モード以外では，第２のテスト信号tespzがＬレベルになり，トランスファーゲート５４が導通して，リアルセルアレイからのリードデータout04が出力端子DQ04に出力される。
【００５０】
従って，図６の出力制御回路では，通常動作時は，リアルセルアレイのリードデータが，リフレッシュ中であれば修復回路により修復されて，リフレッシュ中でなければ修復されずに，出力端子DQ04に出力される。試験動作時は，第１の試験モードでは，リアルセルアレイのリードデータが，修復回路で修復されることなく，出力端子DQ04に出力される。また，第２の試験モードでは，パリティセルアレイのパリティビットが，出力端子DQ04に出力される。
【００５１】
図７にもどり，第２の試験モードが終了すると，モードイグジットコマンドとコードが外部から供給され，第２の試験モードが解除され，第２のテスト信号tespzはＬレベルに戻る。
【００５２】
図８は，本実施の形態における試験モードでの第２のタイミングチャート図である。この試験モードでは，外部からの試験コマンドに応答して，試験モードに入り，試験動作に影響を与えない外部端子/UBを利用して，第１の試験モードと第２の試験モードの切り換えを行うことができる。つまり，外部端子/UBをトグルすることにより，第１の試験モードと第２の試験モードの切り換えが可能になり，図７の例のように，コマンドによる第１及び第２の試験モードのエントリとイグジットを行う必要はない。
【００５３】
図９は，上記の第２のタイミングチャートに対応するリード側の回路を示す図であり，図１０は，出力制御回路を示す図である。図９の回路で，図３と異なるところは，出力端子DQ04に対応する出力制御回路３０に，コマンド端子/UBからの信号/UBが供給されていることである。それ以外は，同じ構成である。また，図１０の出力回路は，図６と異なり，コマンド端子/UBからの信号/UBが供給され，それによりリードデータout04かパリティビットrdpのいずれかが選択される。
【００５４】
図８に戻って動作を説明すると，コマンド端子/CE〜/LB，/UBにテストエントリコマンドが，アドレス端子ADDにテストエントリコードが入力されると，テスト制御回路３８が，第１のテスト信号tesrzをＨレベルにし，内部リフレッシュ動作を禁止する。それに伴い，選択信号rs01z−rs04zは全てＬレベルになり，修復回路のパリティビットによる修復機能も停止する。その後，リード試験のために外部からコマンド端子/CE〜/LBにリードコマンドが与えられ，アドレス端子ADDにリードアドレスが与えられる。
【００５５】
その時，アッパーバイト端子/UBをＬレベルに制御することで，図１０の出力制御回路は，リアルセルアレイ側のリードデータを選択する。従って，リードアドレスにしたがって各メモリブロックRCA01−04から読み出されたリードデータが，そのまま出力端子DQ01−DQ04に出力される。そして，同じ試験モードで同じリード動作サイクルの時に，アッパーバイト端子/UBをＨレベルに制御することで，図１０の出力制御回路は，パリティセルアレイ側のパリティビットrdpを選択し，出力端子DQ04に出力する。従って，共通の試験モードで，且つ共通のリード動作サイクルで，リアルセルアレイ内のデータの読み出しと，パリティセルアレイ内のデータの読み出しとを，それぞれ別々に行うことができる。よって，第１のタイミングチャートの試験よりも，試験時間を大幅に短縮することができる。
【００５６】
図７，８の試験のタイミングチャートにおいて，各試験モードでリードコマンドによるリード動作サイクルが行われていることを示したが，リードコマンドの前にライトコマンドを入れて，ライト動作後のリード動作のチェックを行うこともできる。
【００５７】
上記の実施の形態では，パリティビットを生成してパリティセルアレイにそれを記録し，リアルセルアレイを読み出すときパリティビットを利用してデータの修復を行った。前述のとおり，パリティビットの代わりに，ECCコードを生成して，ECCセルアレイに記録し，リアルセルアレイを読み出すときにそのECCを利用してデータの修復を行っても良い。その場合でも，本実施の形態の試験制御を適用することができる。
【００５８】
以上，実施の形態例をまとめると以下の付記の通りである。
【００５９】
（付記１）メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路と，
前記パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，
所定の周期で内部リフレッシュ要求信号を生成し，リフレッシュアドレスに従ってリアルセルアレイを順次リフレッシュし，内部リフレッシュ要求と外部からのリード要求とが重なった時に，当該リアルセルアレイのリフレッシュ動作を優先するリフレッシュ制御回路と，
当該リフレッシュ動作が優先されたリアルセルアレイから読み出されたデータを，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，
前記リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路と，
第１の試験モード時に，前記リアルセルアレイのリフレッシュ動作を禁止して前記リアルセルアレイから読み出されたデータを出力し，第２の試験モード時に，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたデータを出力するよう前記出力回路を制御する試験制御回路とを有することを特徴とするメモリ回路。
【００６０】
（付記２）付記１において，
第１の試験コマンドの供給に応答して，前記試験制御回路は，前記第１の試験モードに制御し，前記第１の試験コマンドとは異なる第２の試験コマンドの応答に応答して，前記試験制御回路は，前記第２の試験モードに制御することを特徴とするメモリ回路。
【００６１】
（付記３）付記１において，
前記試験制御回路は，試験コマンドの供給に応答して，試験モードにエントリし，当該試験モードにおいて，外部信号の状態に応じて，第１の試験モードと第２の試験モードとを切り換えることを特徴とするメモリ回路。
【００６２】
（付記４）付記３において，
前記外部信号が，前記試験モード時の動作コマンドに含まれない信号であることを特徴とするメモリ回路。
【００６３】
（付記５）付記１において，
前記第１の試験モードにおいて，前記データ修復部の修復機能が禁止されて，リアルセルアレイのデータが修復されずに前記出力回路から出力されることを特徴とするメモリ回路。
【００６４】
（付記６）メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路（又はECC演算回路）と，
前記パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，
前記リアルセルアレイから読み出されたデータを，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，
前記リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路と，
試験モード時に，前記データ修復部における読み出しデータの修復を禁止する試験制御回路とを有することを特徴とするメモリ回路。
【００６５】
（付記７）メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路（又はECC演算回路）と，
前記パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，
前記リアルセルアレイから読み出されたデータを，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，
前記リアルセルアレイからのデータを出力する出力回路と，
試験モード時に，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたデータを出力するよう前記の出力回路を制御する試験制御回路とを有することを特徴とするメモリ回路。
【００６６】
（付記８）メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路と，
前記パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，
前記リアルセルアレイから読み出されたデータを，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，
前記リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路と，
第１の試験モード時に，前記データ修復部における読み出しデータの修復を禁止し，第２の試験モード時に，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたデータを出力するよう前記の出力回路を制御する試験制御回路とを有することを特徴とするメモリ回路。
【００６７】
（付記９）付記８において，
第１の試験コマンドの供給に応答して，前記試験制御回路が前記第１の試験モードに制御され，前記第１の試験コマンドとは異なる第２の試験コマンドの応答に応答して，前記試験制御回路が前記第２の試験モードに制御されることを特徴とするメモリ回路。
【００６８】
（付記１０）付記８において，
試験コマンドの供給に応答して，前記試験制御回路は，試験モードにエントリし，当該試験モードにおいて，外部信号の状態に応じて，前記第１の試験モードと第２の試験モードとを切り換えることを特徴とするメモリ回路。
【００６９】
（付記１１）メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路（又はECC演算回路）と，
前記パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，
前記リアルセルアレイから読み出されたデータを，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，
前記リアルセルアレイからのデータを出力する出力回路と，
試験モード時に，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたデータと，前記リアルセルアレイから読み出されたデータとを，別々に出力するよう制御する試験制御回路とを有することを特徴とするメモリ回路。
【００７０】
【発明の効果】
以上，本発明によれば，リアルセルアレイとパリティセルアレイを有するメモリ回路において，両セルアレイの動作試験を適切に行うことができる。
【図面の簡単な説明】
【図１】本実施の形態におけるメモリ回路の全体構成図である。
【図２】本実施の形態におけるライト側の回路を示す図である。
【図３】本実施の形態におけるリード側の回路を示す図である。
【図４】パリティビット演算回路及び比較回路を示す回路図である。
【図５】修復回路を示す回路図である。
【図６】パリティセルアレイのデータを出力可能な出力制御回路の回路図である。
【図７】本実施の形態における試験モードでの第１のタイミングチャート図である。
【図８】本実施の形態における試験モードでの第２のタイミングチャート図である。
【図９】第２のタイミングチャートに対応するリード側の回路を示す図である。
【図１０】第２のタイミングチャートに対応する出力制御回路を示す図である。
【符号の説明】
RCA リアルセルアレイ
PCA パリティセルアレイ（ECCセルアレイ）
rd01−rd04 リアルセルアレイの読み出しデータ
rdp パリティセルアレイのパリティビット
２６，２８ パリティ演算回路
３０ 出力制御回路，出力回路
３２ リフレッシュ発生回路（リフレッシュ制御回路）
３８ 試験制御回路
【発明の属する技術分野】
本発明は，パリティセルアレイを有するメモリ回路に関し，特に，リアルセルアレイとパリティセルアレイの試験を可能にするメモリ回路に関する。
【０００２】
【従来の技術】
１トランジスタ型のダイナミックＲＡＭ（DRAM）は，低コスト，大容量のメモリとして広く利用されているが，電源オンの状態でも揮発性のため，リフレッシュ動作を必要とする。一方，スタティックＲＡＭ（SRAM）の場合は，大容量化はコスト高になるが，電源オンの状態で記憶データを保持し続けることができ，DRAMのようにリフレッシュ動作を制御する必要がない。
【０００３】
従来までリフレッシュ制御が不要なSRAMは，携帯電話や携帯情報端末などで使用されているが，近年のインターネットとの連携やブロードバンド化に伴い大容量のメモリに置き換える必要が出てきており，従来のSRAMに換えてDRAMを使用する例が増えてきている。そのため，外部からリフレッシュ制御をする必要がないDRAMを提供することが求められている。
【０００４】
上記のようなリフレッシュモードが存在しないDRAMは，外部からのリフレッシュコマンドを供給されることなく，リフレッシュ動作を所定の周期で行うリフレッシュ制御回路を内蔵する。かかるリフレッシュ制御回路は，所定の周期でリフレッシュ要求信号を生成し，リフレッシュアドレスカウンタ値をリフレッシュアドレスとしてデコーダに供給し，内部のメモリを上記所定の周期で順次リフレッシュするよう制御する。その場合，外部からのリードコマンドと内部で生成したリフレッシュ要求とが衝突した場合，外部からのリード要求を受け付けつつ，内部のリフレッシュ要求に応答してリフレッシュ動作を行う必要がある。
【０００５】
上記の動作を可能にするために，本出願人は，リアルセルアレイに加えてパリティセルアレイを設け，リアルセルアレイに書き込まれるデータからパリティビットを演算してパリティセルアレイに記憶し，リード要求時に発生した内部リフレッシュ要求を優先した結果，読み出せなくなるデータを，パリティビットで修復するメモリを開発している。
【０００６】
【発明が解決しようとする課題】
しかしながら，上記のDRAMでは，リアルセルアレイのデータを読み出すとき，パリティセルアレイから読み出されたパリティビットによりリアルセルアレイのデータが一部修正される場合がある。そのため，出荷前の動作試験を適切に行うことができないという課題がある。
【０００７】
即ち，パリティセルアレイを内蔵して，リアルセルアレイからのデータをパリティビットによる修復するため，動作試験の時に，リアルセルアレイのリード・ライト動作が正常か否かを，データ入出力端子に出力されるデータから判断することができない。更に，パリティセルアレイのデータは，内部でのデータ修復に利用されるのみであり，外部に読み出す回路は設けられていない。従って，パリティセルアレイが正常にリード・ライトできるか否かも判断することができない。
【０００８】
かかる問題は，リフレッシュモードが存在しないDRAMに限らず，内部回路により不良ビットをパリティビットなどのエラーコレクションコード（以下ECC）で修復する構成のメモリにおいても，同様の課題が存在する。
【０００９】
そこで，本発明の目的は，パリティセルアレイ（又はECCセルアレイ）とそれによるデータ修復回路とを内蔵するメモリにおいて，リアルセルアレイとパリティセルアレイ（又はECCセルアレイ）を適切に試験することができるメモリ回路を提供することにある。
【００１０】
また，本発明の別の目的は，リフレッシュモードを有さず，パリティセルアレイ（又はECCセルアレイ）とそれによるデータ修復回路とを内蔵するメモリにおいて，リアルセルアレイとパリティセルアレイ（又はECCセルアレイ）を適切に試験することができるメモリ回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために，本発明の第１の側面は，
データが記憶されるリアルセルアレイと，
リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路と，
パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，
所定の周期で内部リフレッシュ要求信号を生成し，リフレッシュアドレスに従ってリアルセルアレイを順次リフレッシュし，内部リフレッシュ要求と外部からのリード要求とが重なった時に，当該リアルセルアレイのリフレッシュ動作を優先するリフレッシュ制御回路と，
当該リフレッシュ動作が優先されたリアルセルアレイから読み出されたデータを，パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，
リアルセルアレイからのデータを出力する出力回路とを有するメモリ回路において，
第１の試験モード時に，リアルセルアレイのリフレッシュ動作を禁止してリアルセルアレイから読み出されたデータを出力し，第２の試験モード時に，パリティセルアレイ（又はECCセルアレイ）から読み出されたデータを出力するよう前記の出力回路を制御する試験制御回路を有することを特徴とする。
【００１２】
上記の第１の側面によれば，リフレッシュモードを有しないメモリ回路において，試験の時に，リアルセルアレイのデータ出力とパリティセルアレイ（又はECCセルアレイ）のデータ出力とをそれぞれ別々に行うことができる。
【００１３】
上記第１の側面の好ましい実施例では，第１の試験コマンドの供給に応答して，試験制御回路は前記第１の試験モードに制御し，第１の試験コマンドとは異なる第２の試験コマンドの応答に応答して，試験制御回路は前記第２の試験モードに制御する。これにより，異なる試験コマンドにより，リアルセルアレイのデータ出力とパリティセルアレイ（又はECCセルアレイ）のデータ出力とを，切り換えて行うことができる。
【００１４】
上記第１の側面の好ましい実施例では，試験コマンドの供給に応答して，試験制御回路は，試験モードにエントリし，試験モード時の動作コマンドに含まれない外部信号の状態に応じて，第１の試験モードと第２の試験モードとを切り換えることを特徴とする。これにより，試験コマンドでエントリした試験モードにおいて，外部信号によって，リアルセルアレイのデータ出力とパリティセルアレイ（又はECCセルアレイ）のデータ出力とを，切り換えて行うことができる。
【００１５】
上記の目的を達成するために，本発明の第２の側面は，データが記憶されるリアルセルアレイと，リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路（又はECC演算回路）と，パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，リアルセルアレイから読み出されたデータを，パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路とを有するメモリ回路において，試験モード時に，データ修復部における読み出しデータの修復を禁止する試験制御回路を有することを特徴とする。
【００１６】
上記のメモリ回路によれば，試験モード時にデータ修復部による読み出しデータの修復を禁止することにより，リアルセルアレイのデータをそのまま外部に出力することができ，リアルセルアレイのリード・ライト動作の試験を行うことができる。
【００１７】
上記の目的を達成するために，本発明の第３の側面は，データが記憶されるリアルセルアレイと，リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路（又はECC演算回路）と，パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，リアルセルアレイから読み出されたデータを，パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，リアルセルアレイからのデータを出力する出力回路とを有するメモリ回路において，試験モード時に，パリティセルアレイ（又はECCセルアレイ）から読み出されたデータを出力するよう前記の出力回路を制御する試験制御回路を有することを特徴とする。
【００１８】
上記のメモリ回路によれば，試験モード時に，リアルセルアレイからのデータを出力する出力回路を，パリティセルアレイ（又はECCセルアレイ）からのデータを出力するよう制御することで，通常動作では外部に読み出されないパリティセルアレイ（又はECCセルアレイ）のデータを外部に出力することができる。従って，パリティセルアレイ（又はECCセルアレイ）のリード・ライト動作の試験を行うことができる。
【００１９】
上記の目的を達成するために，本発明の第４の側面は，データが記憶されるリアルセルアレイと，リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路と，パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，リアルセルアレイから読み出されたデータを，パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路とを有するメモリ回路において，第１の試験モード時に，データ修復部における読み出しデータの修復を禁止し，第２の試験モード時に，パリティセルアレイ（又はECCセルアレイ）から読み出されたデータを出力するよう前記の出力回路を制御する試験制御回路を有することを特徴とする。
【００２０】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２１】
図１は，本実施の形態におけるメモリ回路の全体構成図である。このメモリ回路は，通常のデータを記憶するリアルセルアレイRCAと，そのリアルセルアレイに書き込まれるデータのパリティビットが記憶されるパリティセルアレイPCAとを有する。セルアレイ内は，図示しない複数のワード線，複数のビット線，それらの交差位置に配置された１トランジスタ・１キャパシタのセルを有する。
【００２２】
パリティセルアレイPCA内に記憶されるパリティビットは，リアルセルアレイに書き込まれるデータを演算して求められたコードであり，後にリアルセルアレイから読み出されるデータの誤りの修復を可能にするコードである。従って，この意味において，パリティセルアレイはエラーコレクションコード（ECC）が記憶されるECCセルアレイということができる。即ち，パリティビットよりも複雑なロジックにより生成されたECCを記憶することで，リアルセルアレイから読み出されたデータに一部エラーがあっても，そのエラーを修正することができる。但し，以下の実施例では，パリティビットとパリティセルアレイを例にして説明する。
【００２３】
図１のメモリ回路は，複数のアドレス端子ADDに供給されるアドレス信号を入力するアドレス入力バッファ１０と，複数の入出力端子DQに供給される入力データの入力バッファ１２と，複数のコマンド端子/CE，/OE，/WE，/LB（Lower Byte)，/UB(Upper Byte)に対するコマンド入力バッファ１４と，入力コマンドをデコードして内部制御用のタイミング信号を生成するタイミング発生回路１６とを有する。タイミング発生回路１６により生成されるラッチ制御信号S1に応答して，ラッチ回路１８は，アドレス入力バッファ１０とデータ入力バッファ１２とが入力したアドレスとデータとをラッチする。
【００２４】
ラッチされたアドレスは，コラムデコーダ２０とコラムデコーダ２２でデコードされ，ワード線とビット線の選択が行われる。また，ラッチされた入力データは，ライトアンプ２４に供給され，選択されたビット線が駆動され，リアルセルアレイRCAに入力データが書き込まれる。また，リアルセルアレイRCAから読み出されたデータは，リードアンプ２４にラッチされ，タイミング発生回路１６により生成される出力制御信号S2に応答して，出力制御回路３０がそのリードデータを入出力端子DQに出力する。
【００２５】
図１のメモリ回路は，リフレッシュモードを有しないDRAMである。従って，内部にリフレッシュ制御回路を有する。リフレッシュ制御回路はリフレッシュ発生回路３２と，リフレッシュアドレスカウンタ３４と，シフトレジスタ３６とで構成される。リフレッシュ発生回路３２は，所定の周期でリフレッシュ要求信号RFを生成する。リフレッシュアドレスカウンタ３４は，リフレッシュ要求信号RFに応答して，カウンタ値をインクリメントする。そして，そのリフレッシュアドレスRaddが，リフレッシュ要求信号RFに応答して，ラッチ回路１８にラッチされる。更に，シフトレジスタ回路３６は，リフレッシュアドレスRaddに対応して，リアルセルアレイRCAのメモリブロック選択信号rs01z−rs04zを出力する。リフレッシュ要求信号RFが生成された時に，１つのメモリブロック選択信号がＨレベルに制御される。リフレッシュ要求信号RFが出力されていない時は，全てのメモリブロック選択信号がＬレベルに制御される。
【００２６】
本実施の形態において，リアルセルアレイRCAは，後述するとおり，４つのメモリブロックで構成される。内部で発生するリフレッシュ要求信号RFに応答して，シフトレジスタ回路３６により選択されたメモリブロック内において，リフレッシュアドレスRaddに応じて選択されたワード線が駆動され，リフレッシュ動作が行われる。即ち，一つのメモリブロック内のリフレッシュが終了すると，次のメモリブロックに移行し，順次シフトレジスタ３６によりリフレッシュ対象のメモリブロックが循環して選択される。
【００２７】
リフレッシュ発生回路３２は，外部からのコマンドとは無関係にリフレッシュ要求信号RFを生成する。従って，外部のメモリコントローラからのリードサイクルと，内部のリフレッシュサイクルとが衝突することが予想される。そのような場合，外部からのリードサイクルを実行しながら，内部のリフレッシュサイクルも実行することが必要になる。その場合，リフレッシュ対象のメモリブロックに対しては，リフレッシュアドレスRaddに従ってワード線を駆動してリフレッシュ動作を行い，それ以外のメモリブロックに対しては，外部からのアドレスADDに従ってワード線を駆動して読み出し動作を行う。
【００２８】
上記の場合，リフレッシュ対象のメモリブロックからはリードデータを得ることができない。そこで，このメモリ回路は，パリティセルアレイPCAを設けて，リフレッシュ対象のメモリブロックからのデータを修復できるようにしている。即ち，４つのメモリブロックへのライトデータのパリティビットが，ライト用のパリティ演算回路２６により生成され，パリティセルアレイPCAに書き込まれる。そして，読み出し時は，４つのメモリブロックからのリードデータとパリティセルアレイからのパリティビットとにより，リフレッシュ対象のメモリブロックのデータが修復される。具体的には，リード用のパリティ演算回路２８が，４つのメモリブロックからのリードデータのパリティビットを生成し，そのパリティビットとパリティセルアレイから読み出されたパリティビットとの比較結果により，リフレッシュ対象のリードデータが修復（訂正）される。
【００２９】
図１のメモリ回路は，更に，リアルセルアレイRCAとパリティセルアレイPCAの動作試験を行うために，テスト信号発生回路３８を有する。テスト信号発生回路３８は，コマンド端子とアドレス端子に入力されるコマンドに応答して，所定の試験モードにエントリし，内部回路にテスト信号を供給する。この詳細は後述する。
【００３０】
図２は，本実施の形態におけるライト側の回路を示す図である。右端に４つのメモリブロックRCA01−04からなるリアルセルアレイと，パリティセルアレイPCAとを有するセルアレイが配置されている。それぞれのセルアレイに対してライトアンプ回路WAが設けられる。また，４つのメモリブロックに対応して，４つの入出力端子DQ01−04と，入力バッファを兼ねたデータラッチ回路10,18が設けられる。
【００３１】
４つのデータラッチ回路がラッチした入力データは，それぞれ対応するライトアンプ回路WAに供給されると共に，ライト用パリティ演算回路２６に供給される。ライト用パリティ演算回路２６において，３つのEOR回路で構成され，入力されたライトデータwd01,wd02のEORデータと，ライトデータwd03,wd04のEORデータとが，再度EOR演算されて，ライト用パリティビットwdpが生成される。このライト用パリティビットwdpは，パリティセルアレイPCAに対応するライトアンプ回路WAに供給される。上記ライトアンプ回路の供給されたライトデータ及びパリティビットは，それぞれリアルセルアレイRCAとパリティセルアレイPCAに書き込まれる。
【００３２】
４ビットのライトデータwd01−04のデータ「１」又はデータ「０」が偶数個であれば，パリティビットは０となり，奇数個であれば，パリティビットは１となる。
【００３３】
図３は，本実施の形態におけるリード側の回路を示す図である。リアルセルアレイの４つのメモリブロックRCA01−04とパリティセルアレイPCAそれぞれにリードアンプ回路RAが設けられる。メモリブロックからの４つのリードデータrd01−rd04は，それぞれ修復回路４２に供給されると共に，リード側のパリティ演算回路２８に供給される。パリティ演算回路２８は，ライト側と同じように３つのEOR回路で構成される。パリティ演算回路２８が生成したパリティビットrdpaと，パリティセルアレイから読み出されたパリティビットrdpとが，比較回路４０で比較され，一致，不一致を示す判定信号JDが生成される。
【００３４】
リードデータrd01−rd04が供給される修復回路４２には，リフレッシュ対象メモリブロックを選択する選択信号rs01z−rs04zと，判定信号JDが供給される。そして，選択信号rs01z−rs04zのうちリフレッシュ対象ブロックの選択信号がＨレベルになり，それに対応する修復回路が，判定信号JDにしたがって，リードデータrd01−rd04を修復（訂正）する。
【００３５】
仮にライトデータDQ01−04が「０１１０」だったとする。ライト時にパリティビット「０」が生成され，それがパリティセルアレイに書き込まれる。その後，読み出しが行われる時に，リアルセルのメモリブロックRCA04へのリフレッシュ動作と重なったとする。即ち，図３に示されるとおり，メモリブロックRCA01,02,03とパリティセルアレイPCAに対しては，外部アドレスADDに対応するワード線が駆動され，メモリブロックRCA04では，リフレッシュアドレスRaddに対応するワード線が駆動される。つまり，選択信号rs04zのみがＨレベルになり，残りの選択信号は全てＬレベルになる。
【００３６】
したがって，リードデータrd04は，リフレッシュ動作に伴うデータであり，外部リード制御に伴うデータではない。リードデータrd04が「０」であれば，パリティ演算回路２８には「０１１０」が入力され，パリティビットは「０」となり，パリティセルアレイPCAから読み出されたパリティビット「０」と一致し，判定信号JDはＬレベル（一致）になる。一方，リードデータrd04が「１」であれば，パリティ演算回路２８には「０１１１」が入力され，パリティビットは「１」となり，パリティセルアレイPCAから読み出されたパリティビット「０」と不一致し，判定信号JDはＨレベル（不一致）になる。
【００３７】
選択信号rs04z＝Ｈの修復回路04は，この判定信号JDに応じて，リードデータrd04を修復または訂正する。即ち，修復回路04は，判定信号JDがＬレベル（一致）であれば，リードデータrd04をそのまま出力し，判定信号JDがＨレベル（不一致）であれば，リードデータrd04を反転して出力する。このように，パリティビットを利用すれば，不良ビットの位置がわかっていれば，元のデータに修復することが可能である。
【００３８】
パリティビットの代わりにより複雑な演算により求められるECCを記憶しておけば，不良ビットの位置がわからなくても，リアルセルアレイからのリードデータの不良を修復することができる。その場合は，修復回路に選択信号を供給する必要はない。
【００３９】
図４は，パリティビット演算回路及び比較回路を示す回路図である。パリティビット演算回路２８は，リードデータrd01,rd02の排他的論理和を求めるEOR回路EOR1と，リードデータrd03,rd04の排他的論理和を求めるEOR回路EOR2と，それらの出力の排他的論理和を求めるEOR回路EOR3とからなる。各EOR回路は，３つのインバータと２つのトランスファーゲートで構成され，その動作は良く知られているので，動作説明は省略する。比較回路４０は，パリティセルアレイからの読み出されたパリティビットrdpと，パリティビット演算回路２８が生成したパリティビットrdpaとの排他的論理和を求めるEOR回路であり，他のEOR回路と同じ回路構成である。
【００４０】
図５は，修復回路を示す回路図である。図３の４つの修復回路は全て同じ回路構成であり，図５は，そのうちの４番目の修復回路である。選択信号rs04zに応じて判定信号JDが入力される。即ち，選択信号rs04zがＨレベルの時に判定信号JDがNANDゲート５０を通過し，２つのトランスファーゲート５１，５２のいずれか一方が判定信号JDに応じて導通し，リードデータrd04の非反転データまたは反転データが出力out04として出力される。即ち，判定信号JD＝Ｈレベル（パリティビット不一致）なら，NADゲート５０の出力はＬレベルになり，トランスファゲート５２が導通し，リードデータrd04の反転データが出力される。一方，判定信号JD＝Ｌレベル（パリティビット一致）なら，リードデータrd04の非反転データが出力される。
【００４１】
［動作試験］
以上が，リフレッシュモードを有しないDRAM回路の構成と動作である。かかるメモリにおいて，通常動作では，リフレッシュ動作が行われていなければ，リアルセルアレイのデータは，修復回路で修復されることなく外部端子DQに供給され，そのまま読み出すことはできる。しかし，リフレッシュ動作が行われているときは，リアルセルアレイのデータは，修復回路により修復されるので，そのまま読み出すことはできない。第２に，パリティセルアレイのデータは，修復回路に供給されるのみであり，外部端子DQから読み出すことはできない。したがって，上記のリフレッシュモードを有しないメモリ回路では，リアルセルアレイとパリティセルアレイの動作試験を適切に行うためには，特別の試験制御回路と試験モードとが必要になる。
【００４２】
本実施の形態では，セルアレイへのライト・リードの動作試験時において，内部のリフレッシュ動作を禁止して，リアルセルアレイのデータをそのまま外部に出力する。更に，一部の出力制御回路を制御して，パリティセルアレイのデータを出力できるようにする。
【００４３】
図７は，本実施の形態における試験モードでの第１のタイミングチャート図である。図１を参照しながら，試験時の動作を説明する。コマンド端子/CE〜/UBにテストコマンドが，アドレス端子ADDにテストコードがそれぞれ入力されると，テスト制御回路３８がそれらのテストコマンドとテストコードを解読し，第１の試験モードであることを判別する。それに伴い，テスト制御回路３８は，第１のテスト信号tesrzをＨレベルにし，リフレッシュ発生回路３２にリフレッシュ要求信号RFの出力を禁じる。
【００４４】
リフレッシュ要求信号RFの発生は，ラッチ回路１８に外部からのアドレスADDとリフレッシュアドレスRaddの両方をラッチさせ，ロウデコーダ２０が両アドレスについてデコードを行わせて，選択信号rs01z−rs04zで選択されるメモリブロックに対してリフレッシュ動作を行う。しかし，上記の第１の試験モードでは，内部のリフレッシュ要求信号RFの発生は禁止されるので，いずれのメモリブロックもリフレッシュ動作の対象になることはない。
【００４５】
更に，第１の試験モード中に内部リフレッシュ要求信号RFが出力されることはない。そして，選択信号rs01z−rs04zは全てＬレベルになり，修復回路のパリティビットによる修復機能は停止する。
【００４６】
第１の試験モードに入ると，外部のテスタ装置から，読み出し動作試験のためのリードコマンドが，読み出しアドレスと共に供給される。その結果，ロウデコーダ２０は，全てのメモリブロックに対して外部アドレスに応じてワード線を選択，駆動し，各メモリブロックのリードデータが，入出力端子DQ01−DQ04から出力される。この場合，前述のとおり，内部のリフレッシュ動作が禁止され，選択信号rs01z−rs04zのいずれもＬレベルのままであり，修復回路４２はいずれもパリティビットによる修復は行わない。
【００４７】
第１の試験モードが終了すると，モードイグジットコマンドとコードが外部から供給され，第１の試験モードが解除され，第１のテスト信号tesrzはＬレベルに戻る。
【００４８】
次に，コマンド端子/CE〜/UBにテストコマンドが，アドレス端子ADDにテストコードがそれぞれ入力されると，テスト制御回路３８がそれらのテストコマンドとテストコードを解読し，第２の試験モードであることを判別する。それに伴い，テスト制御回路３８は，第２のテスト信号tespzをＨレベルにし，リフレッシュ発生回路３２にリフレッシュ要求信号RFの出力を禁じると共に，外部端子DQ04に対応する出力制御回路３０を制御して，パリティセルアレイのデータを出力可能な状態にする。
【００４９】
図３に示されるとおり，第２のテスト信号tespzは，一つの出力制御回路に供給されている。図６は，パリティセルアレイのデータを出力可能な出力制御回路の回路図である。この出力回路は，第２のテスト信号tespzに応じて，リアルセルアレイからのリードデータout04か，パリティセルアレイからのリードデータrdpかのいずれかを選択するために，トランスファーゲート５４，５５が設けられる。第２の試験モードで第２のテスト信号tespzがＨレベルになると，トランスファーゲート５５が導通して，パリティセルアレイからのリードデータrdpが出力端子DQ04から出力される。第２の試験モード以外では，第２のテスト信号tespzがＬレベルになり，トランスファーゲート５４が導通して，リアルセルアレイからのリードデータout04が出力端子DQ04に出力される。
【００５０】
従って，図６の出力制御回路では，通常動作時は，リアルセルアレイのリードデータが，リフレッシュ中であれば修復回路により修復されて，リフレッシュ中でなければ修復されずに，出力端子DQ04に出力される。試験動作時は，第１の試験モードでは，リアルセルアレイのリードデータが，修復回路で修復されることなく，出力端子DQ04に出力される。また，第２の試験モードでは，パリティセルアレイのパリティビットが，出力端子DQ04に出力される。
【００５１】
図７にもどり，第２の試験モードが終了すると，モードイグジットコマンドとコードが外部から供給され，第２の試験モードが解除され，第２のテスト信号tespzはＬレベルに戻る。
【００５２】
図８は，本実施の形態における試験モードでの第２のタイミングチャート図である。この試験モードでは，外部からの試験コマンドに応答して，試験モードに入り，試験動作に影響を与えない外部端子/UBを利用して，第１の試験モードと第２の試験モードの切り換えを行うことができる。つまり，外部端子/UBをトグルすることにより，第１の試験モードと第２の試験モードの切り換えが可能になり，図７の例のように，コマンドによる第１及び第２の試験モードのエントリとイグジットを行う必要はない。
【００５３】
図９は，上記の第２のタイミングチャートに対応するリード側の回路を示す図であり，図１０は，出力制御回路を示す図である。図９の回路で，図３と異なるところは，出力端子DQ04に対応する出力制御回路３０に，コマンド端子/UBからの信号/UBが供給されていることである。それ以外は，同じ構成である。また，図１０の出力回路は，図６と異なり，コマンド端子/UBからの信号/UBが供給され，それによりリードデータout04かパリティビットrdpのいずれかが選択される。
【００５４】
図８に戻って動作を説明すると，コマンド端子/CE〜/LB，/UBにテストエントリコマンドが，アドレス端子ADDにテストエントリコードが入力されると，テスト制御回路３８が，第１のテスト信号tesrzをＨレベルにし，内部リフレッシュ動作を禁止する。それに伴い，選択信号rs01z−rs04zは全てＬレベルになり，修復回路のパリティビットによる修復機能も停止する。その後，リード試験のために外部からコマンド端子/CE〜/LBにリードコマンドが与えられ，アドレス端子ADDにリードアドレスが与えられる。
【００５５】
その時，アッパーバイト端子/UBをＬレベルに制御することで，図１０の出力制御回路は，リアルセルアレイ側のリードデータを選択する。従って，リードアドレスにしたがって各メモリブロックRCA01−04から読み出されたリードデータが，そのまま出力端子DQ01−DQ04に出力される。そして，同じ試験モードで同じリード動作サイクルの時に，アッパーバイト端子/UBをＨレベルに制御することで，図１０の出力制御回路は，パリティセルアレイ側のパリティビットrdpを選択し，出力端子DQ04に出力する。従って，共通の試験モードで，且つ共通のリード動作サイクルで，リアルセルアレイ内のデータの読み出しと，パリティセルアレイ内のデータの読み出しとを，それぞれ別々に行うことができる。よって，第１のタイミングチャートの試験よりも，試験時間を大幅に短縮することができる。
【００５６】
図７，８の試験のタイミングチャートにおいて，各試験モードでリードコマンドによるリード動作サイクルが行われていることを示したが，リードコマンドの前にライトコマンドを入れて，ライト動作後のリード動作のチェックを行うこともできる。
【００５７】
上記の実施の形態では，パリティビットを生成してパリティセルアレイにそれを記録し，リアルセルアレイを読み出すときパリティビットを利用してデータの修復を行った。前述のとおり，パリティビットの代わりに，ECCコードを生成して，ECCセルアレイに記録し，リアルセルアレイを読み出すときにそのECCを利用してデータの修復を行っても良い。その場合でも，本実施の形態の試験制御を適用することができる。
【００５８】
以上，実施の形態例をまとめると以下の付記の通りである。
【００５９】
（付記１）メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路と，
前記パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，
所定の周期で内部リフレッシュ要求信号を生成し，リフレッシュアドレスに従ってリアルセルアレイを順次リフレッシュし，内部リフレッシュ要求と外部からのリード要求とが重なった時に，当該リアルセルアレイのリフレッシュ動作を優先するリフレッシュ制御回路と，
当該リフレッシュ動作が優先されたリアルセルアレイから読み出されたデータを，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，
前記リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路と，
第１の試験モード時に，前記リアルセルアレイのリフレッシュ動作を禁止して前記リアルセルアレイから読み出されたデータを出力し，第２の試験モード時に，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたデータを出力するよう前記出力回路を制御する試験制御回路とを有することを特徴とするメモリ回路。
【００６０】
（付記２）付記１において，
第１の試験コマンドの供給に応答して，前記試験制御回路は，前記第１の試験モードに制御し，前記第１の試験コマンドとは異なる第２の試験コマンドの応答に応答して，前記試験制御回路は，前記第２の試験モードに制御することを特徴とするメモリ回路。
【００６１】
（付記３）付記１において，
前記試験制御回路は，試験コマンドの供給に応答して，試験モードにエントリし，当該試験モードにおいて，外部信号の状態に応じて，第１の試験モードと第２の試験モードとを切り換えることを特徴とするメモリ回路。
【００６２】
（付記４）付記３において，
前記外部信号が，前記試験モード時の動作コマンドに含まれない信号であることを特徴とするメモリ回路。
【００６３】
（付記５）付記１において，
前記第１の試験モードにおいて，前記データ修復部の修復機能が禁止されて，リアルセルアレイのデータが修復されずに前記出力回路から出力されることを特徴とするメモリ回路。
【００６４】
（付記６）メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路（又はECC演算回路）と，
前記パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，
前記リアルセルアレイから読み出されたデータを，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，
前記リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路と，
試験モード時に，前記データ修復部における読み出しデータの修復を禁止する試験制御回路とを有することを特徴とするメモリ回路。
【００６５】
（付記７）メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路（又はECC演算回路）と，
前記パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，
前記リアルセルアレイから読み出されたデータを，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，
前記リアルセルアレイからのデータを出力する出力回路と，
試験モード時に，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたデータを出力するよう前記の出力回路を制御する試験制御回路とを有することを特徴とするメモリ回路。
【００６６】
（付記８）メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路と，
前記パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，
前記リアルセルアレイから読み出されたデータを，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，
前記リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路と，
第１の試験モード時に，前記データ修復部における読み出しデータの修復を禁止し，第２の試験モード時に，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたデータを出力するよう前記の出力回路を制御する試験制御回路とを有することを特徴とするメモリ回路。
【００６７】
（付記９）付記８において，
第１の試験コマンドの供給に応答して，前記試験制御回路が前記第１の試験モードに制御され，前記第１の試験コマンドとは異なる第２の試験コマンドの応答に応答して，前記試験制御回路が前記第２の試験モードに制御されることを特徴とするメモリ回路。
【００６８】
（付記１０）付記８において，
試験コマンドの供給に応答して，前記試験制御回路は，試験モードにエントリし，当該試験モードにおいて，外部信号の状態に応じて，前記第１の試験モードと第２の試験モードとを切り換えることを特徴とするメモリ回路。
【００６９】
（付記１１）メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット（又はECC）を演算するパリティ演算回路（又はECC演算回路）と，
前記パリティビット（又はECC）が記憶されるパリティセルアレイ（又はECCセルアレイ）と，
前記リアルセルアレイから読み出されたデータを，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたパリティビット（又はECC）に従って修復するデータ修復部と，
前記リアルセルアレイからのデータを出力する出力回路と，
試験モード時に，前記パリティセルアレイ（又はECCセルアレイ）から読み出されたデータと，前記リアルセルアレイから読み出されたデータとを，別々に出力するよう制御する試験制御回路とを有することを特徴とするメモリ回路。
【００７０】
【発明の効果】
以上，本発明によれば，リアルセルアレイとパリティセルアレイを有するメモリ回路において，両セルアレイの動作試験を適切に行うことができる。
【図面の簡単な説明】
【図１】本実施の形態におけるメモリ回路の全体構成図である。
【図２】本実施の形態におけるライト側の回路を示す図である。
【図３】本実施の形態におけるリード側の回路を示す図である。
【図４】パリティビット演算回路及び比較回路を示す回路図である。
【図５】修復回路を示す回路図である。
【図６】パリティセルアレイのデータを出力可能な出力制御回路の回路図である。
【図７】本実施の形態における試験モードでの第１のタイミングチャート図である。
【図８】本実施の形態における試験モードでの第２のタイミングチャート図である。
【図９】第２のタイミングチャートに対応するリード側の回路を示す図である。
【図１０】第２のタイミングチャートに対応する出力制御回路を示す図である。
【符号の説明】
RCA リアルセルアレイ
PCA パリティセルアレイ（ECCセルアレイ）
rd01−rd04 リアルセルアレイの読み出しデータ
rdp パリティセルアレイのパリティビット
２６，２８ パリティ演算回路
３０ 出力制御回路，出力回路
３２ リフレッシュ発生回路（リフレッシュ制御回路）
３８ 試験制御回路
Claims (9)
- メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット又はエラーコレクションコード（以下ECC）を演算するパリティ演算回路と，
前記パリティビット又はECCが記憶されるパリティセルアレイ又はECCセルアレイと，
所定の周期で内部リフレッシュ要求信号を生成し，リフレッシュアドレスに従ってリアルセルアレイを順次リフレッシュし，内部リフレッシュ要求と外部からのリード要求とが重なった時に，当該リアルセルアレイのリフレッシュ動作を優先するリフレッシュ制御回路と，
当該リフレッシュ動作が優先されたリアルセルアレイから読み出されたデータを，前記パリティセルアレイ又はECCセルアレイから読み出されたパリティビット又はECCに従って修復するデータ修復部と，
前記リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路と，
第１の試験モード時に，前記リフレッシュ制御回路によるリフレッシュ動作を禁止して前記リアルセルアレイから読み出されたデータを前記データ修復部による修復をしないで前記出力回路から出力し，第２の試験モード時に，前記リフレッシュ制御回路によるリフレッシュ動作を禁止して前記パリティセルアレイ又はECCセルアレイから読み出されたパリティビット又は ECCを前記出力回路から出力するよう前記リフレッシュ制御回路とデータ修復部と出力回路を制御する試験制御回路とを有することを特徴とするメモリ回路。 - 請求項１において，第１の試験コマンドの供給に応答して，前記試験制御回路は，前記第１の試験モードに制御し，前記第１の試験コマンドとは異なる第２の試験コマンドの応答に応答して，前記試験制御回路は，前記第２の試験モードに制御することを特徴とするメモリ回路。
- 請求項１において，前記試験制御回路は，試験コマンドの供給に応答して，試験モードにエントリし，当該試験モードにおいて，外部信号に応じて，第１の試験モードと第２の試験モードとを切り換えることを特徴とするメモリ回路。
- メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット又はエラーコレクションコード（以下ECC）を演算するパリティ演算回路又はECC演算回路と，
前記パリティビット又はECCが記憶されるパリティセルアレイ又はECCセルアレイと，
所定の周期で内部リフレッシュ要求信号を生成し，リフレッシュアドレスに従ってリアルセルアレイを順次リフレッシュし，内部リフレッシュ要求と外部からのリード要求とが重なった時に，当該リアルセルアレイのリフレッシュ動作を優先するリフレッシュ制御回路と，
前記リアルセルアレイから読み出されたデータを，前記パリティセルアレイ又はECCセルアレイから読み出されたパリティビット又はECCに従って修復するデータ修復部と，
前記リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路と，
試験モード時に，前記リフレッシュ制御回路によるリフレッシュ動作を禁止するとともに前記データ修復部における読み出しデータの修復を禁止して，前記リアルセルアレイから読み出されたデータを前記出力回路から出力するように前記リフレッシュ制御回路とデータ修復部とを制御する試験制御回路とを有することを特徴とするメモリ回路。 - メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット又はエラーコレクションコード（以下ECC）を演算するパリティ演算回路又はECC演算回路と，
前記パリティビット又はECCが記憶されるパリティセルアレイ又はECCセルアレイと，
所定の周期で内部リフレッシュ要求信号を生成し，リフレッシュアドレスに従ってセルアレイを順次リフレッシュし，内部リフレッシュ要求と外部からのリード要求とが重なった時に，当該セルアレイのリフレッシュ動作を優先するリフレッシュ制御回路と，
前記リアルセルアレイから読み出されたデータを，前記パリティセルアレイ又はECCセルアレイから読み出されたパリティビット又はECCに従って修復するデータ修復部と，
前記リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路と，
試験モード時に，前記リフレッシュ制御回路によるリフレッシュ動作を禁止しながら前記パリティセルアレイ又はECCセルアレイから読み出された前記パリティビット又は ECCを前記出力回路から出力するよう前記リフレッシュ制御回路と出力回路を制御する試験制御回路とを有することを特徴とするメモリ回路。 - メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット又はエラーコレクションコード（以下ECC）を演算するパリティ演算回路と，
前記パリティビット又はECCが記憶されるパリティセルアレイ又はECCセルアレイと，
所定の周期で内部リフレッシュ要求信号を生成し，リフレッシュアドレスに従ってリアルセルアレイを順次リフレッシュし，内部リフレッシュ要求と外部からのリード要求とが重なった時に，当該リアルセルアレイのリフレッシュ動作を優先するリフレッシュ制御回路と，
前記リアルセルアレイから読み出されたデータを，前記パリティセルアレイ又はECCセルアレイから読み出されたパリティビット又はECCに従って修復するデータ修復部と，
前記リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路と，
第１の試験モード時に，前記リフレッシュ制御回路によるリフレッシュ動作を禁止するとともに前記データ修復部における読み出しデータの修復を禁止し，第２の試験モード時に，前記リフレッシュ制御回路によるリフレッシュ動作を禁止しながら前記パリティセルアレイ又はECCセルアレイから読み出された前記パリティビット又は ECCを前記出力回路から出力するよう前記リフレッシュ制御回路とデータ修復部と出力回路を制御する試験制御回路とを有することを特徴とするメモリ回路。 - 請求項６において，第１の試験コマンドの供給に応答して，前記試験制御回路が前記第１の試験モードに制御され，前記第１の試験コマンドとは異なる第２の試験コマンドの応答に応答して，前記試験制御回路が前記第２の試験モードに制御されることを特徴とするメモリ回路。
- 請求項６において，試験コマンドの供給に応答して，前記試験制御回路は，試験モードにエントリし，当該試験モードにおいて，外部信号に応じて，前記第１の試験モードと第２の試験モードとを切り換えることを特徴とするメモリ回路。
- メモリ回路において，
データが記憶されるリアルセルアレイと，
前記リアルセルアレイのデータからパリティビット又はエラーコレクションコード（以下ECC）を演算するパリティ演算回路又はECC演算回路と，
前記パリティビット又はECCが記憶されるパリティセルアレイ又はECCセルアレイと，
所定の周期で内部リフレッシュ要求信号を生成し，リフレッシュアドレスに従ってリアルセルアレイを順次リフレッシュし，内部リフレッシュ要求と外部からのリード要求とが重なった時に，当該リアルセルアレイのリフレッシュ動作を優先するリフレッシュ制御回路と，
前記リアルセルアレイから読み出されたデータを，前記パリティセルアレイ又はECCセルアレイから読み出されたパリティビット又はECCに従って修復するデータ修復部と，
前記リアルセルアレイから前記データ修復部を経由したデータを出力する出力回路と，
試験モード時に，前記リフレッシュ制御回路によるリフレッシュ動作を禁止し前記データ修復部によるデータ修復を禁止しながら，前記パリティセルアレイ又はECCセルアレイから読み出されたパリティビット又は ECCと，前記リアルセルアレイから読み出されたデータとを前記出力回路で切り替えて別々に出力するよう前記リフレッシュ制御回路とデータ修復部と出力回路とを制御する試験制御回路とを有することを特徴とするメモリ回路。
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