KR100795005B1 - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 외부 명령에 따라 리프레쉬 또는 테스트 동작을 수행하도록 하는 제어 신호를 생성하는 제어 신호 생성 수단, 및 반도체 메모리의 뱅크가 액티브 상태일 때 상기 제어 신호의 출력을 제어하는 출력 제어 수단을 포함한다.
리프레쉬 , 모드 레지스터 셋, 테스트 모드
Description
도 1 및 도 2는 종래의 기술에 따른 반도체 메모리 장치의 회로도,
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 회로도,
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 300: 제어 신호 생성 수단 200, 400: 출력 제어 수단
본 발명은 반도체 메모리에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치에 관한 것이다.
도 1에 도시된 바와 같이 종래의 반도체 메모리 장치는 단지 외부에서 주어진 로우 어드레스 스트로브 신호(row address strobe: 이하 ras)와 컬럼 어드레스 스트로브 신호(column address strobe: 이하 cas)가 디스에이블 되고 라이트 인에이블 신호(write enable: 이하 we)와 칩 선택 신호(chip selection: 이하 cs)가 인에이블 되면 반도체 메모리가 리프레쉬(refresh) 동작을 수행하게 하는 리프레쉬 펄스(이하, refresh)를 생성한다.
도 2에 도시된 바와 같이 종래의 반도체 메모리 장치 또한 단지 외부에서 주어진 상기 ras, cas, 및 we가 디스에이블 되고 상기 cs만 인에이블 되면 반도체 메모리가 일반 테스트(test) 동작을 수행하도록 하는 모드 레지스터 셋 펄스(mode register set: 이하 mregset 펄스)를 생성한다.
따라서 상술한 4개의 외부 명령 신호의 조건으로만 동작하는 종래의 반도체 메모리 장치는 반도체 메모리의 뱅크가 액티브 상태일 때 상기 refresh 펄스 또는 상기 mregset 펄스가 출력되지 않아야 함에도 불구하고 출력되어 반도체 메모리의 불량을 유발시키는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리의 뱅크가 액티브 상태일 때 출력되지 않아야 할 제어 신호의 출력을 방지할 수 있도록 한 반도체 메모리 장치를 제공함에 그 목적이 있다.
상기 문제를 해결하기 위한 본 발명에 따른 반도체 메모리 장치는 외부 명령에 따라 리프레쉬 또는 테스트 동작을 수행하도록 하는 제어 신호를 생성하는 제어 신호 생성 수단, 및 반도체 메모리의 뱅크가 액티브 상태일 때 상기 제어 신호의 출력을 제어하는 출력 제어 수단을 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
-제 1 실시예-
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 회로도이다.
본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 도 3 에 도시된 바와 같이, 외부 명령에 따라 반도체 메모리의 소정 동작을 제어하는 제어 신호를 생성하는 제어 신호 생성 수단(100), 및 반도체 메모리의 동작 상태에 따라 상기 제어 신호의 출력을 제어하는 출력 제어 수단(200)을 포함한다.
상기 제어 신호 생성 수단(100)은 도 3에 도시된 바와 같이 게이트단에 라이트 인에이블 신호(이하, we)가 입력되고 소오스단에 외부 전원(VDD)이 인가되는 제 1 트랜지스터(P11), 게이트단에 로우 어드레스 스트로브 바 신호(이하, rasb)를 입력 받고 드레인단에 상기 제 1 트랜지스터(P11)의 드레인단이 연결된 제 2 트랜지스터(N11a), 게이트단에 컬럼 어드레스 스트로브 바 신호(이하, casb)를 입력 받고 드레인단에 상기 제 2 트랜지스터(N11a)의 소오스단이 연결된 제 3 트랜지스터(N12a), 게이드단에 상기 we가 입력되고 드레인단에 상기 제 3 트랜지스터(N12a)의 소오스단이 연결된 제 4 트랜지스터(N13a), 게이트단에 칩 선택 신호(이하, cs)가 입력되고 드레인단에 상기 제 4 트랜지스터(N13a)의 소오스단이 연결된 제 5 트랜지스터(N14a), 게이트단에 상기 cs가 입력되고 소오스단에 상기 제 5 트랜지스터(N14a)의 소오스단과 접지단(VSS)이 공통 연결된 제 6 트랜지스터(N14b), 게이트단에 상기 we가 입력되고 소오스단에 상기 제 6 트랜지스터(N14b)의 드레인단이 연결된 제 7 트랜지스터(N13b), 게이트단에 상기 casb가 입력되고 소오스단에 상기 제 7 트랜지스터(N13b)의 드레인단이 연결된 제 8 트랜지스터(N12b), 게이트단에 상기 rasb가 입력되고 소오스단에 상기 제 8 트랜지스터(N12b)의 드레인단이 연결 된 제 9 트랜지스터(N11b), 드레인단에 상기 제 9 트랜지스터(N11b)의 드레인단이 연결되고 소오스단에 외부 전원(VDD)을 인가 받는 제 10 트랜지스터(P12), 및 입력단에 상기 제 1 트랜지스터(P11)와 상기 제 10 트랜지스터(P12)의 드레인단이 공통 연결되고 출력단이 상기 제 10 트랜지스터(P12)의 게이트단에 연결된 제 1 인버터(IV11)를 포함한다.
상기 출력 제어 수단(200)은 도 3에 도시된 바와 같이 반도체 메모리의 뱅크(bank)가 액티브(active) 상태일 때 로우 레벨을 유지하고 상기 뱅크가 스텐바이(standby) 상태일 때 하이 레벨을 유지하는 라스아이들 신호(이하, rasidle)와 로우 레벨을 유지하다가 상기 반도체 메모리의 구동시 하이로 천이 되어 반도체 메모리가 구동중일 때 하이 레벨을 유지하는 파워업 신호(이하, pwrup)를 입력 받는 제 1 낸드 게이트(ND11), 입력단에 상기 제 1 낸드 게이트(ND11)의 출력 신호가 입력되는 제 2 인버터(IV12), 상기 제어 신호 생성 수단(100)의 출력 신호와 상기 제 2 인버터(IV12)의 출력 신호를 입력 받는 제 2 낸드 게이트(ND12), 입력단에 상기 제 2 낸드 게이트(ND12)의 출력 신호가 입력되는 제 3 인버터(IV13)를 포함한다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도 3에 도시된 상기 제어 신호 생성 수단(100)은 상기 rasb, 상기 casb, 상기 we, 상기 cs가 동시에 하이인 구간동안 상기 제 2 내지 제 9 트랜지스터(N11a~N11b)가 모두 턴온(turn on)되어 리프레쉬(refresh) 펄스를 생성한다.
상기 출력 제어 수단(200)은 반도체 메모리의 뱅크가 액티브 상태일 때 상기 refresh 펄스가 뱅크로 출력되는 것을 차단하고, 뱅크가 스텐바이 상태일 때 상기 refresh 펄스를 뱅크로 출력한다. 이때 반도체 메모리의 뱅크가 액티브 상태에 있다는 것은 상기 rasidle의 레벨이 로우이고 상기 pwrup의 레벨이 하이인 경우이고, 스텐바이 상태라는 것은 상기 rasidle, 및 상기 pwrup의 레벨이 모두 하이인 경우이다.
즉, 상기 출력 제어 수단(200)은 상기 제 2 인버터(IV12)의 출력이 로우인 경우 상기 제 3 인버터(IV13)의 출력이 무조건 로우이므로 상기 refresh 펄스의 출력을 차단한다.
한편, 상기 출력 제어 수단(200)은 상기 제 2 인버터(IV12)의 출력이 하이인 구간 동안 상기 제 3 인버터(IV13)가 상기 제어 신호 생성 수단(100)에서 생성된 상기 refresh 펄스를 출력한다.
-제 2 실시예-
도 4에 도시된 본 발명의 반도체 메모리 장치에 따른 제 2 실시예는 반도체 메모리의 뱅크가 액티브 상태일 때 일반 테스트 모드가 진행되지 않도록 하였다. 다만 특별한 테스트인 페러럴 테스트 모드(parallel test mode)인 경우에만 반도체 메모리가 액티브 상태에서도 진행될 수 있도록 하였다. 이때 상기 페러럴 테스트 모드는 반도체 메모리의 모든 뱅크가 액티브된 상태에서 각 뱅크에 해당하는 워드라인(word line)을 액티브 시켜 해당하는 모든 셀(cell)에 로우(low), 또는 하이(high)를 한번에 라이트(write) 시키고 한번에 리드(read) 시키는 동작을 반복하여 반도체 메모리의 신뢰성을 테스트하는 것으로서, 뱅크가 액티브된 상태에서 진 행되어야 한다. 따라서 본 발명은 뱅크가 액티브된 상태에서도 상기 페러럴 테스트 모드는 진행될 수 있도록 하였다.
도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 회로도이다.
본 발명은 도 4 에 도시된 바와 같이 외부 명령에 따라 반도체 메모리의 소정 동작을 제어하는 제어 신호를 생성하는 제어 신호 생성 수단(300), 및 반도체 메모리의 동작 상태에 따라 상기 제어 신호의 출력을 제어하는 출력 제어 수단(400)을 포함한다.
상기 제어 신호 생성 수단(300)은 도 4에 도시된 바와 같이 게이트단에 라이트 인에이블 바 신호(이하, web)가 입력되고 소오스단에 외부 전원(VDD)이 인가되는 제 1 트랜지스터(P21), 게이트단에 로우 어드레스 스트로브 바 신호(이하, rasb)가 입력되고 드레인단에 상기 제 1 트랜지스터(P21)의 드레인단이 연결된 제 2 트랜지스터(N21a), 게이트단에 컬럼 어드레스 스트로브 바 신호(이하, casb)가 입력되고 드레인단에 상기 제 2 트랜지스터(N21a)의 소오스단이 연결된 제 3 트랜지스터(N22a), 게이드단에 상기 web가 입력되고 드레인단에 상기 제 3 트랜지스터(N22a)의 소오스단이 연결된 제 4 트랜지스터(N23a), 게이트단에 칩 선택 신호(이하, cs)가 입력되고 드레인단에 상기 제 4 트랜지스터(N23a)의 소오스단이 연결된 제 5 트랜지스터(N24a), 게이트단에 상기 cs가 입력되고 소오스단에 상기 제 5 트랜지스터(N24a)의 소오스단과 접지단(VSS)이 공통 연결된 제 6 트랜지스터(N24b), 게이트단에 상기 web가 입력되고 소오스단에 상기 제 6 트랜지스터(N24b)의 드레인단이 연결된 제 7 트랜지스터(N23b), 게이트단에 상기 casb가 입 력되고 소오스단에 상기 제 7 트랜지스터(N23b)의 드레인단이 연결된 제 8 트랜지스터(N22b), 게이트단에 상기 rasb가 입력되고 소오스단에 상기 제 8 트랜지스터(N22b)의 드레인단이 연결된 제 9 트랜지스터(N21b), 드레인단에 상기 제 9 트랜지스터(N21b)의 드레인단이 연결되고 소오스단에 외부 전원(VDD)을 인가 받는 제 10 트랜지스터(P22), 및 입력단에 상기 제 1 트랜지스터(P21)와 상기 제 10 트랜지스터(P22)의 드레인단이 공통 연결되고 출력단이 상기 제 10 트랜지스터(P22)의 게이트단에 연결된 제 1 인버터(IV21)를 포함한다.
상기 출력 제어 수단(400)은 도 4에 도시된 바와 같이 반도체 메모리의 뱅크(bank)가 액티브 상태일 때 로우 레벨을 유지하고 뱅크가 스텐바이(standby) 상태일 때 하이 레벨을 유지하는 라스아이들 신호(rasidle)와 로우 레벨을 유지하다가 반도체 메모리 구동시 하이로 천이되어 반도체 메모리가 구동중일 때 하이 레벨을 유지하는 파워업 신호(pwrup)를 입력 받는 제 1 낸드 게이트(ND21), 상기 제 1 낸드 게이트(ND21)의 출력을 받는 제 2 인버터(IV22), 상기 제 2 인버터(IV22)의 출력을 받는 제 3 인버터(IV23), 일반 테스트 모드 진입시 하이 레벨을 갖다가 상기 페러럴 테스트 모드 진입시 로우 레벨을 갖는 페러럴 테스트 모드 신호(이하, TM_Alldb)와 상기 제 3 인버터(IV23)의 출력 신호를 입력 받는 제 2 낸드 게이트(ND22), 상기 제어 신호 생성 수단(300)의 출력과 상기 제 2 낸드 게이트(ND22)의 출력을 받는 제 3 낸드 게이트(ND23), 및 상기 제 3 낸드 게이트(ND23)의 출력을 받는 제 4 인버터(IV24)를 포함한다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 동작 을 설명하면 다음과 같다.
도 4에 도시된 상기 제어 신호 생성 수단(300)은 상기 rasb, 상기 casb, 상기 web, 상기 cs가 동시에 하이인 구간동안 상기 제 2 내지 제 9 트랜지스터(N11a~N11b)가 턴온(turn on)되어 모드 레지스터 셋 펄스(이하, mregset 펄스)를 생성한다.
한편, 상기 출력 제어 수단(400)은 반도체 메모리의 뱅크가 액티브 상태이고 일반 테스트 모드이면 상기 mregset 펄스를 차단하고, 뱅크가 액티브 상태이고 상기 페러럴 테스트 모드이면 상기 mregset를 출력한다. 이때 반도체 메모리의 뱅크가 액티브 상태에 있다는 것은 상기 rasidle의 레벨이 로우이고 상기 pwrup의 레벨이 하이인 경우이고, 스텐바이 상태라는 것은 상기 rasidle, 및 상기 pwrup의 레벨이 모두 하이인 경우이다.
즉, 상기 출력 제어 수단(400)은 상기 제 2 낸드 게이트(ND22)의 출력이 로우인 경우 상기 제 4 인버터(IV24)의 출력이 무조건 로우이므로 상기 mregset 펄스의 출력을 차단한다.
한편, 상기 출력 제어 수단(400)은 상기 제 2 낸드 게이트(ND22)의 출력이 하이인 구간동안 상기 제 4 인버터(IV24)가 상기 제어 신호 출력 수단(300)에서 생성된 상기 mregset 펄스를 출력한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예 시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치는 반도체 메모리가 액티브 상태일 때 출력되지 않아야 할 명령들을 차단함으로써 반도체 메모리의 동작 안정성을 향상시킬 수 있는 효과가 있다.
Claims (11)
- 외부 명령에 따라 리프레쉬 또는 테스트 동작을 수행하도록 하는 제어 신호를 생성하는 제어 신호 생성 수단; 및반도체 메모리의 뱅크가 액티브 상태일 때 상기 제어 신호의 출력을 제어하는 출력 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제어 신호 생성 수단은상기 외부 명령인 로우 어드레스 스트로브 신호 및 컬럼 어드레스 스트로브 신호가 디스에이블 되고 상기 외부 명령인 라이트 인에이블 신호 및 칩 선택 신호가 인에이블 되었을 때 상기 리프레쉬 동작을 수행하도록 상기 제어 신호로서 리프레쉬 신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제어 신호 생성 수단은상기 외부 명령인 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호가 디스에이블 되고 상기 외부 명령인 칩 선택 신호가 인에이블 되었을 때 상기 테스트 동작을 수행하도록 상기 제어 신호로서 모드 레지스터 셋 신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치
- 제 2 항 또는 제 3 항에 있어서,상기 제어 신호 생성 수단은게이트단에 라이트 인에이블 신호 또는 반전된 상기 라이트 인에이블 신호가 입력되고 소오스단에 외부 전원이 인가되는 제 1 트랜지스터,게이트단에 로우 어드레스 스트로브 신호가 입력되고 드레인단에 상기 제 1 트랜지스터의 드레인단이 연결된 제 2 트랜지스터,게이트단에 컬럼 어드레스 스트로브 신호가 입력되고 드레인단에 상기 제 2 트랜지스터의 소오스단이 연결된 제 3 트랜지스터,게이드단에 상기 라이트 인에이블 신호 또는 상기 반전된 라이트 인에이블 신호가 입력되고 드레인단에 상기 제 3 트랜지스터의 소오스단이 연결된 제 4 트랜지스터,게이트단에 칩 선택 신호가 입력되고 드레인단에 상기 제 4 트랜지스터의 소오스단이 연결된 제 5 트랜지스터, 및입력단에 상기 제 1 트랜지스터와 상기 제 2 트랜지스터의 드레인단이 공통 연결된 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 출력 제어 수단은 상기 반도체 메모리의 뱅크가 액티브 되었을 때 상기 제어 신호의 출력을 차단하도록 구성됨을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 출력 제어 수단은제 1 명령과 제 2 명령을 입력 받는 제 1 낸드 게이트,상기 제 1 낸드 게이트의 출력 신호를 입력 받는 제 1 인버터,상기 제 1 인버터의 출력 신호와 상기 제어 신호 생성 수단의 출력 신호를 입력 받는 제 2 낸드 게이트, 및입력단에 상기 제 2 낸드 게이트의 출력 신호를 입력 받는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 제 1 명령은 반도체 메모리의 뱅크가 액티브 상태일 때 로우 레벨을 유지하고 스텐바이 상태일 때 하이 레벨을 유지하는 라스아이들 신호이고,상기 제 2 명령은 로우 레벨을 유지하다가 반도체 메모리가 구동시 하이로 천이 되어 그 레벨을 유지하는 파워업 신호임을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 출력 제어 수단은 상기 반도체 메모리가 액티브 상태이고 제 1 테스트 모드일 때 상기 제어 신호의 출력을 차단하고, 상기 반도체 메모리가 액티브 상태이고 제 2 테스트 모드일 때 상기 제어 신호가 출력되도록 구성됨을 특징으로 하는 반도체 메모리 장치.
- 제 8 항에 있어서,상기 제 2 테스트 모드는 페러럴 테스트 모드이고,상기 제 1 테스트 모드는 상기 페러럴 테스트 모드를 제외한 테스트 모드임을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서,상기 출력 제어 수단은 제 1 명령과 제 2 명령을 입력 받는 제 1 낸드 게이트,상기 제 1 낸드 게이트의 출력 신호를 입력 받는 제 1 인버터,상기 제 1 인버터의 출력 신호를 입력 받는 제 2 인버터,상기 제 2 인버터의 출력 신호와 제 3 명령을 입력 받는 제 2 낸드 게이트,상기 제 2 낸드 게이트와 상기 제어 신호 생성 수단의 출력 신호를 입력 받는 제 3 낸드 게이트, 및상기 제 3 낸드 게이트의 출력 신호를 입력 받는 제 3 인버터를 포함하는 것을 특징으로 한는 반도체 메모리 장치.
- 제 10 항에 있어서,상기 제 1 명령은 반도체 메모리의 뱅크가 액티브 상태일 때 로우 레벨을 유지하고 스텐바이 상태일 때 하이 레벨을 유지하는 라스아이들 신호이고,상기 제 2 명령은 로우 레벨을 유지하다가 반도체 메모리 구동시 하이로 천이 되어 그 레벨을 유지하는 파워업 신호이며,상기 제 3 명령은 페러럴 테스트 모드일 경우 로우 레벨이고 상기 페러럴 테스트 모드를 제외한 테스트 모드일 경우 하이 레벨인 신호임을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060051852A KR100795005B1 (ko) | 2006-06-09 | 2006-06-09 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060051852A KR100795005B1 (ko) | 2006-06-09 | 2006-06-09 | 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070117780A KR20070117780A (ko) | 2007-12-13 |
| KR100795005B1 true KR100795005B1 (ko) | 2008-01-16 |
Family
ID=39142827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060051852A KR100795005B1 (ko) | 2006-06-09 | 2006-06-09 | 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100795005B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10222979A (ja) | 1997-01-31 | 1998-08-21 | Mitsubishi Electric Corp | 情報処理装置 |
| KR20010064123A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 전력 소모를 감소시킨 지연고정루프 |
| KR20020091660A (ko) * | 2001-05-31 | 2002-12-06 | 삼성전자 주식회사 | 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를방지할 수 있는 반도체 메모리장치 및 방법 |
| JP2003157696A (ja) | 2001-11-22 | 2003-05-30 | Fujitsu Ltd | パリティセルアレイを有するメモリ回路 |
| WO2006008796A1 (ja) | 2004-07-16 | 2006-01-26 | Fujitsu Limited | 半導体記憶装置 |
-
2006
- 2006-06-09 KR KR1020060051852A patent/KR100795005B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10222979A (ja) | 1997-01-31 | 1998-08-21 | Mitsubishi Electric Corp | 情報処理装置 |
| KR20010064123A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 전력 소모를 감소시킨 지연고정루프 |
| KR20020091660A (ko) * | 2001-05-31 | 2002-12-06 | 삼성전자 주식회사 | 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를방지할 수 있는 반도체 메모리장치 및 방법 |
| JP2003157696A (ja) | 2001-11-22 | 2003-05-30 | Fujitsu Ltd | パリティセルアレイを有するメモリ回路 |
| WO2006008796A1 (ja) | 2004-07-16 | 2006-01-26 | Fujitsu Limited | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070117780A (ko) | 2007-12-13 |
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