JPH10222979A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 バーストアクセス動作時にリフレッシュ動作
の要求が発生すると実行速度が遅くなり、また複数のバ
ンクが同時にリフレッシュされるので消費電流の増大や
ノイズの発生を引き起こすという課題があった。 【解決手段】 ＤＲＡＭのバーストアクセス動作中にリ
フレッシュ要求信号を受信した場合、リフレッシュ要求
信号を一時的に保留し、バーストアクセス動作完了後に
保留したリフレッシュ要求信号に基づいてＤＲＡＭのリ
フレッシュ動作を実行させるアクセス制御回路を備えた
ものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミックラ
ンダムアクセスメモリのリフレッシュ動作を制御するア
クセス制御回路を備えた情報処理装置に関するものであ
る。

【０００２】

【従来の技術】図８は、ダイナミックランダムアクセス
メモリのリフレッシュ動作を制御するアクセス制御回路
としてのリフレッシュ制御回路を備えた従来の情報処理
装置を示すブロック図であり、特開平５−１０９２６９
号公報に開示されている。図において、１は全体の動作
を制御管理するマイクロプロセッサ、４１，５１はダイ
ナミックランダムアクセスメモリ（以下、ダイナミック
メモリと略称する）であり、ここでは２つのバンクから
構成されている。３１，３２はリフレッシュ動作のリク
エスト信号を生成し出力するリフレッシュタイマ、２０
１はリフレッシュ動作の競合を管理する競合制御回路、
２０２，２０３はダイナミックメモリ４１，５１に対す
るリフレッシュ動作を実行するリフレッシュ実行回路、
２０４はダイナミックメモリ４１，５１のバンクの動作
を監視するバンク監視回路である。

【０００３】次に動作について説明する。図８に示した
従来の情報処理装置におけるダイナミックメモリのリフ
レッシュ制御回路は、メモリ空間を複数個のバンクに分
割し、ここでは２つのダイナミックメモリ４１，５１に
分割してリフレッシュ動作を制御している。

【０００４】従来の情報処理装置内のリフレッシュ制御
回路では、例えば、プロセッサ１からあるダイナミック
メモリ４１に対するメモリアクセス要求があった場合、
リフレッシュ実行回路２０３が他のダイナミックメモリ
５１のリフレッシュ動作を実行させている。

【０００５】

【発明が解決しようとする課題】従来のリフレッシュ制
御回路を備えた情報処理装置は以上のように構成されて
いるので、例えば、２つのバンクで構成されたダイナミ
ックメモリを備えている場合、プロセッサ１から一方の
バンクに対してメモリアクセス要求が出力されると、リ
フレッシュ実行回路が他方のバンクに対してリフレッシ
ュ動作を実行する。

【０００６】一般に、バーストアクセスのような連続し
たアドレスでメモリをアクセスする場合、全体のアクセ
ス速度を向上させるために２つのバンクを交互にアクセ
スさせている。この場合、一方のバンクのアクセスが開
始されると他方のバンクに対するアクセスも同時に開始
される。

【０００７】しかしながら、従来のリフレッシュ制御回
路を備えた情報処理装置では、プロセッサ１が一方のバ
ンクのアクセス動作を実行している場合、リフレッシュ
実行回路が他方のバンクに対してリフレッシュ動作をさ
せるように制御しているため、上記したような一方のバ
ンクに対するアクセスを開始すると同時に、他方のバン
クのアクセスも同時に開始させて、アクセス速度を向上
させるといった効率の良い動作を実施することができ
ず、その結果、情報処理装置内のダイナミックメモリ全
体に対するアクセス速度が遅くなるという課題があっ
た。

【０００８】また、従来の情報処理装置内のリフレッシ
ュ制御回路は、複数のバンクを同時にリフレッシュする
ように制御する。このため、リフレッシュ制御回路が複
数のバンクを同時にリフレッシュさせる際に過渡的に大
電流が流れ、これがノイズを引き起こす原因となってい
た。さらに、過渡的に大電流が流れるため消費電力が増
大するといった課題もあった。

【０００９】この発明は上記のような課題を解決するた
めになされたもので、２つのバンクからなるダイナミッ
クランダムアクセスモメリに対するバーストアクセス動
作の場合においても、アクセス速度を向上させることが
可能なアクセス制御回路を備えた情報処理装置を得るこ
とを目的とする。

【００１０】また、複数のバンクから構成されるダイナ
ミックランダムアクセスモメリがアクセスされる場合に
おいても、消費電力の増大を押さえることが可能なアク
セス制御回路を備えた情報処理装置を得ることを目的と
する。

【００１１】

【課題を解決するための手段】請求項１記載の発明に係
る情報処理装置は、複数のバンクからなるＤＲＡＭに対
するリフレッシュ動作を指示するため、リフレッシュタ
イマから出力されたリフレッシュ要求信号およびプロセ
ッサから出力されたアクセス要求信号をアクセス制御回
路が入力し、このアクセス要求信号に基づいて実行され
るＤＲＡＭのバーストアクセス動作中に、アクセス制御
回路がリフレッシュ要求信号を受信した場合、アクセス
制御回路はリフレッシュ要求信号を一時的に保留し、バ
ーストアクセス動作完了後に保留したリフレッシュ要求
信号に基づいてＤＲＡＭのリフレッシュ動作を実行させ
ることで、バーストアクセス動作を中断することなく情
報処理装置の実行速度を向上するものである。

【００１２】請求項２記載の発明に係る情報処理装置
は、ＤＲＡＭが２つのバンクからなることを特徴とする
ものである。

【００１３】請求項３記載の発明に係る情報処理装置
は、アクセス制御回路が、バンクに対するバーストアク
セス動作の回数をカウントし、最後のバンクに対するバ
ーストアクセス動作中に、最後のバーストアクセス動作
の対象であるバンク以外のバンクに対してリフレッシュ
動作の開始を指示することで、バーストアクセス動作を
中断することなく、またリフレッシュ動作の実行速度を
向上するものである。

【００１４】請求項４記載の発明に係る情報処理装置
は、複数のバンクからなるＤＲＡＭは、ＤＲＡＭの実
装、非実装によりバンク数を２つまたは４つに変化でき
るものであり、バンク数が２つの場合、アクセス制御回
路は２つのバンクのリフレッシュ動作を交互に実行さ
せ、前記バンク数が４つの場合、アクセス制御回路はバ
ンクを２つのバンクグループに分割し、それぞれのバン
クグループ内からバンクを選択し選択された２つのバン
クを同時にリフレッシュさせて、リフレッシュ動作時に
消費する電流の大きさを低減するものである。

【００１５】請求項５記載の発明に係る情報処理装置
は、複数のバンクからなるＤＲＡＭは、バンクの実装、
非実装によりバンク数を２つまたは４つ以上に変化する
ことが可能であり、バンク数が２つの場合、アクセス制
御回路は２つのバンクのリフレッシュ動作を交互に実行
させ、バンク数が４つ以上の場合、アクセス制御回路
は、同時にバーストアクセス動作される２つのバンク毎
にリフレッシュ動作を実行させることでリフレッシュ動
作時に消費する電流の大きさを低減するものである。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。なお、実施の形態においてダイナミックラン
ダムアクセスメモリはダイナミックメモリと略称する。 実施の形態１．図１は、この発明の実施の形態１による
情報処理装置を示すブロック図であり、図において、１
はプロセッサ、４１，５１はダイナミックメモリであり
２つのバンクからなる。３１はダイナミックメモリ４１
のリフレッシュ動作のためのリフレッシュ要求信号７１
を生成するリフレッシュタイマ、３２はダイナミックメ
モリ５１のリフレッシュ動作のためのリフレッシュ要求
信号７２を生成するリフレッシュタイマである。２はリ
フレッシュタイマ３１，３２およびプロセッサ１のそれ
ぞれから送信されてくるリフレッシュ要求信号７１，７
２およびアクセス要求信号７０を受信し、ダイナミック
メモリ４１，５１の動作を制御するアクセス制御回路で
ある。

【００１７】６１はダイナミックメモリ４１内に格納さ
れたデータをプロセッサ１へ送信するために、一時的に
データを格納するバッファ、６２はダイナミックメモリ
５１内に格納されたデータをプロセッサ１へ送信するた
めに、一時的にデータを格納するバッファである。図１
に示す実施の形態１の情報処理装置では、ダイナミック
メモリのバンク数は２であるので、バッファ数は２個で
ある。７３，７４，７５はデータや制御信号の転送を行
うための内部バスである。

【００１８】この実施の形態１では、プロセッサ１がア
クセス要求信号７０をアクセス制御回路２へ送信し、こ
のアクセス要求信号７０がダイナミックメモリ４１，５
１に対するバーストアクセスを要求する制御信号であっ
た場合、ダイナミックメモリ４１，５１は、バーストア
クセスモードで動作させられる。そして、バーストアク
セスモード中でダイナミックメモリ４１，５１がアクセ
スさせられている間に、リフレッシュタイマ３１，３２
からリフレッシュ要求信号７１、７２がアクセス制御回
路２へ送信されてきた場合、アクセス制御回路２は、こ
のリフレッシュ要求信号７１、７２を一時的に保留させ
る。次に、アクセス制御回路２は、バーストアクセスモ
ードの完了後、リフレッシュ許可信号７８，７９をダイ
ナミックメモリ４１，５１へ送信し、ダイナミックメモ
リ４１，５１に対するリフレッシュ動作の開始を指示す
るものである。

【００１９】次に動作について説明する。プロセッサ１
からアクセス要求信号７０が送信されないで、かつダイ
ナミックメモリ４１，５１がバーストアクセス動作中で
ない場合において、リフレッシュタイマ３１，３２から
リフレッシュ要求信号７１，７２が送信されてきた場
合、アクセス制御回路２は、このリフレッシュ要求信号
７１，７２に基づいてダイナミックメモリ４１，５１に
対するリフレッシュ動作を実行する。

【００２０】図２は、この実施の形態１による情報処理
装置において、ダイナミックメモリ４１，５１に対する
バーストアクセス動作を示すタイミングチャートであ
る。

【００２１】先ず、アクセス制御回路２が、プロセッサ
１から送信されたアクセス要求信号７０を受信する。こ
のアクセス要求信号７０が、ダイナミックメモリ４１，
５１に対するバーストアクセス動作を要求する制御信号
である場合、アクセス制御回路２は、ダイナミックメモ
リ４１，５１に対してバーストアクセス動作の指示を与
える。

【００２２】ダイナミックメモリ４１，５１がバースト
アクセスされている間に、つまりバーストアクセスモー
ド中で、ダイナミックメモリ４１がバーストアクセス動
作中に（図２の１０１）、リフレッシュタイマ３２から
リフレッシュ要求信号７２が送信されてきた場合、アク
セス制御回路２は、たとえダイナミックメモリ５１がア
クセスされていない場合であってもこのリフレッシュ要
求信号７２を一時的に内部に保留し、ダイナミックメモ
リ５１に対するリフレッシュ動作の開始を、バーストア
クセス動作が終了するまで遅延させる。

【００２３】次に、バーストアクセス動作が終了した時
点でアクセス制御回路２は、リフレッシュタイマ３２か
ら送信され内部に保留していたリフレッシュ要求信号７
２に基づいてリフレッシュ許可信号７９をダイナミック
メモリ５１へ送信し、ダイナミックメモリ５１に対する
リフレッシュ動作の実行を開始する（図２の１０３）。
ダイナミックメモリ４１のリフレッシュ動作の場合も、
ダイナミックメモリ５１のリフレッシュ動作の場合と同
様である。

【００２４】以上のように、この実施の形態１によれ
ば、プロセッサ１がアクセス要求信号７０をアクセス制
御回路２へ送信し、バーストアクセスモードでダイナミ
ックメモリ４１，５１をアクセスしている間に、リフレ
ッシュタイマ３１，３２からリフレッシュ要求信号７
１、７２が送信されてきた場合、アクセス制御回路２
は、このリフレッシュ要求信号７１、７２を一時的に保
留させる。バーストアクセスモードが終了した後、アク
セス制御回路２は、ダイナミックメモリ４１，５１に対
してリフレッシュ動作の開始を指示する。これにより、
バーストアクセス動作はリフレッシュ動作により中断さ
れることはなくなり、ダイナミックメモリ４１，５１に
対するバーストアクセス動作の実行速度を向上できる。

【００２５】実施の形態２．実施の形態２によるアクセ
ス制御回路を備えた情報処理装置の構成は、実施の形態
１のものと同じなので、同一符号を用いて重複説明を省
略する。

【００２６】一般に、バーストアクセス動作中のダイナ
ミックメモリ４１，５１は、交互にアクセスされる。こ
のため、あるバンクのダイナミックメモリが最後のバー
ストアクセス動作中である場合、他方のバンクであるダ
イナミックメモリは非アクセスモード下にある。

【００２７】実施の形態２では、アクセス制御回路２が
バーストアクセスの回数を計数し、このアクセス制御回
路２が、バーストアクセス動作中にリフレッシュ要求信
号を受信し、当該リフレッシュ要求信号が、バーストア
クセスの最後の動作を行うバンク（以下において、最後
のバーストアクセス動作対象のバンクという）以外のバ
ンクである場合、アクセス制御回路２は、バーストアク
セス動作の完了を待たずに、この最後のバーストアクセ
ス動作対象のバンク以外のバンクに対しリフレッシュ動
作の開始を指示するものである。

【００２８】次に動作について説明する。図３は、実施
の形態２によるアクセス制御回路を備えた情報処理装置
の動作を示すタイミングチャートである。

【００２９】アクセス制御回路２が、プロセッサ１から
送信されたアクセス要求信号７０を受信し、このアクセ
ス要求信号７０がダイナミックメモリ４１，５１に対す
るバーストアクセス動作を要求する制御信号である場
合、アクセス制御回路２はダイナミックメモリ４１，５
１に対してバーストアクセス動作の指示を与える。

【００３０】次に、バーストアクセス動作が開始される
と、アクセス制御回路２は、ダイナミックメモリ４１，
５１に対するバーストアクセス動作の実施回数をカウン
トする。そして、例えば、バーストアクセス動作中に、
リフレッシュタイマ３１からリフレッシュ要求信号７１
が送信されてきた場合、アクセス制御回路２は、このリ
フレッシュ要求信号７１を受信し、受信されたリフレッ
シュ要求信号７１を内部に一時的に保留させる。

【００３１】アクセス制御回路２は、保留しているリフ
レッシュ要求信号７１をチェックする。このリフレッシ
ュ要求信号７１が、最後のバーストアクセス動作の対象
のバンク５１以外のバンク４１に対するものである場
合、アクセス制御回路２は、バーストアクセス動作の最
後のバーストアクセスである時に（図３の１１４）、最
後のバーストアクセス動作の対象となるバンク５１以外
のバンク４１に対して、バーストアクセス動作の完了を
待たずにリフレッシュ動作の開始を指示する（図３の１
１３）。

【００３２】これにより、ダイナミックメモリ４１，５
１に対するバーストアクセス動作の実行速度を向上でき
る。

【００３３】以上のように、この実施の形態２によれ
ば、アクセス制御回路２が、最後のバーストアクセス動
作の対象となるバンク以外のバンクに対して、最後のバ
ーストアクセス動作時にリフレッシュ動作の開始を指示
するので、バーストアクセス動作が完了した後に、再度
プロセッサ１からバーストアクセス動作のアクセス要求
信号７０が出力された場合、ダイナミックメモリは直ち
にバーストアクセス動作を開始できるので、アクセス速
度を向上させることができる。

【００３４】実施の形態３．図４は、この発明の実施の
形態４によるアクセス制御回路を備えた情報処理装置を
示すブロック図であり、図において、１はプロセッサ、
４１，４２，５１，５２はダイナミックメモリであり４
つのバンクからなる。この４つのバンクは、ダイナミッ
クメモリ４１および４２からなるバンクグループとダイ
ナミックメモリ５１および５２からなるバンクグループ
に分けられ、各バンクグループを構成する２つのダイナ
ミックメモリから選択された２つのダイナミックメモリ
は、後述するアクセス制御回路２０の制御のもとで同時
にリフレッシュされる。

【００３５】３１はダイナミックメモリ４１，４２のリ
フレッシュ動作のためのリフレッシュ要求信号７１を生
成するリフレッシュタイマ、３２はダイナミックメモリ
５１，５２のリフレッシュ動作のためのリフレッシュ要
求信号７２を生成するリフレッシュタイマである。２０
はリフレッシュタイマ３１，３２およびプロセッサ１の
それぞれから出力され送信されてくるリフレッシュ要求
信号７１，７２およびアクセス要求信号７０を入力し、
ダイナミックメモリ４１，４２，５１，５２の動作を制
御するアクセス制御回路である。

【００３６】６１はダイナミックメモリ４１，４２内に
格納されたデータをプロセッサ１へ出力するために、一
時的にデータを格納するバッファ、６２はダイナミック
メモリ５１，５２内に格納されたデータをプロセッサ１
へ出力するために一時的にデータを格納するバッファで
ある。図４に示す実施の形態３の情報処理装置では、ダ
イナミックメモリのバンク数は４であり、バッファ数は
２個である。しかしながら、例えば、ダイナミックメモ
リ４２，５２を実装しない場合は、実施の形態１の情報
処理装置と同じ動作を行う。つまり、この実施の形態３
の情報処理装置では、ダイナミックメモリの実装数を増
減させてメモリ容量を変化できる構成となっている。７
３，７４，７５はデータや制御信号の転送を行うための
内部バスである。

【００３７】この実施の形態３では、プロセッサ１がア
クセス要求信号７０をアクセス制御回路２０へ出力し、
このアクセス要求信号７０がダイナミックメモリ４１，
４２，５１，５２に対するバーストアクセスを要求する
制御信号であった場合、ダイナミックメモリ４１，４
２，５１，５２はバーストアクセスモードで動作させら
れる。そして、ダイナミックメモリ４１および５１とダ
イナミックメモリ４２および５２とがバーストアクセス
動作中に、リフレッシュタイマ３１，３２からリフレッ
シュ要求信号がアクセス制御回路２０へ送信されてきた
場合、アクセス制御回路２０は、このリフレッシュ要求
信号７１，７２を一時的に内部に保留する。次に、バー
ストアクセスモードの完了後、アクセス制御回路２０
は、リフレッシュ許可信号７８，７９をダイナミックメ
モリ４１，４２，５１，５２へ送信し、ダイナミックメ
モリ４１，４２，５１，５２に対するリフレッシュ動作
の開始を指示する。この場合、アクセス制御回路２０
は、各バンクグループからダイナミックメモリを合わせ
て２つ選択し、選択された２つのダイナミックメモリ毎
にリフレッシュ動作を実行させ、同時にリフレッシュ動
作させる最大のバンク数を２つとなるように制御するも
のである。

【００３８】次に動作について説明する。図５は、この
実施の形態３による情報処理装置における、ダイナミッ
クメモリ４１，４２，５１，５２に対するバーストアク
セス動作を示すタイミングチャートである。

【００３９】例えば、プロセッサ１からアクセス要求信
号７０が送信されないで、かつダイナミックメモリがバ
ーストアクセス動作中でない場合において、リフレッシ
ュタイマ３２からダイナミックメモリ５１、５２のリフ
レッシュ動作を指示するリフレッシュ要求信号７２が送
信されてきた場合、アクセス制御回路２０は、このリフ
レッシュ要求信号７２を入力し、リフレッシュ許可信号
７９をダイナミックメモリ５１，５２へ送信し、ダイナ
ミックメモリ５１，５２に対するリフレッシュ動作を実
行する（図５の１２５）。

【００４０】またアクセス制御回路２０が、プロセッサ
１から出力されたアクセス要求信号７０を入力する。こ
のアクセス要求信号７０が、ダイナミックメモリ４１，
４２，５１，５２に対するバーストアクセス動作を要求
する制御信号である場合、アクセス制御回路２０は、ダ
イナミックメモリ４１，４２，５１，５２に対してバー
ストアクセス動作の指示を与える。

【００４１】例えば、バーストアクセスモード内で、あ
るバンクグループ内のダイナミックメモリ４１および５
１がバーストアクセス動作中に（図５の１２１）、リフ
レッシュタイマ３１からダイナミックメモリ４１，４２
に対するリフレッシュ動作の指示を行うリフレッシュ要
求信号７１を送信してきた場合、アクセス制御回路２０
は、このリフレッシュ要求信号７１を一時的に保留し、
ダイナミックメモリ４１，４２に対するリフレッシュ動
作の開始を、バーストアクセス動作が終了するまで遅延
させる。

【００４２】次に、バーストアクセス動作が終了した場
合、アクセス制御回路２０は、リフレッシュタイマ３１
から送信され内部に保留していたリフレッシュ要求信号
７１に基づいて、リフレッシュ許可信号７８をダイナミ
ックメモリ４１，４２へ送信し、ダイナミックメモリ４
１，４２に対するリフレッシュ動作の実行を開始する
（図５の１２３）。

【００４３】以上のように、この実施の形態３によれ
ば、プロセッサ１がアクセス要求信号７０をアクセス制
御回路２０へ送信し、バーストアクセスモードでダイナ
ミックメモリ４１，４２，５１，５２をアクセスしてい
る間に、リフレッシュタイマ３１，３２からリフレッシ
ュ要求信号が送信されてきた場合、アクセス制御回路２
０は、このリフレッシュ要求信号を一時的に内部に保留
させる。バーストアクセスモードが終了した後、アクセ
ス制御回路２０は、ダイナミックメモリ４１，４２，５
１，５２に対してリフレッシュ動作の開始を指示する。
これにより、バーストアクセス動作はリフレッシュ動作
により中断されることはなくなり、ダイナミックメモリ
４１，４２，５２，５２に対するバーストアクセス動作
の実行速度を向上できる。また、ダイナミックメモリの
バンク数を２つにした場合、アクセス制御回路２０はリ
フレッシュ動作を各バンク毎に実行させる。さらに、バ
ンク数が４つの場合、アクセス制御回路２０は、同時に
リフレッシュ動作させるバンク数を最大２つのバンクと
なるように制御する。よって、アクセス制御回路２０が
同時にリフレッシュ動作させるバンク数は最大２つのバ
ンクとなり、これにより最大消費電流の増加を押さえる
ことができ、結果としてノイズの発生を低減させること
ができる。

【００４４】実施の形態４．図６は、この発明の実施の
形態４による情報処理装置を示すブロック図であり、図
において、１はプロセッサ、４１，４２，４３，５１，
５２，５３はダイナミックメモリであり６つのバンクか
らなる。この６つのバンクとしてのダイナミックメモリ
４１，４２，４３，５１，５２，５３は、ダイナミック
メモリ４１および５１のグループ、ダイナミックメモリ
４２および５２のグループ、ダイナミックメモリ４３お
よび５３の３つのバンクグループに分けられ、各バンク
グループ内の２つのダイナミックメモリは、同時にリフ
レッシュされるものとする。

【００４５】３１，３２，３３は、３つのバンクグルー
プ、即ちダイナミックメモリ４１および５１、ダイナミ
ックメモリ４２および５２、ダイナミックメモリ４３，
５３のバンクグループのリフレッシュ動作のためのリフ
レッシュ要求信号７１，７２，７７を生成するリフレッ
シュタイマである。２００はリフレッシュタイマ３１，
３２，３３およびプロセッサ１のそれぞれから送信され
てくるダイナミックメモリの各バンクグループに対する
リフレッシュ要求信号７１，７２，７７およびバンクグ
ループに対するアクセス要求信号７０を入力し、ダイナ
ミックメモリ４１，４２，４３，５１，５２，５３の動
作を制御するアクセス制御回路である。

【００４６】６１はダイナミックメモリ４１，４２，４
３内に格納されたデータをプロセッサ１へ送信するため
に一時的にデータを格納するバッファ、６２はダイナミ
ックメモリ５１，５２，５３内に格納されたデータをプ
ロセッサ１へ出力するために一時的にデータを格納する
バッファである。図６に示す実施の形態４の情報処理装
置では、ダイナミックメモリのバンク数は６であり、バ
ッファ数は２個である。しかしながら、例えば、ダイナ
ミックメモリの実装、未実装により、全体のダイナミッ
クメモリの実装数を増減させて全体のメモリ容量を変化
可能な構成となっている。７３，７４，７５はデータや
制御信号の転送を行うための内部バスである。

【００４７】この実施の形態４では、プロセッサ１がア
クセス要求信号７０をアクセス制御回路２００へ送信
し、このアクセス要求信号７０がバンクグループに対し
バーストアクセスを要求する制御信号であった場合、各
バンクグループ内のダイナミックメモリ４１，４２，４
３，５１，５２，５３は、バーストアクセスモードで動
作させられる。そして、バーストアクセスモード中でダ
イナミックメモリ４１，４２，４３，５１，５２，５３
がアクセスさせられている間に、リフレッシュタイマ３
１，３２，３３からリフレッシュ要求信号がアクセス制
御回路２００へ送信されてきた場合、アクセス制御回路
２００は、このリフレッシュ要求信号を一時的に保留さ
せる。バーストアクセスモードの完了後、アクセス制御
回路２００は、リフレッシュ許可信号７８，７９，８０
を各ダイナミックメモリへ送信し、ダイナミックメモリ
に対するリフレッシュ動作の開始を指示するものであ
る。この場合、アクセス制御回路２００は、バーストア
クセス時にアクセスするバンク、即ちダイナミックメモ
リを同時にリフレッシュさせ、また同時にリフレッシュ
動作させる最大のバンク数を２つとなるように制御する
ものである。

【００４８】次に動作について説明する。図７は、この
実施の形態４によるアクセス制御回路２００を備えた情
報処理装置における、ダイナミックメモリ４１，４２，
４３，５１，５２，５３に対するバーストアクセス動作
を示すタイミングチャートである。

【００４９】例えば、プロセッサ１からアクセス要求信
号７０が送信されない場合で、かつダイナミックメモリ
４１，４２，４３，５１，５２，５３がバーストアクセ
ス動作中でない場合において、リフレッシュタイマ３２
からリフレッシュ要求信号７２が送信されてきた場合、
アクセス制御回路２００は、このリフレッシュ要求信号
７２に基づいて、リフレッシュ許可信号７９をダイナミ
ックメモリ４２，５２へそれぞれ送信し、バンクグルー
プ内のダイナミックメモリ４２および５２に対するリフ
レッシュ動作を実行する（図７の１３５）。また同様
に、リフレッシュタイマ３３からリフレッシュ要求信号
７７が送信されてきた場合、アクセス制御回路２００
は、このリフレッシュ要求信号７７に基づいてリフレッ
シュ許可信号８０をダイナミックメモリ４３，５３へそ
れぞれ送信し、バンクフループ内のダイナミックメモリ
４３および５３に対するリフレッシュ動作を実行する
（図７の１３６）。

【００５０】また、アクセス制御回路２００が、プロセ
ッサ１から送信されたアクセス要求信号７０を受信し、
このアクセス要求信号７０が、ダイナミックメモリ４
１，５１に対するバーストアクセス動作を要求する制御
信号である場合、アクセス制御回路２００は、ダイナミ
ックメモリ４１，５１に対してバーストアクセス動作の
指示を与える。

【００５１】また、例えば、あるバンクグループ内のダ
イナミックメモリ４１および５１がバーストアクセスさ
れている間（図７の１３１）、つまりバーストアクセス
モード中において、リフレッシュタイマ３１からリフレ
ッシュ要求信号７１がアクセス制御回路２００へ送信さ
れてきた場合、アクセス制御回路２００は、このリフレ
ッシュ要求信号７１を一時的に内部に保留し、ダイナミ
ックメモリ４１，５１に対するリフレッシュ動作の開始
を、バーストアクセス動作が終了する時点（図７の１３
３）まで遅延させる。

【００５２】次に、バーストアクセス動作が終了した場
合（図７の１３３）、アクセス制御回路２００は、リフ
レッシュタイマ３１から送信され内部に保留していたリ
フレッシュ要求信号７１に基づいてリフレッシュ許可信
号７８を生成し、次にリフレッシュ許可信号７８をバン
クグループ内のダイナミックメモリ４１および５１へ送
信し、これらの２つのダイナミックメモリ４１および５
１に対するリフレッシュ動作を同時に実行させる（図７
の１３３）。

【００５３】以上のように、この実施の形態４によれ
ば、プロセッサ１がアクセス要求信号７０をアクセス制
御回路２００へ送信し、バーストアクセスモードでダイ
ナミックメモリ４１および５１をアクセスしている間
に、リフレッシュタイマ３１からリフレッシュ要求信号
７１が送信されてきた場合、アクセス制御回路２００
は、このリフレッシュ要求信号７１を一時的に内部に保
留させる。バーストアクセスモードが終了した後、アク
セス制御回路２００は、ダイナミックメモリ４１および
５１に対してリフレッシュ動作の開始を指示する（図７
の１３３）。これにより、バーストアクセス動作は、リ
フレッシュ要求信号により中断されることはなくなり、
ダイナミックメモリに対するバーストアクセス動作の実
行速度を向上できる。また、バンク数が６つまたはそれ
以上の場合においても、アクセス制御回路２００は、同
時にリフレッシュ動作される最大のバンク数が２個とな
るように制御するので、消費電流の増加を抑制でき、結
果としてノイズの発生を低減させることができる。

【００５４】

【発明の効果】以上のように、請求項１記載の発明によ
れば、複数のバンクからなるＤＲＡＭに対するリフレッ
シュ動作を指示するため、リフレッシュタイマから出力
されたリフレッシュ要求信号およびプロセッサから出力
されたアクセス要求信号をアクセス制御回路が入力し、
このアクセス要求信号に基づいて実行されるＤＲＡＭの
バーストアクセス動作中に、アクセス制御回路がリフレ
ッシュ要求信号を受信した場合、アクセス制御回路はリ
フレッシュ要求信号を一時的に保留し、バーストアクセ
ス動作完了後に保留したリフレッシュ要求信号に基づい
てＤＲＡＭのリフレッシュ動作を実行させるように構成
したので、バーストアクセス動作を中断することなく情
報処理装置の実行速度を向上できる効果がある。

【００５５】請求項２記載の発明によれば、ＤＲＡＭが
２つのバンクからなるように構成したので、ＤＲＡＭが
２つのバンクの場合においても請求項１記載の発明と同
じ効果を得ることができる効果がある。

【００５６】請求項３記載の発明によれば、アクセス制
御回路が、バンクに対するバーストアクセス動作の回数
をカウントし、最後のバンクに対するバーストアクセス
動作中に、最後のバーストアクセス動作の対象であるバ
ンク以外のバンクに対してリフレッシュ動作の開始を指
示するように構成したので、バーストアクセス動作を中
断することなく、またリフレッシュ動作の実行速度を向
上できる効果がある。

【００５７】請求項４記載の発明によれば、複数のバン
クからなるＤＲＡＭは、ＤＲＡＭの実装、非実装により
バンク数を２つまたは４つに変化できるものであり、バ
ンク数が２つの場合、アクセス制御回路は２つのバンク
のリフレッシュ動作を交互に実行させ、バンク数が４つ
の場合、アクセス制御回路がバンクを２つのグループに
分割し、それぞれのバンクのグループ内からバンクを選
択し選択された２つのバンク毎にリフレッシュ動作を同
時に実行させ、アクセス制御回路が同時にリフレッシュ
動作させる最大のバンク数を２個となるように構成した
ので、請求項１記載の発明の効果に加え、リフレッシュ
動作時に消費する電流の大きさを低減できる効果があ
る。

【００５８】請求項５記載の発明によれば、複数のバン
クからなるＤＲＡＭは、バンクの実装、非実装によりバ
ンク数を２つまたは４つ以上に変化することが可能であ
り、バンク数が２つの場合、アクセス制御回路は２つの
バンクのリフレッシュ動作を交互に実行させ、バンク数
が４つ以上の場合においても、アクセス制御回路の制御
のもとで、同時にリフレッシュ動作させる最大のバンク
数が２個となるように構成したので、請求項１記載の発
明の効果に加え、リフレッシュ動作時に消費する電流の
大きさを低減できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による情報処理装置
を示すブロック図である。

【図２】 図１の情報処理装置の動作を示すタイミング
チャートである。

【図３】 この発明の実施の形態２による情報処理装置
の動作を示すタイミングチャートである。

【図４】 この発明の実施の形態３による情報処理装置
を示すブロック図である。

【図５】 図４の情報処理装置の動作を示すタイミング
チャートである。

【図６】 この発明の実施の形態４による情報処理装置
を示すブロック図である。

【図７】 図６の情報処理装置の動作を示すタイミング
チャートである。

【図８】 従来のリフレッシュ制御回路を備えた情報処
理装置を示すブロック図である。

【符号の説明】

１ プロセッサ、２，２０，２００ アクセス制御回
路、３１，３２，３３リフレッシュタイマ、４１，４
２，４３，５１，５２，５３ ダイナミックランダムア
クセスメモリ（バンク）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のバンクからなるダイナミックラン
   ダムアクセスメモリ（以下、ＤＲＡＭと略称する）と、
   前記ＤＲＡＭのリフレッシュ動作を指示するリフレッシ
   ュ要求信号を生成するリフレッシュタイマと、バースト
   アクセス等の連続したアドレスを用いた前記ＤＲＡＭへ
   のアクセス動作を指示するアクセス要求信号を生成する
   プロセッサと、前記ＤＲＡＭに対する前記リフレッシュ
   要求信号および前記アクセス要求信号を入力し、前記ア
   クセス要求信号に基づいて実行される前記ＤＲＡＭのバ
   ーストアクセス動作中に前記リフレッシュ要求信号を受
   信した場合、前記リフレッシュ要求信号を一時的に保留
   し、前記バーストアクセス動作完了後に、保留した前記
   リフレッシュ要求信号に基づいて前記ＤＲＡＭのリフレ
   ッシュ動作を実行させるアクセス制御回路とを備えた情
   報処理装置。
2. 【請求項２】 ＤＲＡＭは、２つのバンクからなること
   を特徴とする請求項１記載の情報処理装置。
3. 【請求項３】 アクセス制御回路は、バンクに対するバ
   ーストアクセス動作の回数をカウントし、最後のバンク
   に対するバーストアクセス動作中に、最後のバーストア
   クセス動作の対象である前記バンク以外のバンクに対し
   てリフレッシュ動作の開始を指示することを特徴とする
   請求項１または請求項２記載の情報処理装置。
4. 【請求項４】 複数のバンクからなるＤＲＡＭは、前記
   ＤＲＡＭの実装、非実装により前記バンク数を２つまた
   は４つに変化させることが可能であり、前記複数のバン
   ク数が２つの場合、アクセス制御回路は２つの前記バン
   クのリフレッシュ動作を交互に実行させ、前記バンク数
   が４つの場合、前記アクセス制御回路は、前記バンクを
   ２つのバンクグループに分割し、それぞれの前記バンク
   グループ内から前記バンクを選択し、前記選択された２
   つのバンクのリフレッシュ動作を同時に実行させリフレ
   ッシュ動作時に消費する電流の大きさを低減することを
   特徴とする請求項１記載の情報処理装置。
5. 【請求項５】 複数のバンクからなるＤＲＡＭは、前記
   バンクの実装、非実装により、前記バンク数を２つまた
   は４つ以上に変化することが可能であり、前記複数のバ
   ンク数が２つの場合、アクセス制御回路は２つの前記バ
   ンクのリフレッシュ動作を交互に実行させ、前記バンク
   数が４つ以上の場合、前記アクセス制御回路は、バース
   トアクセス動作される２つの前記バンクのリフレッシュ
   動作を同時に実行させリフレッシュ動作時に消費する電
   流の大きさを低減することを特徴とする請求項１記載の
   情報処理装置。