JPH1083344A

JPH1083344A - 情報処理装置

Info

Publication number: JPH1083344A
Application number: JP9103306A
Authority: JP
Inventors: Satoru Sonobe; 悟園部
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-04-21
Filing date: 1997-04-21
Publication date: 1998-03-31
Also published as: KR19980081585A

Abstract

(57)【要約】【課題】バーストアクセス用の制御とデータ処理装置と
メモリ間とのハンドシェイクを簡易・高速化した情報処
理装置を提供することにある。【解決手段】記憶装置とデータ処理装置とを含む情報処
理装置において、バーストアクセス機能を含む記憶装置
に対して、シングルアクセスモードとバーストモードと
を含むデータ処理装置は、前記バーストモード時に、前
記記憶装置にバーストアクセスを要求する信号を出力
し、前記記憶装置からの前記バーストアクセス要求を肯
定する信号を受け取ることなく、バーストアクセスを行
う。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は情報処理装置に関
し、記憶装置とデータ処理装置との間で複数のデータ転
送モードを有する情報処理装置に関する。

【０００１】

【従来の技術】一般に、メモリアクセスにおいて、最初
のアドレスのみを出力し、複数の連続したデータのアク
セスを行うものをバーストアクセスという。バーストア
クセス方式では、一般にアドレスのインクリメントはメ
モリ側の機能とされ、複数のデータ転送に対して最初の
アドレスを一回転送するだけで済むため、プロセッサか
らアドレスを出力するための遅延時間が少なくなり、高
速アクセスが可能とされる。

【０００２】バーストアクセス方式の従来例として、図
６に、アドバンスト・マイクロデバイス（Ａｄｖａｎｃ
ｅｄＭｉｃｒｏＤｅｖｉｃｅｓ，Ｉｎｃ．）社製の
３２ビットＲＩＳＣコンピュータＡｍ２９０００を使用
したシステム構成例を示す（詳細は、例えば「Ａｍ２９
０００ファミリデータブック（２９ＫＦａｍｉｌｙ
ＤａｔａＢｏｏｋ）」、ＡｄｖａｎｃｅｄＭｉｃ
ｒｏＤｅｖｉｃｅｓ社、１９９０年刊、等が参照でき
る）。

【０００３】図６を参照して、このシステム構成におい
て、マイクロコンピュータ１２、インストラクションメ
モリ２２、データメモリ３０が、３２ビット幅のアドレ
スバス４２、データバス５２で接続され、マイクロコン
ピータ１２とインストラクションメモリ２２は３２ビッ
ト幅のインストラクションバス５１で接続されている。
インストラクションメモリ２２には、マイクロコンピュ
ータ１２により実行される命令（インストラクション）
が格納される。

【０００４】Ａｍ２９０００では、データバス５２とイ
ンストラクションバス５１のそれぞれに対して、バース
トアクセスが可能であるが、図６には、インストラクシ
ョンバス５１のバーストアクセスに必要な信号のみを示
す。

【０００５】マイクロコンピュータ１２は、インストラ
クションメモリ２２に対して、システムクロック（ＳＹ
ＳＣＬＫ）９０、アクティブの時にアドレスバスに有効
なアドレスが出力されるインストラクション・アクセス
要求信号（ＩＲＥＱ￣）９１、及び、命令のバーストア
クセスを確立するための信号でありアクティブの間命令
が順次メモリから出力されるバーストアクセス要求信号
（ＩＢＲＥＱ￣）９２を出力し、インストラクションメ
モリ２２から、バーストモードによるインストラクショ
ンのアクセスが可能の時にアクティブとされるバースト
アクセスアクノリッジ信号（ＩＢＡＣＫ￣）９３、命令
バス５１に有効な命令が存在することを示すレディ信号
（ＩＲＤＹ￣）９４を入力している。なお、信号名に後
続する信号￣は、ローレベルの時アクティブ（ローアク
ティブ）であることを示す。

【０００６】アドレスバス４２は、データ用とインスト
ラクション用のアドレスを共有している。以下に、バー
ストアクセスの動作について、図７を参照して説明す
る。

【０００７】図７は、従来例のバーストアクセスモード
のタイミングチャートを示している。まず、信号名の説
明を行う。

【０００８】ＳＹＳＣＬＫはシステムクロック９０、Ａ
３１−０はアドレスバス４２、Ｉ３１−０はインストラ
クションバス５１、ＩＲＥＱ￣はアクティブ時にアドレ
スバスに有効なアドレスが出力されることを示すインス
トラクション・アクセス要求信号９１、ＩＢＲＥＱ￣は
インストラクションバス（Ｉ３１−０）５１のバースト
アクセス要求信号９２、ＩＢＡＣＫ￣はバーストモード
によるインストラクションのアクセスが可能であること
を示すバーストアクセスアクノリッジ信号９３で、ＩＢ
ＲＥＱ￣９２に対するアクノリッジ信号、ＩＲＤＹ￣は
インストラクションバス（Ｉ３１−０）５２に有効なイ
ンストラクション・データが存在することを示すレディ
信号９４である。

【０００９】図７の各信号名の後の括弧で囲んだ「ｉ
ｎ」、「ｏｕｔ」は、マイクロコンピュータ１２から見
た信号の入出力の方向をそれぞれ示しており、「ｉｎ」
はマイクロコンピュータ１２への入力、「ｏｕｔ」はマ
イクロコンピュータからの出力を意味している。

【００１０】図７を参照して、ステート１では、インス
トラクション・アクセス要求信号（ＩＲＥＱ￣）９１が
アクティブとなり、アドレスＮがアドレスバス（Ａ３１
−０）４２に出力される。

【００１１】また、バーストアクセス要求信号（ＩＢＲ
ＥＱ￣）９２がアクティブとなり、インストラクション
メモリ２２に対してバーストアクセスの要求を行う。

【００１２】マイクロコンピュータ１２は、内部のプリ
フェッチバッファ（不図示）に空きが生じた場合に、バ
ーストアクセス要求信号（ＩＢＲＥＱ￣）９２をアクテ
ィブとして、バーストアクセスを試みようとする。

【００１３】インストラクションメモリ２２が、アドレ
スの自動インクリメント機能等のバーストアクセスをサ
ポートしている場合、バーストアクセスに応対する準備
ができた時点（図７では、ステート２）で、バーストア
クセスアクノリッジ信号（ＩＢＡＣＫ￣）９３がアクテ
ィブになる。

【００１４】これを受けて、マイクロコンピュータ１２
は、ステート３において、インストラクション・アクセ
ス要求信号（ＩＲＥＱ￣）９１をインアクティブにし
て、アドレスＮの出力を終了する。

【００１５】この後、インストラクションメモリ２２か
らのインストラクションの連続アクセスが開始される。

【００１６】インストラクションバス（Ｉ３１−０）５
１上に最初のインストラクションｎが確定するステート
４では、レディ信号（ＩＲＤＹ￣）９４がアクティブと
なり、最初のインストラクションｎが転送される。

【００１７】なお、インストラクションメモリ２２がバ
ーストアクセスをサポートしていなければ、バーストア
クセスアクノリッジ信号（ＩＢＡＣＫ￣）９３はインア
クティブのままであり、インストラクションｎが確定す
る時点で、レディ信号（ＩＲＤＹ￣）９４がアクティブ
となったときに、転送を終了させる。これがシングルア
クセスであり、マイクロコンピュータ１２はインストラ
クションのアクセス毎にアドレスを出力する。

【００１８】ステート５では、バーストアクセスにより
連続して次のインストラクションデータｎ＋１が転送さ
れると同時に、マイクロコンピュータ１２でバーストア
クセスを中断する要因が生じたために、バーストアクセ
ス要求信号（ＩＢＲＥＱ￣）９２をインアクティブにし
てインストラクションメモリ２２にバーストアクセスの
中断を要求している。

【００１９】インストラクションメモリ２２はこれを受
け、ステート６ではレディ信号（ＩＲＤＹ￣）９４をイ
ンアクティブにしてインストラクションの転送を中断す
る。

【００２０】マイクロコンピュータ１２がバーストアク
セス要求信号（ＩＢＲＥＱ￣）９２を再びアクティブに
してバーストアクセスが再開されたステート７では、レ
ディ信号（ＩＲＤＹ￣）９４がアクティブとされインス
トラクションｎ＋２の転送を行っている。

【００２１】ステート８では、マイクロコンピュータ１
２でバーストアクセスを終了する要因が生じたために、
バーストアクセス要求信号（ＩＢＲＥＱ￣）９２はイン
アクティブとされ、バーストアクセスを終了している。

【００２２】そして、ステート８において、アドレスＭ
をアドレスバス（Ａ３１−０）４２に出力し、インスト
ラクション・アクセス要求信号（ＩＲＥＱ￣）９１をア
クティブにし、さらにバーストアクセス要求信号（ＩＢ
ＲＥＱ￣）９２をアクティブにして、次のバーストアク
セスを開始している。

【００２３】このように、マイクロコンピュータ１２は
可能な限り、インストラクションのバーストアクセス要
求信号（ＩＢＲＥＱ￣）９２をアクティブにして、バー
ストアクセスを試み、バーストアクセスアクノリッジ信
号（ＩＢＡＣＫ￣）９３がアクティブになるのを受け
て、バーストアクセスモードに入る。

【００２４】ただし、インストラクションメモリ２２が
バーストアクセスに対応できない状態である場合や元々
バーストアクセスをサポートしていない場合には、バー
ストアクセスアクノリッジ信号（ＩＢＡＣＫ￣）９３が
インアクティブのままであるためにシングルアクセスと
なる。

【００２５】図７に示すように、バーストアクセスモー
ドの場合、最初のアドレスＮが処理された後においては
１サイクル（１ステート）に１アクセスの速度でインス
トラクションをアクセスすることができる。

【００２６】そして、バーストアクセスモードでは、マ
イクロコンピュータ１２の内部のブリフェッチバッファ
の空きがなくなった場合等によりバーストアクセスを中
断する要因が生じた場合、あるいは、分岐命令の実行等
によりバーストアクセスを終了する要因が生じた場合に
は、マイクロコンピュータ１２は、バーストアクセス要
求信号（ＩＢＲＥＱ￣）９２をインアクティブにしてバ
ーストアクセスの終了をインストラクションメモリ２２
に伝える。

【００２７】逆に、インストラクションメモリ２２でＤ
ＲＡＭを用いた場合において、外部からのリフレッシュ
動作等によりバーストアクセスを終了する要因が生じた
場合には、バーストアクセスアクノリッジ信号（ＩＢＡ
ＣＫ￣）９３がインアクティブとなり、マイクロコンピ
ュータ１２はバーストアクセスを終了する。

【００２８】一方、インストラクションメモリ２２側に
おいてデータの供給ができずに中断する（ウェイトをか
ける）場合には、レディ信号（ＩＲＤＹ￣）９４がイン
アクティブとなり、データのアクセスサイクルにウェイ
トを挿入される。そして、レディ信号（ＩＲＤＹ￣）９
４がアクティブとなった時点で、マイクロコンピュータ
１２は、インストラクションを取り込む。

【００２９】すなわち、バーストアクセスモードでは、
マイクロコンピュータ１２かインストラクションメモリ
２２のいずれかがインストラクション（データ）のアク
セスを中断又は終結するまで順次的（シーケンシャル）
にインストラクション（データ）が転送されることにな
る。

【００３０】また、シングルアクセスの場合には、レデ
ィ信号（ＩＲＤＹ￣）９４がアクティブとなった時点で
アクセスが終了する。

【００３１】以上のように、マイクロコンピュータ１２
とインストラクションメモリ２２は、バーストアクセス
要求信号（ＩＢＲＥＱ￣）９２、バーストアクセスアク
ノリッジ信号（ＩＢＡＣＫ￣）９３、レディ信号（ＩＲ
ＤＹ￣）９４の３つの信号によりバーストアクセスの同
期をとっている。

【００３２】

【発明が解決しようとする課題】前記従来のバーストア
クセス方式によるデータ処理装置では、マイクロコンピ
ュータ１２からのバーストアクセス要求信号（ＩＢＲＥ
Ｑ￣）９２に対し、インストラクションメモリ２２では
バーストアクセスアクノリッジ信号（ＩＢＡＣＫ￣）９
３とレディ信号（ＩＲＤＹ￣）９４の２端子を用いて応
答している。

【００３３】マイクロコンピュータ１２は、可能な限り
バーストアクセスを試みようとし、バーストアクセス要
求信号（ＩＢＲＥＱ￣）９２をアクティブとする。この
場合、インストラクションメモリ２２が、バーストアク
セスをサポートしていれば、バーストアクセスアクノリ
ッジ信号（ＩＢＡＣＫ￣）９３がアクティブとされてバ
ーストアクセスが開始され、一方、インストラクション
メモリ２２がバーストアクセスをサポートしていなけれ
ば、バーストアクセスアクノリッジ信号（ＩＢＡＣＫ
￣）９３はインアクティブのままとされ、シングルアク
セスが行われる。

【００３４】レディ信号（ＩＲＤＹ￣）９４は、インス
トラクションメモリ２２側からインストラクションの確
定をマイクロコンピュータ１２に知らせるための信号で
ある。

【００３５】一般に、メモリシステムを設計する場合、
ＤＲＡＭやＳＲＡＭ、ＲＯＭ、Ｉ／Ｏデバイス等が混在
して構成させる場合が多い。

【００３６】そして、上述のバーストアクセス方式は、
ページアクセスモードを備えたＤＲＡＭやシンクロナス
ＤＲＡＭをメモリに使用する場合に、最も効果的かつ容
易に適用できる。

【００３７】しかしながら、ＳＲＡＭ、ＲＯＭ等は、ア
ドレスカウンタ等で構成される複雑なインターフェイス
回路が必要とされるため、バーストアクセス方式が適さ
ない場合がある。

【００３８】従って、このような各種メモリをシステム
に混在させる場合、どのアドレス空間にバーストアクセ
スが可能なメモリが配置されているのかをマイクロコン
ピュータに知らせる手段が必要とされる。

【００３９】前記従来例では、アクセスのたびにインス
トラクションメモリ２２がバーストアクセスアクノリッ
ジ信号（ＩＢＡＣＫ￣）９３により応答しているが、マ
イクロコンピュータ１２の動作周波数の高速化に伴い、
バーストアクセスアクノリッジ信号（ＩＢＡＣＫ￣）９
３を生成するためのアドレスデコード、及び、信号の伝
搬に必要な時間に対する要求が厳しくなり、システムと
して実現することが困難になってきている。これは、動
作周波数の高速化に伴い、バーストアクセスアクノリッ
ジ信号（ＩＢＡＣＫ￣）９３を生成するために、マイク
ロコンピュータ１２からアドレスバス上４２に出力され
たアドレスを極めて高速なアドレスデコーダでデコード
することが必要とされると共に、例えばセットアップ時
間、ホールド時間、信号の伝搬遅延等のいずれかについ
ても、信号に割り当てられる時間マージンが極めて厳し
くなり、システムのタイミング設計を著しく難しくして
いる。

【００４０】したがって、本発明は前記問題点を解消
し、バーストアクセスに必要な制御、及び、データ処理
装置と記憶装置との間のハンドシェイクを簡易化且つ高
速化し、動作周波数の高速化に対処し得る情報処理装置
を提供することを目的とする。

【００４１】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、１つ以上の記憶装置とデータ処理装置と
を含む情報処理装置において、単一のアドレス入力に対
して複数のデータをアクセスするバーストアクセス機能
を含む記憶装置と、単一のアドレスを出力して単一のデ
ータのアクセスを行うシングルアクセスモードと、単一
のアドレスを出力して複数のデータのアクセスを行うバ
ーストモードとを含み、前記バーストモード時に、前記
記憶装置にバーストアクセスを要求する信号を出力し、
前記記憶装置からの前記バーストアクセス要求を肯定す
る信号を受け取ることなく、バーストアクセスを行うデ
ータ処理装置と、を有することを特徴とする情報処理装
置を提供する。

【００４２】また、本発明の情報処理装置は、データ処
理装置が、アクセスするアドレス領域に対応して前記２
つのアクセスモードのうちいずれかを行うかを指定する
モード情報を記憶する記憶手段と、そのモード情報に応
じて、前記２つのアクセスモードのいずれのモードを行
うかを知らせる信号を出力する手段と、を有することを
特徴とする。

【００４３】また、本発明の情報処理装置は、データ処
理装置が、内部アドレス信号をデコードするアドレスデ
コード部を有し、記憶手段に記憶されたモード情報とア
ドレスデコード部のデコード出力とによって、アクセス
対象のアドレス領域に対応するモード情報が単一のアド
レスを出力して複数のデータのアクセスを行うバースト
アクセスに指定されている場合に、そのバーストアクセ
スを要求する信号を出力することを特徴とする。

【００４４】更に、本発明の情報処理装置は、単一のア
ドレスを出力して複数のデータのアクセスを行うバース
トアクセスを要求する信号が出力されないときには、単
一のアドレスを出力して単一のデータのアクセスを行う
シングルアクセスモードで記憶装置をアクセスすること
を特徴とする。

【００４５】本発明によれば、マイクロコンピュータに
１つ以上のメモリ領域の各々に対応して、シングルアク
セスとバーストアクセスのいずれか一方を選択する手段
を設けることによって、外部メモリからのバーストアク
セスアクノリッジ信号を受け取る必要がなくなるため、
マイクロコンピュータが出力するアクセスの種類を示す
信号として、一本の制御信号によって、シングルアクセ
スとバーストアクセスとを制御することができる。

【００４６】また、前記従来例では、バースト要求信号
に応じて、外部でアドレスをデコードした結果を、バー
ストアクセスアクノリッジ信号（ＩＢＡＣＫ￣）として
マイクロコンピュータに入力していたのに対して、本発
明によれば、マイクロコンピュータ内部にアクセスモー
ド指定手段をもち、内部でバーストアクセス又はシング
ルアクセスの種類を判別するために、外部との信号のや
り取りを行うことは必要とされない。しかも、本発明に
よれば、この判別は、内部アドレス信号を用いて行わ
れ、外部へのアドレスの出力に先立って行うように構成
されるため、前記従来例に比べ制御時間を大幅に短縮す
ることができ、システム動作周波数の向上あるいは、ア
クセスサイクルのクロック数を低減することができる。

【００４７】さらに、本発明によれば、従来のマイクロ
コンピュータのバーストアクセスアクノリッジ信号（Ｉ
ＢＡＣＫ￣）端子を削減したことにより、パッケージの
縮小化を連続可能とし、外部のアドレスデコーダをマイ
クロコンピュータ内部に備えることによる外部回路の削
減により、システムの実装面積低減すると共にコストダ
ウンと消費電力低減に達成する。

【００４８】

【発明の実施の形態】図面を参照して、本発明の実施の
形態につき以下に説明する。

【００４９】図１は本発明の第１の実施の形態による情
報処理装置の概略構成を示すブロック図である。

【００５０】図１を参照して、本実施の形態は、マイク
ロコンピュータ１０、インストラクション／データメモ
リ２０は、アドレスバス４０とデータバス５０を介して
接続されている。なお、図１に示すように、本実施形態
では、インストラクションメモリとデータメモリの区別
はないが、図６に示した前記従来例のようにインストラ
クションメモリとデータメモリが独立していても、動作
は同様である。

【００５１】マイクロコンピュータ１０は、インストラ
クション／データメモリ２０に、システムクロック（Ｓ
ＹＳＣＬＫ）７０、データストローブ信号（ＤＳＴＢ
￣）７１、バースト要求信号（ＢＳＴＲ）７２を出力
し、インストラクション／データメモリ２０から、ウェ
イト信号（ＷＡＩＴ￣）７３を入力している。

【００５２】図２に、マイクロコンピュータ１０に内蔵
されるアクセスモード指定レジスタ１００の回路構成の
例を示す。マイクロコンピュータ１０はアクセスモード
指定レジスタ１００を用いて複数のメモリ領域の各々に
ついて、バーストアクセス／シングルアクセスのアクセ
スモード指定を行う。

【００５３】ところで、ＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）、ＳＲＡＭ（スタティックランダム
アクセスメモリ）、ＲＯＭ（リードオンリメモリ）、Ｉ
／Ｏデバイス等を用いてメモリシステムを構築する際、
これらのメモリのアドレスのマッピングはダイナミック
に変化しない。

【００５４】すなわち、どのメモリ領域がバーストアク
セスの対象とされ、どのメモリ領域がシングルアクセス
の対象であるかが予め判っているため、内蔵のアクセス
モード指定レジスタ１００を用いて、マイクロコンピュ
ータ１０内でのアクセスモードの指定が可能となる。

【００５５】インストラクション／データメモリ２０で
は、バースト要求信号（ＢＳＴＲ）７２がアクティブの
場合はバーストアクセスに対応し、バースト要求信号
（ＢＳＴＲ）７２がインクアクティブの場合はシングル
アクセスに対応する。

【００５６】アクセスモードの決定権が、従来例ではメ
モリ側にあったのに対し、本実施例ではマイクロコンピ
ュータ１０側にあるため、バースト要求信号（ＢＳＴ
Ｒ）７２に対するアクノリッジ信号は必要とされない。

【００５７】図２を参照して、メモリ領域の特定のアド
レスにマッピングされたアクセスモード指定レジスタ１
００は、内蔵周辺バス７００を介してＣＰＵ（中央処理
装置）６００と接続しており、アクセスモード指定レジ
スタ１００は割り付けられたアドレスに対する通常のス
トア命令をＣＰＵ６００で実行することにより、その内
容を書き換えることができる。

【００５８】本実施形態においては、アクセスモード指
定レジスタ１００の各ビット２００〜２１５は、１６Ｍ
Ｂ（メガバイト）のメモリ領域を１ＭＢ（メガバイト）
単位に分けた１６個のメモリブロックにそれぞれ割り当
てられている。

【００５９】すなわち、図２のアクセスモード指定レジ
スタ１００のＬＳＢ（最下位ビット）であるビット２０
０は、０〜１ＭＢに、ビット２０１は１ＭＢ〜２ＭＢ
に、という具合に各ビットがそれぞれ１ＭＢのメモリ領
域に対応している。

【００６０】ＣＰＵ６００には、内部アドレスバス７１
０が接続されており、内部アドレスバス７１０上のアド
レス信号は図１の外部アドレスバス４０に出力される。

【００６１】アドレスデコーダ８００は、内部アドレス
バス７１０のアドレスをデコードするもので、内部アド
レスバス７１０のアドレスに応じて、アドレスデコード
信号３００〜３１５の内の一つが“１”となり、残りの
信号は“０”とされる。

【００６２】例えば、アドレスデコード信号３００は、
内部アドレスバス７１０のアドレスが０〜１ＭＢにある
ときに“１”とされ、アドレスデコード信号３０１は、
内部アドレスバス７１０のアドレスが１ＭＢ〜２ＭＢの
とき“１”とされる。

【００６３】これらのアドレスデコード信号３００〜３
１５は、アクセスモード指定レジスタ１００の各ビット
２００〜２１５の出力と、それぞれ２入力ＡＮＤゲート
４００〜４１５において論理積がとられ、ＡＮＤゲート
４００〜４１５の出力は、ＯＲゲート４２０に入力さ
れ、それらの論理和がとられる。

【００６４】アクセスモード指定レジスタ１００の各ビ
ット２００〜２１５には、そのメモリブロック内のデー
タアクセスをバーストアクセスで行う場合に“１”が設
定され、シングルアクセスで行う場合に“０”が設定さ
れる。

【００６５】アクセスモード指定レジスタ１００の各ビ
ット２００〜２１５の出力は、アドレスデコード信号３
００〜３１５、ＡＮＤゲート４００〜４１５及びＯＲゲ
ート４２０により、現在アクセス中のメモリブロックに
対応したビットの出力が選択される。

【００６６】すなわち、ＯＲゲート４２０の出力５００
は、アクセス対象のメモリブロックがバーストアクセス
に指定されている場合には“１”となり、シングルアク
セスに指定してあれば“０”とされ、ＯＲゲート４２０
の出力５００がバースト要求信号（ＢＳＴＲ）７２とし
て出力される。

【００６７】次に、アクセスモード指定レジスタ１００
によりバーストアクセスを指定した場合の動作につい
て、図３を参照して説明する。図３のタイミング図は、
図１に示す本実施形態のバーストアクセスモードにおけ
る各信号波形を示している。

【００６８】図３において、ＳＹＳＣＬＫはシステムク
ロック７０、Ａ３１−０はアドレスバス４０、Ｄ３１−
０はデータバス５０、ＤＳＴＢ￣７１はインストラクシ
ョン／データメモリ２０に対してデータの出力を要求す
るデータストローブ信号、ＢＳＴＲ７２はバーストアク
セス時にアクティブとされ、シングルアクセス時にイン
アクティブとされるステータス信号、ＷＡＩＴ￣７３は
データアクセスタイミングにウェイトをかけるウェイト
信号である。信号の後の括弧で囲まれた「ｉｎ」、「ｏ
ｕｔ」、「ｉｏ」は、マイクロコンピュータ１０から見
た信号に入出力の方向を示しており、「ｉｎ」は入力、
「ｏｕｔ」は出力、「ｉｏ」は入出力を意味している。

【００６９】本実施形態において、データストローブ信
号（ＤＳＴＢ￣）７１、バースト要求信号（ＢＳＴＲ）
７２、ウェイト信号（ＷＡＩＴ￣）７３は、機能的に
は、それぞれ前記従来例のインストラクション・アクセ
ス要求信号（ＩＲＥＱ￣）９１、バーストアクセス要求
信号（ＩＢＲＥＱ￣）９２、レディ信号（ＩＲＤＹ￣）
９４に相当する。但し、前記従来例のバーストアクセス
アクノリッジ信号（ＩＢＡＣ￣）９３に相当する信号
は、前記した理由により、本実施例には存在しない。

【００７０】図３を参照して、ステート１では、アドレ
スＮがアドレスバス（Ａ３１−０）４０に出力される。
また、ステート１において、バースト要求信号（ＢＳＴ
Ｒ）７２がアクティブとなり、インストラクション／デ
ータメモリ２０に対して本サイクルがバーストアクセス
であることを示している。

【００７１】インストラクション／データメモリ２０に
おいて、バーストアクセスに対応できる準備ができた時
点（ここでは、ステート４）で、ウェイト信号（ＷＡＩ
Ｔ￣）７３がインアクティブとなり、インストラクショ
ンｎがデータバス５０上に出力される。

【００７２】マイクロコンピュータ１０では、ウェイト
信号（ＷＡＩＴ￣）７３がアクティブの間は、データバ
ス５０上のインストラクションのサンプリングを禁止し
ているため、ウェイト信号（ＷＡＩＴ￣）７３がインア
クティブになったステート４で、初めて最初のインスト
ラクションｎが転送される。

【００７３】ステート５では、ウェイト信号（ＷＡＩＴ
￣）７３がインアクティブであるため、連続して次のイ
ンストラクションｎ＋１が転送される。

【００７４】ステート６では、インストラクション／デ
ータメモリ２０において、インストラクションの供給が
できなくなったために、ウェイト信号（ＷＡＩＴ￣）７
３がアクティブとなり（すなわちローレベルとなり）、
マイクロコンピュータ１０に対してウェイトがかけられ
る。

【００７５】そして、インストラクション／データメモ
リ２０において、インストラクションの供給が可能にな
ったステート７では、次のインストラクションｎ＋２が
転送されている。

【００７６】ステート８では、マイクロコンピュータ１
０でバーストアクセスを終了する要因が生じたために、
データストローブ信号（ＤＳＴＢ￣）７１をインアクテ
ィブにして、インストラクション／データメモリ２０に
バーストアクセスの終了を示している。インストラクシ
ョン／データメモリ２０はこれを受けて、ステート８で
は転送を終了する。同時に、ステート８では次のアドレ
スＭがアドレスバス（Ａ３１−０）４０に出力され、次
のバーストアクセスが開始されている。

【００７７】このように、マイクロコンピュータ１０内
部のブリフェッチバッファ（不図示）の空きがなくなっ
た場合や、ＣＰＵ６００による分岐命令の実行等により
バーストアクセスを終了する要因が生じた場合には、マ
イクロコンピュータ１０は、データストローブ信号（Ｄ
ＳＴＢ￣）７１をインアクティブにしてバーストアクセ
スの終了をインストラクション／データメモリ２０に伝
える。

【００７８】逆に、インストラクション／データメモリ
２０でＤＲＡＭを用いる場合に、外部からのリフレッシ
ュ動作等によりデータの供給ができずバーストアクセス
を中断する（データウェイトをかける）要因が生じた場
合には、ウェイト信号（ＷＡＩＴ￣）７３がアクティブ
となるので、マイクロコンピュータ１０はデータのサン
プリングを延期する。

【００７９】本実施形態において、バースト要求信号
（ＢＳＴＲ）８３は、インストラクション／データメモ
リ２０内のバーストアクセスをサポートしているメモリ
のチップセレクト信号として、バースト要求信号（ＢＳ
ＴＲ）８３の反転信号は、バーストアクセスをサポート
していないメモリのチップセレクト信号として用いられ
る。

【００８０】以上、本実施形態によれば、１つ又は複数
のメモリ領域の各々に対応して、シングルアクセスとバ
ーストアクセスのいずれか一方を選択する手段を設ける
ことにより、外部メモリからのバーストアクセスアクノ
リッジ信号を受け取る必要がなくなり、このため、マイ
クロコンピュータが出力するアクセスの種類を示す信号
として、一本の制御信号（上記実施例ではＢＳＴＲ）に
より、シングルアクセスとバーストアクセスを制御する
ことができる。

【００８１】また、前記従来例では、バースト要求信号
に応じて、外部でアドレスをデコードした結果を、バー
ストアクセスアクノリッジ信号としてマイクロコンピュ
ータに入力していたのに対して、本実施例によれば、マ
イクロコンピュータ内部にアクセスモード指定手段をも
ち、内部でアクセスの種類を判別するために、外部との
信号のやり取りが必要とされない。しかも、この判別
は、アドレスの出力に先立って行うことができるので、
前記従来例に比べ制御時間を大幅に短縮することがで
き、システム動作周波数の向上あるいは、アクセスサイ
クルのクロック数低減に効果がある。

【００８２】次に、本発明の第２の実施形態について説
明する。

【００８３】本発明の第１の実施形態との相違点は、ア
ドレスバスとデータバスをマルチブレクス構成にした点
である。

【００８４】図４は本発明の第２の実施形態による情報
処理装置の概略構成を示すブロック図である。

【００８５】図４に示すように、本実施形態では、マイ
クロコンピュータ１１とインストラクション／データメ
モリ２１はアドレス／データバス４１を介して接続され
ている。マイクロコンピュータ１１は、インストラクシ
ョン／データメモリ２１に、システムクロックＳＹＳＣ
ＬＫ８０、アドレスストローブ信号ＡＳＴＢ８０、デー
タストローブ信号（ＤＳＴＢ￣）８２、バースト要求信
号（ＢＳＴＲ）８３を出力し、インストラクション／デ
ータメモリ２１から、ウェイト信号（ＷＡＩＴ￣）８４
を入力している。

【００８６】本形態において、マイクロコンピュータ１
１は、前記第１の形態で説明した、アクセスモード指定
レジスタ１００を内蔵している。

【００８７】次に、アクセスモード指定レジスタ１００
によりバーストアクセスを指定した場合の動作につい
て、図５のタイミング図を参照して説明する。図５は、
本発明の第２の実施形態のバーストアクセスモードのタ
イミングチャートを示している。

【００８８】図５を参照して、ＳＹＳＣＬＫはシステム
クロック８０、（ＡＤ３０−０）４１はアドレス／デー
タバス、ＡＳＴＢはアドレスのラッチタイミングを示す
アドレスストローブ信号８１、ＤＳＴＢ￣はインストラ
クション／データメモリ２１に対してデータの出力を要
求するデータストローブ信号、ＢＳＴＲはバーストアク
セス時にアクティブとされ、シングルアクセス時にイン
アクティブとされるステータス信号（バースト要求信
号）８３、ＷＡＩＴ￣はデータアクセスタイミングにウ
ェイトをかけるウェイト信号８４である。

【００８９】図５において、信号の後の括弧内の「ｉ
ｎ」、「ｏｕｔ」、「ｉｏ」は、マイクロコンピュータ
１１から見た信号の入出力の方向を示しており、「ｉ
ｎ」は入力、「ｏｕｔ」は出力、「ｉｏ」は入出力をそ
れぞれ意味している。

【００９０】本実施形態では、アドレスバスとデータバ
スがマルチプレクスされた構成とされるため、アドレス
をラッチするために、前記第１の実施例と比べて、アド
レスストローブ信号（ＡＳＴＢ）８１の信号が追加され
ている。

【００９１】図５を参照して、ステート１では、アドレ
スＮがアドレス／データバス（ＡＤ３１−０）４１に出
力され、アドレスストローブ信号（ＡＳＴＢ）８１の立
ち下がりでインストラクション／データメモリ２１はア
ドレスをラッチする。

【００９２】また、ステート１において、バースト要求
信号（ＢＳＴＲ）８３がアクティブとなり、インストラ
クション／データメモリ２１に対して、本サイクルが、
バーストアクセスであることを示している。

【００９３】インストラクション／データメモリ２１に
てバーストアクセスに応対できる準備ができた時点（図
５では、ステート４）で、ウェイト信号（ＷＡＩＴ￣）
８４がインアクティブとなり、インストラクションｎが
アドレス／データバス４１上に出力される。

【００９４】マイクロコンピュータ１１では、ウェイト
信号（ＷＡＩＴ￣）８４がアクティブの間は、インスト
ラクションのサンプリングが禁止されているため、ウェ
イト信号（ＷＡＩＴ￣）８４がインアクティブになった
ステート４で、初めて最初のインストラクションｎがマ
イクロコンピュータ１１に転送される。

【００９５】ステート５では、ウェイト信号（ＷＡＩＴ
￣）８４がインアクティブとされるため、連続して次の
インストラクションｎ＋１が転送される。

【００９６】ステート６では、メモリ２１でインストラ
クションの供給ができなくなったために、ウェイト信号
（ＷＡＩＴ￣）８４がアクティブとなりマイクロコンピ
ュータ１１にはデータウェイトがかかっている。

【００９７】そして、インストラクション／データメモ
リ２１にて、インストラクションの供給が可能になった
ステート７では、ウェイト信号（ＷＡＩＴ￣）８４がイ
ンアクティブ（すなわちハイレベル）となり、次のイン
ストラクションｎ＋２が転送されている。

【００９８】ステート８では、マイクロコンピュータ１
１でバーストアクセスを終了する要因が生じたために、
データストローブ信号（ＤＳＴＢ￣）８２をインアクテ
ィブにして、インストラクション／データメモリ２１に
バーストアクセスの終了を示している。

【００９９】インストラクション／データメモリ２１は
これを受けて、ステート８では転送を終了する。また、
ステート８では、アドレスストローブ信号（ＡＳＴＢ）
８１をハイレベルに立ち上げて、次のサイクルに備え
る。

【０１００】ステート９では、次のアドレスＭがアドレ
ス／データバス（ＡＤ３１−０）４１に出力され、次の
バーストアクセスが開始されている。

【０１０１】このように、マイクロコンピュータ１１内
部のブリフェッチバッファ（不図示）の空きがなくなっ
た場合や、分岐命令実行等によりバーストアクセスを終
了する要因が生じた場合は、マイクロコンピュータ１１
は、データストローブ信号（ＤＳＴＢ￣）８２をインア
クティブにしてバーストアクセスの終了をインストラク
ション／データメモリ２１に伝える。

【０１０２】逆に、インストラクション／データメモリ
２１でＤＲＡＭを用いた場合において、外部からのリフ
レッシュ動作等によりデータの供給ができずバーストア
クセスを中断する（データウェイトをかける）要因が生
じた場合は、ウェイト信号４がアクティブとなるので、
マイクロコンピュータ１１はデータのサンプリングを延
期する。

【０１０３】また、バースト要求信号（ＢＳＴＲ）８３
は、メモリ２１内のバーストアクセスをサポートしてい
るメモリのチップセレクト信号として用いられ、バース
ト要求信号（ＢＳＴＲ）８３の反転信号は、バーストア
クセスをサポートしていないメモリのチップセレクト信
号として用いられる。

【０１０４】以上本発明を上記実施例に即して説明した
が、本発明は上記態様にのみ限定されるものではなく、
本発明の原理に準ずる各種態様を含む。

【０１０５】

【発明の効果】以上説明したように、本発明の情報処理
装置によれば、データ処理装置であるマイクロコンピュ
ータに１つ以上のメモリ領域の各々に対応して、シング
ルアクセスとバーストアクセスのいずれか一方を選択す
る手段を設けることによって、外部メモリからのバース
トアクセスアクノリッジ信号を受け取る必要がなくなる
ため、マイクロコンピュータが出力するアクセスの種類
を示す信号として、一本の制御信号によって、シングル
アクセスとバーストアクセスとを制御することができ
る。

【０１０６】このため、前記従来例では、バースト要求
信号に応じて、外部でアドレスをデコードした結果を、
バーストアクセスアクノリッジ信号としてマイクロコン
ピュータに入力していたのに対して、本発明によれば、
マイクロコンピュータ内部にアクセスモード指定手段を
もち、マイクロコンピュータ内部でバーストアクセス又
はシングルアクセスの種類を判別するために、外部との
信号のやり取りは必要とされない。

【０１０７】しかも、本発明によれば、アクセスの種類
の判別は、外部へのアドレスの出力に先立って行うこと
ができるため、前記従来例に比べ制御時間を大幅に短縮
することができ、システム動作周波数のさらなる向上を
可能とすると共に、アクセスサイクルのクロック数を低
減するという効果を有する。このため、本発明によれ
ば、高速な動作周波数のマイクロコンピュータを用いた
システムのタイミング設計を容易化している。

【０１０８】また、本発明によれば、シングルアクセス
とバーストアクセスのアクセスの種類を記憶する手段
は、ＣＰＵで実行される転送命令（ストア命令等）によ
りその内容が設定可能なレジスタにより構成され、この
ため、本発明においては、ＣＰＵの命令セットの変更等
ＣＰＵ自体の特別な改造等は不要とされる。

【０１０９】さらに、本発明によれば、マイクロコンピ
ュータの制御端子を一端子削減したことによりパッケー
ジ縮小化を可能としている。

【０１１０】また、本発明によれば、アドレスデコーダ
をマイクロコンピュータ内部に備えることにより、外部
回路を削減するものであり、システムの実装面積を低減
し、コストダウンと消費電力き低減を達成するという効
果を有する。

【０１１１】そして、本発明によれば、バーストアクセ
スをサポートするメモリと、バーストアクセスをサポー
トしないメモリとがそれぞれ別メモリ領域を形成するよ
うに所定のメモリサイズの複数のメモリブロックに分割
され、複数のメモリブロックに対応してアクセスの種類
が制御されるため、例えばバーストアクセスをサポート
するＤＲＡＭ、バーストアクセスをサポートしないＳＲ
ＡＭ、ＲＯＭ等が混在したメモリシステムの設計を容易
化すると共にアクセスが高速化される。

【図面の簡単な説明】

【図１】本発明の情報処理装置の第１の実施形態の構成
を示すブロック図である。

【図２】本発明のデータ処理装置におけるアクセスモー
ド指定レジスタの構成を示すブロック図である。

【図３】本発明の第１の実施形態におけるバーストアク
セスのタイミングチャートである。

【図４】本発明の情報処理装置の第２の実施形態の構成
を示すブロック図である。

【図５】本発明の情報処理装置の第２の実施形態におけ
るバーストアクセスのタイミングチャートである。

【図６】従来の情報処理装置の構成例を示すブロック図
である。

【図７】従来例におけるバーストアクセスのタイミング
チャートである。

【符号の説明】

１０，１１，１２マイクロコンピュータ２０，２１インストラクション／データメモリ２２インストラクションメモリ３０データメモリ４０，４２アドレスバス４１アドレス／データバス５０，５２データバス５１インストラクションバス７０，９０システムクロック（ＳＹＳＣＬＫ）７１，８２データストローブ信号（ＤＳＴＢ￣）７２，８３バースト要求信号（ＢＳＴＲ）７３，８４ウェイト信号（ＷＡＩＴ￣）８１アドレスストローブ信号（ＡＳＴＢ￣）

Claims

【特許請求の範囲】

【請求項１】１つ以上の記憶装置とデータ処理装置と
を含む情報処理装置において、単一のアドレス入力に対して複数のデータをアクセスす
るバーストアクセス機能を含む記憶装置と、単一のアドレスを出力して単一のデータのアクセスを行
うシングルアクセスモードと、単一のアドレスを出力し
て複数のデータのアクセスを行うバーストモードとを含
み、前記バーストモード時に、前記記憶装置にバースト
アクセスを要求する信号を出力し、前記記憶装置からの
前記バーストアクセス要求を肯定する信号を受け取るこ
となく、バーストアクセスを行うデータ処理装置と、を有することを特徴とする情報処理装置。
【請求項２】前記データ処理装置は、アクセスするア
ドレス領域に対応して前記２つのアクセスモードのうち
いずれかを行うかを指定するモード情報を記憶する記憶
手段と、前記モード情報に応じて、前記２つのアクセスモードの
いずれのモードを行うかを知らせる信号を出力する手段
と、を有することを特徴とする請求項１の情報処理装置。
【請求項３】前記データ処理装置は、内部アドレス信
号をデコードするアドレスデコード部を有し、前記モー
ド情報と前記アドレスデコード部のデコード出力とによ
って、アクセス対象のアドレス領域に対応する前記モー
ド情報がバーストアクセスに指定されている場合に、前
記バーストアクセスを要求する信号を出力することを特
徴とする請求項２記載の情報処理装置。
【請求項４】前記バーストアクセスを要求する信号が
出力されないときには、前記シングルアクセスモードで
前記記憶装置をアクセスすることを特徴とする請求項３
記載の情報処理装置。