JP3527762B2 - 同期型ダイナミックメモリを用いたプロセッサシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータあるいは命令を格
納するメモリ装置に同期型ダイナミックメモリを用いた
プロセッサシステムに関する。

【０００２】

【従来の技術】従来のプロセッサシステムにおいて、デ
ータあるいは命令を格納する主記憶装置は価格の安い汎
用のダイナミックメモリを用いて構成していた。例え
ば、ＩＣＣＤ'91 (International Conference on Compu
ter Design) プロシーディングの第１３２頁乃至第１３
３頁に複数個のダイナミックメモリを用いたワークステ
ーションの主記憶装置の一般的な構成例を見ることがで
きる。このような汎用のダイナミックメモリの仕様は日
立ＩＣメモリハンドブック２（’９１．９）の第３８９
頁から第３９３頁に見られる。このように従来のダイナ
ミックメモリはチップの入力信号としてクロック入力を
持たず、リード／ライト時にはチップの内部で他の制御
入力信号から内部動作クロックを発生していた。また、
内部にそのダイナミックメモリの動作モードを規定する
モードレジスタがなく、このため従来のダイナミックメ
モリでは動作モードは基本的には単一であった。また、
ダイナミックメモリの内部は単一のバンクで構成されて
いた。一方、日経エレクトロニクス1992.5.11(no.553)
pp.143-147には、従来よりも２〜４倍高速にアクセスで
きるダイナミックメモリとして、複数のバンクを持ち、
内蔵レジスタでその動作モード(／ＲＡＳ遷移もしくは
／ＣＡＳ遷移からの遅延、連続してアクセス可能なワー
ド数(ラップ長)、連続してアクセスするときの入出力デ
ータのアドレスの順番等)が設定されることが可能な同
期型ダイナミックメモリが紹介されている。

【０００３】

【発明が解決しようとする課題】上記のようにクロック
入力を持たない汎用ダイナミックメモリで主記憶装置を
構成するプロセッサシステムでは、クロック信号を各ダ
イナミックメモリチップに直接入力して、それに同期し
て各チップを動かすことができない。従って、プロセッ
サシステムのシステムクロックをベースに汎用ダイナミ
ックメモリ用の制御信号をチップのＡＣ特性に適合する
タイミングでチップ外部で作成する必要が有る。一方、
汎用ダイナミックメモリの内部ではこの制御信号からさ
らに内部動作クロックを発生し、内部動作を制御してい
た。このように汎用ダイナミックメモリを用いたプロセ
ッサシステムではシステムクロックから内部動作クロッ
クまでのオーバーヘッドが大きく、システムクロックに
同期して高速に動作する主記憶装置を構築することが困
難であった。また、内部にそのダイナミックメモリの動
作モードを規定するモードレジスタのない単一モードの
汎用ダイナミックメモリで主記憶装置を構成したプロセ
ッサシステムでは、汎用ダイナミックメモリのモードに
合わせて主記憶を構成する必要があるために、性能ある
いはコスト面でそのプロセッサシステムに最適な主記憶
装置を構築することが困難であった。また、内部が単一
のバンクで構成されている汎用ダイナミックメモリで主
記憶装置を構成したプロセッサシステムでは、主記憶装
置を複数バンクに構成にするためには、それに合わせて
複数の汎用ダイナミックメモリが必要になり、性能ある
いはコスト面でそのプロセッサシステムに最適な主記憶
装置を構築することが困難であった。これに対して、ク
ロック入力を持ち、複数のバンクを持つとともに、内蔵
レジスタでその動作モードが設定されることが可能な同
期型ダイナミックメモリを主記憶装置に用いることによ
り、上述の問題を解消することが可能となる。一方、従
来のプロセッサは主記憶装置が内部が単一のバンクの汎
用ダイナミックメモリで構成されていることを前提とし
ているため、実際に複数のバンクを持つとともに、内蔵
レジスタでその動作モードが設定されることが可能な同
期型ダイナミックメモリを主記憶装置に用いると、この
複数のバンクのアクセス制御と内蔵レジスタへの動作モ
ードの設定の制御とを実現する具体的手段が従来のプロ
セッサと同期型ダイナミックメモリのいずれにも配置さ
れていないと言う問題がある。また、この具体的手段を
従来のプロセッサと同期型ダイナミックメモリのいずれ
かに配置すると、汎用性の高いプロセッサもしくは同期
型ダイナミックメモリとならないと言う問題がある。

【０００４】本発明の目的は、上記問題点を解決して性
能あるいはコスト面で最適な主記憶装置を持つプロセッ
サシステムを提供することである。

【０００５】

【課題を解決するための手段】前記目的を解決するため
に本発明の代表的実施形態によるプロセッサシステム
は、プロセッサ(MPU)と、上記プロセッサ(MPU)からのア
ドレスによってアクセスされる主記憶装置(MS)と、上記
プロセッサと上記主記憶装置とに接続された主記憶制御
装置(MC)とを具備してなり、上記主記憶装置(MS)は、複
数のメモリバンク(502,503)と、動作モードを決めるモ
ードレジスタ(505)とを有するメモリ(501)から構成さ
れ、上記主記憶制御装置(104)は、上記プロセッサから
発行されるあるバスサイクルを検出して、上記メモリの
上記モードレジスタに上記バスサイクルで指定された動
作モードを設定する制御部(701、702、704)と、上記プロ
セッサ(MPU)からの先行と後続の連続した少なくとも二
つのアクセスアドレスを格納するアドレスレジスタ(705
a,705b)と、該アドレスレジスタに格納された上記二つ
のアクセスアドレスのそれぞれのバンク・フィールドの
情報を比較するバンク・フィールド比較器(714)と、上
記それぞれのバンク・フィールドの情報が異なる場合に
該バンク・フィールド比較器(714)の出力に応答して上
記二つのアクセスアドレスに対応する二つのアクセスの
並列動作を指示するバンク動作起動指示信号(/RAS0,/RA
S1)を出力するメモリアクセス制御部(707)とからなるこ
とを特徴とする。また、本発明の好適な実施形態では、
上記プロセッサ(MPU)と上記主記憶制御装置(104)とはそ
れぞれ別チップで構成されてなることを特徴とする。ま
た、本発明の他の好適な実施形態では、上記プロセッサ
(MPU)と上記主記憶制御装置(104)とは同一チップ内の独
立コアーでそれぞれ構成されてなることを特徴とする。
さらに、本発明の具体的な実施形態では、先行と後続の
二つのアクセス時にこの二つのアクセスアドレスのそれ
ぞれのバンク・フィールドの情報がことなる場合に、上
記先行のアクセスによる上記メモリ(501)の上記複数の
メモリバンク(502,503)の一方(502)からのデータ読み出
しの間に上記後続のアクセスによる上記メモリ(501)の
上記複数のメモリバンク(502,503)の他方(503)へのアク
セスが開始されることを特徴とする。また、本発明のよ
り具体的な実施形態では、上記メモリ(501)はそのクロ
ック入力端子に印加されるクロック信号に同期して動作
する同期型ダイナミックメモリであることを特徴とす
る。

【０００６】

【作用】このように本発明の代表的実施形態によれば、
主記憶装置(MS)を構成するメモリの複数のバンクのアク
セス制御と内蔵レジスタの動作モードの設定制御とを実
現する手段がプロセッサ(MPU)と主記憶装置(MS)とに接
続された主記憶制御装置(MC)内部に配置されているた
め、汎用性の高い従来のプロセッサおよび従来のメモリ
を使用することが可能となる。また、本発明の好適な実
施形態では、プロセッサ(MPU)と主記憶制御装置(104)と
はそれぞれ別チップで構成されているので、主記憶制御
装置(MC)を追加することにより、汎用性の高い従来のプ
ロセッサチップおよび従来のメモリチップを使用するこ
とが可能となる。また、本発明の他の好適な実施形態で
は、プロセッサ(MPU)と主記憶制御装置(104)とは同一チ
ップ内の独立コアーでそれぞれ構成されているので、同
一チップ内に主記憶制御装置(MC)のコアーを追加するこ
とにより、汎用性の高い従来のプロセッサコアーおよび
従来のメモリチップを使用することが可能となる。本発
明のその他の目的と特徴は、以下の実施例から明らかと
なろう。

【０００７】

【実施例】以下、本発明の実施例を図を用いて説明す
る。

【０００８】プロセッサシステムの全体構成 図１はプロセッサシステムの構成図である。１０１はシ
ングルチップで構成されるマイクロプロセッサユニット
（以下、ＭＰＵと略す）である。１０２は主記憶装置
（以下、ＭＳと略す）であり、同期型ダイナミックメモ
リを複数チップ用いて構成されている。１０４はＭＳ１
０２の制御部であり、シングルチップで構成されてい
る。１０３はこのプロセッサシステムのクロックジェネ
レータ（以下、ＣＧと略す）である。ＣＧ１０３はＭＰ
Ｕ１０１、ＭＳ１０２、ＭＣ１０４にクロック信号１５
０、１５１、１５２を供給している。これらのクロック
信号はそれぞれ同期している。本実施例では１５０、１
５１、１５２は同一周波数で同期したクロック信号であ
る。しかしながら、１５０と１５１、１５０と１５２は
それぞれが１：Ｎ（Ｎは整数）、あるいはＮ：１の関係
があれば良い。１５０、１５１、１５２はそれぞれ同期
した信号である。このため、このプロセッサシステムの
各部は一つのシステムクロックに同期して動作する。１
５３はＭＰＵ１５３とＭＣ１０４とを接続するプロセッ
サバスでアドレス、データ、および制御信号からなる。
このうちデータバス１５４はＭＳ１０２にも接続されて
いる。このデータバス１５４により、ＭＳ１０２からの
データは直接ＭＰＵ１０１に送られる。１５６はＭＣ１
０４から同期型ダイナミックメモリＭＳ１０２に対する
アドレスや制御信号である。このＭＣ１０４は入出力バ
ス１５７にも接続される。この入出力バス１５７には入
出力デバイス１０６やイニシャルプログラムローディン
グやオペレーティングシステムブートおよびシステム初
期設定用のプログラムが格納されているリードオンリメ
モリ（以下、ＲＯＭと略す）１０５が接続されている。

【０００９】ＭＰＵの内部構成とプロセッサバス 図２はＭＰＵ１０１の内部構成とプロセッサバス１５３
の内訳を示す。２０１は命令処理部であり、命令をデコ
ードし、デコード情報を基に演算、データ（オペラン
ド）の取り出し、データ（オペランド）の格納、分岐等
の処理をする部分である。２０２は命令を一時的に格納
し、命令処理部２０１からの要求に従って高速に命令を
供給するための命令キャッシュ部である。２０３はデー
タを一時的に格納し、命令処理部２０１からの要求に従
って高速にデータを供給するためのデータキャッシュ部
である。命令キャッシュ部２０２、および、データキャ
ッシュ部２０３におけるキャッシュのブロック長は両方
共に１６バイトである。すなわち、プロセッサバス１５
３のデータ幅が４バイトであるのでキャッシュミス時に
対応するブロックの１６バイトを４回に分けてＭＳ１０
２からそれぞれのキャッシュに転送される。２０４はプ
ロセッサバスを制御するバス制御部である。命令キャッ
シュ部２０２、データキャッシュ部２０３、あるいは、
命令処理部２０１からの要求に従って、プロセッサバス
１５３を起動し、必要な命令やデータを外部から取って
きたり、あるいは、外部に転送したりする。尚、プロセ
ッサバス１５３の内訳は次の通りである。 ＰＤ０−ＰＤ３１（１５４）：データバス、４バイト
幅。入出力信号。データバス１５４はＭＳ１０２に直接
接続されている。ＰＤ０は最上位ビット、ＰＤ３１は最
下位ビット。 ＰＡ０−ＰＡ３１（２５０）：アドレスバス、３２ビッ
ト幅、４ギガバイトのアドレッシングが可能。出力信
号。ＰＡ０は最上位ビット、ＰＡ３１は最下位ビット。 ＰＢＳ（２５１）：バススタート信号。出力信号。 ＰＲ／Ｗ（２５２）：リード／ライト指示信号。Ｈの
時、リード。Ｌの時、ライト。出力信号。 ＰＢＬ（２５３）：ブロック転送指示。出力信号。 ＰＤＣ（２５４）：転送終了指示。入力信号。

【００１０】プロセッサバス空間の領域割当て 本システムでは、ＰＡ０−ＰＡ３１（２５０）によって
アドレッシングされる４ギガバイトの空間がアドレスの
上位２ビットによって図３に示すように４領域に分割さ
れている。 ＭＳ領域（３０１）：ＭＳ１０２が割り当てられている
領域。 ＭＣレジスタ領域（３０２）：ＭＣ１０４の内部レジス
タが割り当てられている領域。 Ｉ／Ｏレジスタ領域（３０３）：Ｉ／Ｏデバイス１０６
の内部レジスタが割り当てられている領域。 ＲＯＭ領域（３０４）：ＲＯＭ１０５が割り当てられて
いる領域。

【００１１】ＭＳ領域とＭＣレジスタ領域の内部割当て 図４はＭＳ領域３０１とＭＣレジスタ領域３０２の内部
割当てを示す。Ｈ’００００００００からＨ’００３Ｆ
ＦＦＦＦはバンク０のためのサブ領域となっている。こ
のバンクは同期型ダイナミックメモリ内部の一つのバン
クに対応している。Ｈ’００４００００からＨ’００７
ＦＦＦＦＦはバンク１のためのサブ領域となっている。
このバンクは同期型ダイナミックメモリ内部のもう一方
のバンクに対応している。ＭＣレジスタ領域３０２のア
ドレスＨ’４０００００００は８ビット長のＭＯＤＥレ
ジスタが割り当てられている。ＭＰＵ１０１がこのＭＯ
ＤＥレジスタに適当な値を書き込むことにより、同期型
ダイナミックメモリ内部のモードレジスタに値が設定さ
れ、同期型ダイナミックメモリの動作モードが決定され
る。

【００１２】同期型ＤＲＡＭの内部構成 図５（Ａ）はＭＳ１０２を構成するシングルチップの同
期型ダイナミックメモリ５０１の内部構成をしめす。Ｍ
Ｓ１０２はこのチップ４つで構成されている。このチッ
プのメモリはバンク０（５０２）、バンク１（５０３）
の二つのメモリバンクからなる。各メモリバンクは１，
０４８，５７６ワード×８ビット構成である。このた
め、チップ全体で１６Ｍビット（＝８Ｍバイト）の容量
をもつ。ＲＦＡＤＲ５０４はリフレッシュ用の行アドレ
スを作成するアドレスカウンタである。ＣＭＲ５０５は
このチップ５０１の動作モードを決めるモードレジスタ
である。５０６はこのチップ５０１の内部制御回路であ
る。この回路はチップ外部からの制御信号、およびＣＭ
Ｒ５０５に設定された値に従って、内部的な動作信号を
チップ外部から入力されたクロック信号に同期して作成
する。

【００１３】同期型ＤＲＡＭのインターフェース信号 この同期型ダイナミックメモリ５０１のインターフェー
ス信号は、次の通りである。 Ａ０−Ａ１０（５５０）：アドレス信号。入力。行アド
レスおよび列アドレスが入力される。行アドレスはＡ０
−Ａ１０の１１ビットが使われる。列アドレスはＡ０−
Ａ８の９ビットが使われる。列アドレス入力時のＡ１０
はバンク指定に使われる。ＣＭＲ５０５設定時のモード
情報はＡ０−Ａ７から入力される。 Ｉ／Ｏ０−Ｉ／Ｏ７（５５１）：データ信号。入出力。
リード／ライト時のデータ信号用インターフェース。 ＣＬＫ（５５２）：クロック信号。入力。この信号に立
上りエッジに同期してこのチップの入力信号上の値が内
部に取り込まれる。また、出力はこの信号に立上りエッ
ジに同期してこのチップの外部に送出される。 ／ＷＥ（５５３）：ライトエネーブル信号。入力。デー
タ書き込みを指示する時にアサート（Ｌｏｗレベル、以
下、Ｌ）する。 ／ＣＡＳ（５５４）：列アドレスストローブ信号。入
力。列アドレスを送りこむ時にアサート（Ｌ）にする。 ／ＲＡＳ０，／ＲＡＳ１（５５５）：行アドレスストロ
ーブ信号。入力。行アドレスを送りこむ時にアサート
（Ｌ）にする。この信号は各バンクに対応して、各バン
クの動作起動指示信号になっている。 ／ＤＱＭ（５５６）：データマスク信号。入力。リード
時にはＩ／Ｏ０−Ｉ／Ｏ７（５５１）の出力エネーブル
信号になる。リード時、この信号がアサート（Ｌ）され
ないと出力５５１はハイインピーダンス状態のままであ
る。ライト時にはライトエネーブル信号になる。ライト
時、この信号がアサート（Ｌ）されることにより、実際
にデータが書き込まれる。

【００１４】モードレジスタのフィールド構成 図５（Ｂ）はＣＭＲ５０５のフィールド構成とその内容
を示す。ＲＬフィールド、ＣＬフィールド、ＷＬフィー
ルドはそれぞれアドレスのＡ０−Ａ２、Ａ３−Ａ４、Ａ
５−Ａ７であり、モード設定時にはこれらの対応するア
ドレスビット上の値を取り込む。ＲＬフィールドは／Ｒ
ＡＳ遅延を現す。例えば、ここに１００を設定すると、
リード時に／ＲＡＳのアサートから４クロック後にデー
タが読み出される。ＣＬフィールドは／ＣＡＳ遅延を現
す。例えば、ここに１０を設定すると、リード時に／Ｃ
ＡＳのアサートから２クロック後にデータが読み出され
る。ＷＬフィールドはラップ長を現す。このチップは同
一の行アドレスで指定される行のデータを列アドレスで
指定した場所からクロックに同期して連続的に読み出す
機能を持つ。この時、ＷＬフィールドで指定した長さで
列アドレスがラップアラウンドする。例えば、ＷＬフィ
ールドで０００を指定すると、ラップ長が４となり、０
−１−２−３、１−２−３−０、２−３−０−１、３−
０−１−２のようにラップアラウンドしていく。

【００１５】主記憶の構成 図６は同期型ダイナミックメモリ５０１を４つ（６０
１，６０２，６０３，６０４）用いたＭＳ１０２の構成
を示す。各チップの８ビットデータ信号はデータバス１
５４の各バイト位置に接続される。クロック信号１５１
は各チップのＣＬＫ５５２に、Ａ０−Ａ１０（６５
１）、／ＷＥ，／ＣＡＳ（６５２）、／ＲＡＳ０，／Ｒ
ＡＳ１（６５３）、／ＤＱＭ（６５４）は各チップ共通
に対応する入力信号に接続される。６５１、６５２、６
５３、６５４はＭＣ１０４からの出力信号である。

【００１６】主記憶制御部の内部構成および行、列、バ
ンクのビット割付け 図７はＭＣ１０４の内部構成を示す。内部はリクエスト
制御部７０１、内部レジスタ制御部７０２、ＭＳ制御部
７０４、Ｉ／Ｏ制御部７０９から構成される。リクエス
ト制御部７０１はＭＰＵ１０１からプロセッサバス１５
３上に発行されるバスサイクルの上位アドレス２ビット
を解析してＭＳ領域３０１、ＭＣレジスタ領域３０２、
Ｉ／Ｏレジスタ領域３０３、ＲＯＭ領域３０４のどの領
域に対するバスサイクルであるかを判定し、対応する各
制御部に制御を渡す。内部レジスタ制御部７０２にはＭ
Ｃ１０４内の制御レジスタが置かれている。その一つに
同期型ダイナミックメモリの動作モードを指定するＭＯ
ＤＥレジスタ７０３がある。内部レジスタ制御部７０２
はアドレスバスＰＡ０−ＰＡ３１(２５０)のアドレス信
号を監視して、プロセッサ１０１からのアドレスが同期
型ダイナミックメモリ５０１のモードレジスタ５０５を
アクセスすることを検出し、この検出結果に応答してこ
のアクセス時の設定情報(データバスＰＤ０−ＰＤ３１
(１５４)からの情報)を同期型ダイナミックメモリ５０
１のモードレジスタ５０５に転送する。すなわち、ＭＰ
Ｕ１０１からこのＭＯＤＥ７０３に値が書き込まれる
と、内部レジスタ制御部７０２はＭＳ制御部７０４に指
示を出し、ＭＯＤＥ７０３に書き込まれた情報をセレク
タ７０６を介してＡ０−Ａ７に送出して、同期型ダイナ
ミックメモリ５０１のＣＭＲ５０５に書き込むサイクル
を実行させる。ＭＳ制御部７０４はＭＳ１０２を構成す
る同期型ダイナミックメモリ５０１のアドレス信号Ａ０
−Ａ１０（６５１）制御し、またＤＲＡＭアクセス制御
部７０７は制御信号／ＷＥ，／ＣＡＳ（６５２）、／Ｒ
ＡＳ０，／ＲＡＳ１（６５３）、／ＤＱＭ（６５４）を
生成する。ＭＡＤＲ０（７０５ａ），ＭＡＤＲ１（７０
５ｂ）はＭＰＵ１０１からＭＳ領域に対して発行された
バスサイクルのアクセスアドレスを保持するレジスタで
ある。この２本のレジスタはＦＩＦＯ（ファーストイン
・ファーストアウト）構成になっている。最初のバスサ
イクルのアドレスがＭＡＤＲ１（７０５ｂ）にラッチさ
れ、後のバスサイクルのアドレスがＭＡＤＲ０（７０５
ａ）にラッチさる。最初のバスサイクルのアドレス保持
が必要なくなると、ＭＡＤＲ０（７０５ａ）の内容がＭ
ＡＤＲ１（７０５ｂ）に移される。７０５ｂの内容は行
アドレス・フィールドと列アドレス・フィールドとバン
ク・フィールドに分けられる。

【００１７】各フィールドのビット位置は図８（Ａ）に
示される。第９ビットがバンク・フィールドＣＡ１０、
第１０ビット−第２０ビットが行アドレス・フィールド
ＲＡ０−ＲＡ１０、第２１ビット−第２９ビットが列ア
ドレス・フィールドＣＡ０−ＣＡ８である。ＭＳ制御部
７０４が行アドレスを送出する時はセレクタ７０６によ
りＲＡ０−ＲＡ１０がＡ０−Ａ１０（６５１）に転送さ
れる。ＭＳ制御部７０４が列アドレスを送出する時はセ
レクタ７０６によりＣＡ０−ＣＡ８がＡ０−Ａ８（６５
１）に転送され、この時同時にバンク・フィールドＣＡ
１０がＡ１０（６５１）に転送される。ＣＭＰ７１４は
ＭＡＤＲ０（７０５ａ）とＭＡＤＲ１（７０５ｂ）のバ
ンク・フィールドを比較する比較器である。比較が一致
した場合には同一バンクに対するアクセスであるために
ひとつの同期型ダイナミックメモリの二つのサイクルの
並列動作はできない。しかし、比較が一致しない場合に
はひとつの同期型ダイナミックメモリの異なったバンク
に対するアクセスであるために二つのサイクルの並列動
作は可能であるためにＤＲＡＭ制御７０７により並列動
作できるように制御信号(／ＲＡＳ０，／ＲＡＳ１)が生
成される。これによりＭＳ１０２のスループットを向上
させている。ＲＦＴＩＭＥ７０８はリフレッシュタイマ
である。これは同期型ダイナミックメモリ５０１のリフ
レッシュサイクルを実行させるために一定の時間間隔で
ＤＲＡＭ制御７０７にリフレッシュ要求を出す。Ｉ／Ｏ
制御部７０９は入出力バス１５７上のバスサイクルを制
御するＩ／Ｏ制御信号７５８を生成する。

【００１８】尚、本実施例とは別に図８（Ｂ）に示され
るような行アドレス・フィールドと列アドレス・フィー
ルドとバンク・フィールドのビット割付けも可能であ
る。このプロセッサシステムの初期動作時は、ＲＯＭ１
０５内から初期動作プログラムが読み出され実行され
る。このプログラムでは最初に同期型ダイナミックメモ
リ５０１のモード設定を行う。プロセッサシステムの初期動作時 図９にこの時のタイムチャートを示す。ＭＰＵ１０１は
ＭＣ１０４内のＭＯＤＥレジスタ７０３のアドレスＭ
Ａ、およびモード設定値ＭＤのライト・バスサイクルを
プロセッサバス１５３上に発行する（クロック２−
４）。これを受けて、ＭＣ１０４のＭＳ制御部７０４は
ＭＳ１０２に対して、／ＲＡＳ０，／ＲＡＳ１，／ＣＡ
Ｓ，／ＷＥをアサートし、Ａ０−Ａ７に設定値を流すこ
とにより、モード設定サイクルを発行する。これで全て
の同期型ダイナミックメモリ５０１のモード設定が行わ
れる（クロック５）。クロック１０はリフレッシュサイ
クルを示す。これは、／ＲＡＳ０，／ＲＡＳ１，／ＣＡ
Ｓをアサートすることにより実行される。

【００１９】二つの異なるメモリバンクでの二つのアク
セスの並列動作 図１０には二つのリード・ブロック転送サイクルのケー
スを示す。／ＲＡＳ遅延４クロック、／ＣＡＳ遅延１ク
ロック、ラップ長４のケースである。クロック２とクロ
ック６でＭＰＵ１０１からリード・ブロック転送サイク
ル（ＰＢＬがアサートされている）要求が出されてい
る。これはＭＰＵ１０１の内部キャッシュがミスする時
などに発行される。最初のブロック転送サイクルはバン
ク０に対するものであり、このためクロック３でＭＳ１
０２に対しては／ＲＡＳ０がアサートされ、バンク０の
起動がかかる。この時、同時に行アドレスＡｒがＡ０−
Ａ１０から流される。クロック６では／ＣＡＳがアサー
トされると同時に行アドレスＡｃが流される。読み出し
データをデータバスＰＤ０−ＰＤ３１に流すために、／
ＤＱＭがクロック７からアサートされている。４ワード
の１ブロックの読み出しデータＡ，Ａ＋１，Ａ＋２，Ａ
＋３はクロック８、９、１０、１１同期して連続的に読
み出される。この１ブロックが読み出されている最中に
次のバスサイクル（バンク１へのアクセス）の起動が始
まり（クロック８で／ＲＡＳ１アサート）、これに対す
るデータＢ，Ｂ＋１，Ｂ＋２，Ｂ＋３はクロック１３か
ら４クロック期間連続的に読み出される。ＭＰＵ１０１
はＰＤＣのアサートにより読み出しデータが来たことを
知らされる。

【００２０】図１１にはデータＡ，Ａ＋１，Ａ＋２，Ａ
＋３のリード・ブロック転送サイクルの後、データＢ，
Ｂ＋１，Ｂ＋２，Ｂ＋３のライト・ブロック転送サイク
ルが発行されたケースを示す。／ＲＡＳ遅延４クロッ
ク、／ＣＡＳ遅延１クロック、ラップ長４のケースであ
る。クロック６でＭＰＵ１０１からライト・ブロック転
送サイクル（ＰＲ／Ｗ＝Ｌ）要求が出されている。これ
はＭＰＵ１０１の内部キャッシュがミスする時などに発
行される。最初のブロック転送サイクルはバンク０に対
するものであり、このためクロック３でＭＳ１０２に対
しては／ＲＡＳ０がアサートされ、バンク０の起動がか
かる。この時、同時に行アドレスＡｒがＡ０−Ａ１０か
ら流される。クロック６では／ＣＡＳがアサートされる
と同時に行アドレスＡｃが流される。読み出しデータを
データバスＰＤ０−ＰＤ３１に流すために、／ＤＱＭが
クロック７からアサートされている。読み出しデータは
クロック８、９、１０、１１とクロックに同期して連続
的に読み出される。読み出されている最中に次のバスサ
イクル（バンク１へのアクセス）の起動が始まり（クロ
ック８で／ＲＡＳ１アサート）、クロック１２でＰＤＣ
がアサートされると、ＭＰＵ１０１はクロック１３から
４クロック期間連続的にデータバスＰＤ０−ＰＤ３１上
にデータを出す。図１０、図１１に示されるように、二
つのバンクを並列動作できるため高いスループットの主
記憶装置の構築が可能になっている。

【００２１】他の実施例 以上本発明の実施例を説明したが、本発明はこれらの具
体的な実施例に限定されるものではなく、その基本的技
術思想の範囲内で種々の変形が可能であることは言うま
でもない。本発明では、例えば下記の実施例を採用する
ことができる。

【００２２】図１２は本発明の他の実施例によるプロセ
ッサシステムの構成図であり、図１の実施例との相違
は、プロセッサ(MPU)と主記憶制御装置(104)とは同一チ
ップ内の独立コアーでそれぞれ構成されていることであ
る。従って、同一チップ内に主記憶制御装置(MC)のコア
ーを追加することにより、汎用性の高い従来のプロセッ
サコアーおよび従来のメモリチップを使用することが可
能となる。

【００２３】

【発明の効果】本発明によれば、メモリの複数のバンク
のアクセス制御と内蔵レジスタの動作モードの設定制御
とを実現する手段が、プロセッサと主記憶装置とに接続
された主記憶制御装置内部に配置されているため、汎用
性の高い従来のプロセッサおよび従来のメモリを使用す
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例によるプロセッサシステムの構
成図である。

【図２】ＭＰＵの内部構成図である。

【図３】プロセッサバス空間の領域割当てを示す図であ
る。

【図４】ＭＳ領域およびＭＣレジスタ領域の説明図であ
る

【図５】同期型ダイナミックメモリの内部構成と同期型
ダイナミックメモリの内部のコマンドレジスタのフィー
ルド構成を示す図である。

【図６】主記憶装置（ＭＳ）の構成を示す図である。

【図７】主記憶装置制御部（ＭＣ）の内部構成を示す図
である

【図８】行、列、バンクアドレスのビット割付けを示す
図である。

【図９】モード設定およびリフレッシュサイクルのタイ
ムチャートである。

【図１０】二つのリード・ブロック転送サイクルのタイ
ムチャートである。

【図１１】リード・ブロック転送サイクル／ライト・ブ
ロック転送サイクルのタイムチャートである。

【図１２】プロセッサと主記憶装置が同一チップ内の独
立コアで構成されている他の実施例によるプロセッサシ
ステムの構成図である。

【符号の説明】

１０１…マイクロプロセッサ（ＭＰＵ）、１０２…同期
型ダイナミックメモリを用いた主記憶装置（ＭＳ）、１
０３…クロックジェネレータ（ＣＧ）、１０４…主記憶
装置の制御部（ＭＣ）、１０５…ＲＯＭ、１０６…Ｉ／
Ｏデバイス、２０２…ＭＰＵの命令キャッシュ部、２０
３…ＭＰＵのデータキャッシュ部、５０１…同期型ダイ
ナミックメモリ、５０２および５０３…同期型ダイナミ
ックメモリ内のバンク、５０４…リフレッシュアドレス
カウンタ、５０５…同期型ダイナミックメモリ内のモー
ドレジスタ、５５２…同期型ダイナミックメモリのクロ
ック入力信号、６０１，６０２，６０３，６０４…ＭＳ
を構成する同期型ダイナミックメモリ、７０３…ＭＣ内
部の同期型ダイナミックメモリ用モードレジスタ、７０
５ａ，７０５ｂ…ＭＳアクセス用アドレスレジスタ、７
１４…ＭＳアクセス用アドレスレジスタのバンクフィー
ルド比較器、７０８…リフレッシュタイマ。

フロントページの続き (56)参考文献 特開 昭62−165247（ＪＰ，Ａ) 特開 昭56−90482（ＪＰ，Ａ) 特開 平１−281515（ＪＰ，Ａ) 特開 昭61−264379（ＪＰ，Ａ) 特開 平７−134701（ＪＰ，Ａ) 特開 昭61−220056（ＪＰ，Ａ) 見えてきたシンクロナスＤＲＡＭの仕 様，100ＭＨｚ動作品が1993年に市場へ, 日経エレクトロニクス，日本，日経ＢＰ 社，1992年 ５月11日，第553号，ｐ. 143−147 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06F 15/78

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】プロセッサコアー及び制御装置コアーを有
   する第１の半導体装置と、同期型メモリを有する第２の
   半導体装置とを有するプロセッサシステムであって、前記プロセッサコアー及び前記制御装置コアーは、内部
   バスを介して接続され、 前記第１の半導体装置及び前記第２の半導体装置は、外
   部バスを介して接続され、 前記同期型メモリは、入力されるクロック信号に基づい
   て動作し、 前記制御装置コアーは、前記同期型メモリのモードを指
   定するため前記プロセッサコアーから供給されるアドレ
   ス信号により指定されデータ信号により情報を書き込ま
   れるモードレジスタと、前記同期型メモリに対するアク
   セスアドレスと前記モードレジスタの情報とを選択的に
   前記同期型メモリに出力するための選択手段と、前記モ
   ードレジスタの情報に基づき前記同期型メモリのモード
   を設定する制御手段とを有していることを特徴とするプ
   ロセッサシステム。
2. 【請求項２】プロセッサコアー及び制御装置コアーを有
   する第１の半導体装置と、同期型メモリを有する第２の
   半導体装置とを有するプロセッサシステムであって、 前記第１の半導体装置と前記第２の半導体装置とは外部
   バスで接続されており、前記プロセッサコアー及び前記制御装置コアーは、内部
   バスを介して接続されており、 前記同期型メモリは、入力されるクロック信号に基づい
   て動作し、 前記制御装置コアーは、前記同期型メモリのモードを指
   定するため前記プロセッサコアーから供給されるアドレ
   ス信号により指定されデータ信号により情報を書き込ま
   れるモードレジスタと前記モードレジスタの情報に基づ
   き前記同期型メモリのモードを設定する制御手段とを有
   し、前記モードレジスタに記憶された情報に基づいたモ
   ード設定信号と前記プロセッサコアーから出力されるア
   ドレス信号とを選択して前記第１の半導体装置のアドレ
   ス端子から前記第２の半導体装置に出力することを特徴
   とするプロセッサシステム。
3. 【請求項３】入力されるクロック信号に基づいて動作す
   る同期式メモリに接続されるアドレス端子と、 プロセッサコアーと、 前記同期式メモリの動作を制御するための制御装置コア
   ーとを有するプロセッサであって、 前記制御装置コアーは、 前記同期式メモリの動作モード
   を指定するための情報を保持するモードレジスタと前記
   モードレジスタの情報に基づき前記同期式メモリのモー
   ドを設定する制御手段とを有し、 前記モードレジスタは、前記プロセッサコアーから出力
   されるアドレス信号により指定されデータ信号により前
   記動作モードに関する情報を書き込まれ、 前記プロセッサは、前記プロセッサコアーから出力され
   る前記同期式メモリに対するアクセスアドレス信号又は
   前記モードレジスタに書き込まれた情報に基づいたモー
   ド設定信号の何れか一方を前記アドレス端子から出力
   し、 前記モード設定信号は、前記同期式メモリの動作モード
   を決定するために出力されることを特徴とするプロセッ
   サ。
4. 【請求項４】前記プロセッサは、前記モード設定信号を
   前記同期式メモリの初期設定時に出力することを特徴と
   する請求項３に記載のプロセッサ。
5. 【請求項５】前記プロセッサは、前記プロセッサコアー
   と前記モードレジスタとを接続するアドレスバス及びデ
   ータバスとを具備し、 前記アドレス信号は、前記アドレスバスを介して伝達さ
   れ、 前記データ信号は、前記データバスを介して伝達される
   ことを特徴とする請求項３又は４に記載のプロセッサ。
6. 【請求項６】前記制御装置コアーは、前記モード設定信
   号と前記アクセスアドレス信号とを選択して前記アドレ
   ス端子に出力する選択回路を更に具備することを特徴と
   する請求項３乃至５の何れか一つに記載のプロセッサ。
7. 【請求項７】前記プロセッサコアーは、ロウアドレス信
   号とカラムアドレス信号とをあわせた信号を前記アクセ
   スアドレス信号として出力し、 前記制御装置コアーは、前記ロウアドレス信号と前記カ
   ラムアドレス信号とを異なるタイミングで出力すること
   を特徴とする請求項３乃至６の何れか一つに記載のプロ
   セッサ。
8. 【請求項８】前記モードレジスタに保持される情報は、
   前記同期式メモリのＣＡＳ遅延に関する情報であること
   を特徴とする請求項３乃至７の何れか一つに記載のプロ
   セッサ。