JPH10289151A - プロセッサおよびメモリモジュールのためのシステム信号方式 - Google Patents

Abstract

(57)【要約】 【課題】 マルチメディアおよび他の資源集約的な未来
のための柔軟で互換性のある処理を提供する方法と装
置。 【解決手段】 ＤＳＰ／メモリモジュール（４０）に結
合された主演算処理ユニット（１２）を含むコンピュー
タシステム。ＤＳＰ／メモリモジュール（４０）は半導
体メモリ（４２）と、１つまたはそれ以上のディジタル
信号プロセッサ（５６）を含んでいるディジタル信号プ
ロセッサ回路（４４）を含む。ＤＳＰ／メモリモジュー
ル（４０）は、ＳＩＭＭソケットまたはＤＩＭＭソケッ
トのような標準的なメインメモリソケット内に配置され
る。メモリモジュールはまた、スマートモード内にも使
用でき、そのディジタル信号プロセッサ（５６）は主演
算処理ユニット（１２）による検索のためにデータの操
作を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】発明の背景この発明は一般に
コンピュータに関し、特に、コンピュータメモリモジュ
ールに関する。

【０００２】

【従来の技術】これまで数年にわたり、パーソナルコン
ピュータの作動は、マルチメディアを一層指向するよう
になった。マルチメディアコンピュータは典型的に、Ｃ
Ｄ−ＲＯＭ（コンパクトディスク読み出し専用メモリ）
またはＤＶＤ（ディジタル多用途（ｖｅｒｓａｔｉｌ
ｅ）ディスク）、ＦＭ合成またはウエーブ（波形）テー
ブル生成プロセッサ付きのサウンドカード、リアルタイ
ムビデオ機能、３次元グラフィックスのような置き換え
可能な媒体付きの大容量記憶装置を含んでいる。音声合
成（ｓｐｅｅｃｈ ｓｙｎｔｈｅｓｉｓ）や音声認識
（ｖｏｉｃｅ ｒｅｃｏｇｎｉｔｉｏｎ）のような他の
マルチメディア機能は、コンピュータの能力が増大する
につれて、ますます主流になりつつある。

【０００３】しかしながら、サウンド、ビデオ、ファク
シミリ、モデム、コンプレッション（データ圧縮）、デ
コンプレッション（伸長）のようなマルチメディア対応
機能は、資源集約的である。いくつかの機能は、帯域幅
の制限がある。つまり、システムバスの帯域幅を増さな
ければ、機能を拡張できない。典型的なＩＢＭ互換ＰＣ
において、ＰＣＩ（周辺機器接続インターフェイス）が
３３メガヘルツ（３２ビット）で動くのに対し、ＩＳＡ
（産業標準アーキテクチャ）は８メガヘルツ（１６ビッ
ト）で動く。他の諸機能は、プロセッサに制限される。
マルチタスクコンピュータシステムにおいては、主プロ
セッサは、多数の活動の責任を負っている。従って、多
数のプロセッサ命令サイクルを必要とするマルチメディ
ア機能は、システムの速度を落としたりする。さもない
と、正しく実行しなかったりする。これらの機能は、実
行のために大量のメモリを必要とする。大きなメモリ
は、コストの増加を導く。

【０００４】例えば、Ｖ．３４ｂｉｓのような現代的な
機能は、主としてプロセッサにより限定される。波形テ
ーブル合成は大量のメモリを必要とし、メモリにより限
定される。ＭＰＥＧ２のようなデコンプレッション（デ
ータ伸長）は、帯域幅により制限されると共に、計算に
より制限される。インテル社のＣＰＵの速度が増大した
ので、これらのいくつかなホストＣＰＵ上で実行でき
る。しかしこれにより、ホストＣＰＵ上で実行できるユ
ーザアプリケーションに利用可能なＭＩＰＳ（毎秒の１
００万個の命令）が一層少なくなる。増大したクロック
速度はまた、電力消費の増大と、バッテリ寿命の低下を
導く。

【０００５】一つの人気ある方法は、マルチプルアドイ
ンＩＳＡまたはローカルバスカードを使用して、これら
の機能をデスクトップコンピュータ中に提供することで
ある。これらのアドインカードは、ホストに依存し、マ
ルチプルプラットフォーム上で使用できない。例えば、
ＩＳＡカードは、サン・ワークステーションまたはマッ
キントッシュ上で作動できない。ノート型コンピュー
タ、パームトップ、ＰＤＡ（パーソナルディジタルアシ
スタント）には、そうしたＩＳＡカードのためのスペー
スがない。そしてこれらは全て、古典的なフォン・ノイ
マン・ボトルネック、すなわち、ＣＰＵ−メモリ帯域幅
の制限に苦しんでいる。

【０００６】プロセッサ技術は、なまの処理速度の向上
に焦点を当ててきた。一例として、テキサス州ダラスの
テキサスインスツルメント社によるＴＭＳ３２０ファミ
リにおける最近のディジタル信号プロセッサ設計の命令
サイクルタイムは、第１世代が２００ｎｓであったのに
対して、５ｎｓ（ナノ秒）である。計算がチップ内で行
われる限り、これらの装置は妥当なスループットを与え
る。しかし、音声、信号、画像の処理におけるいくつか
のアプリケーションは、メモリを集中的に使用し、プロ
セッサがチップ外のメモリからデータをフェッチし、処
理しなければならないときに、正味の処理速度での利得
が失われる。プロセッサのサイクルタイムの減少と、メ
モリデバイスの密度の増大の結合効果は、ＣＰＵ対メモ
リの帯域幅を更に悪化し、これがコンピュータ設計上の
支配的な問題になっている。

【０００７】コンピュータがデスクトップからラップト
ップへ、ノートブックサイズから手のひらサイズへ進展
するにつれて、フォームファクタ（ｆｏｒｍ ｆａｃｔ
ｏｒ）すなわち装置やデバイスの物理的なサイズ形式と
電力消費が重大になった。ユーザが一層の機能性を要求
するようになれば、ラップトップがデスクトップの性能
を持つであろうと予想されている。

【０００８】単一プロセッサシステムのサイクルタイム
の減少が限界に近づくにつれて、マルチプロセッシング
は、システムのスループットを増大する大きな可能性を
約束している。しかしながら、主として「プロセッサ駆
動」方法とシステム設計の困難、通信プロトコルの開
発、ソフトウェアサポートルーチンの開発のゆえに、マ
ルチプロセッシングはまだ急増していない。アプリケー
ション分割は、加速しつつあるアプリケーションの詳細
な理解を必要とするので、大問題である。ソフトウェア
開発の方法論と分割のツールは、まだ幼年期にある。そ
の上、２つまたはそれ以上のプロセッサを接続する標準
的な方法がない。

【０００９】

【発明が解決しようとする課題】従って、マルチメディ
アおよび他の資源集約的な未来のための柔軟で互換性の
ある処理を提供する方法と装置への需要が起こった。

【００１０】

【課題を解決するための手段】この発明の一実施例によ
れば、この発明は、半導体メモリと、集積回路上でこの
半導体メモリに結合した一つまたはそれ以上のプロセッ
サを含んでなる。集積モジュール上の回路は、システム
処理回路とプロセッサの間の通信を提供し、これによ
り、前記システム処理回路が主メモリとして半導体メモ
リにアクセスでき、またプロセッサに命令できて、デー
タを変換させ、変換されたデータをシステム処理回路の
アクセスのために前記半導体メモリ中に記憶させるよう
にする。

【００１１】この発明は、従来技術を超える重大な長所
を提供する。機能増強を可能にするためにコンピュータ
システムへディジタル信号プロセッサを追加すること
は、ＭＰＵ（主演算処理ユニット）を拡張するのと同様
に容易である。メモリモジュールは、ＩＥＥＥ、ＪＥＤ
ＥＣなどのような組織により標準化されたタイプのフォ
ームファクタ（ｆｏｒｍ ｆａｃｔｏｒ）、例えばＳＩ
ＭＭ（シングル・インライン・メモリ・モジュール）ま
たはＤＩＭＭ（デュアル・インライン・メモリ・モジュ
ール）のようなものを使用できる。

【００１２】ローカル実行のために、異なるアプリケー
ションがＭＰＵによりメモリモジュールへダウンロード
できる。従って、メモリモジュールは、ＭＰＵのソフト
ウェア制御の下に多数の機能性、すなわち、ダウンロー
ド可能な多数の機能をサポートする。

【００１３】このＤＳＰメモリモジュールは、あらゆる
与えられた時間と技術において、ＭＰＵとコプロセッサ
（ｃｏｐｒｏｓｅｓｓｏｒ）の間に可能な最大の帯域幅
を提供する。このＤＰＳ／メモリモジュールは、ＰＣ
（パーソナルコンピュータ）、ＰＤＡ（パーソナルディ
ジタルアシスタント）、ワークステーション、およびそ
の他のコンピュータシステムと共に使用するために、バ
スから独立していると共に、ホストから独立している。

【００１４】このＤＳＰ／メモリモジュールは、多数の
マルチメディア機能にわたりシステムメモリを分割する
ことにより、システムコストを削減する。

【００１５】このモジュールは、コンピュータシステム
の処理能力を容易に拡大するための枠組みを提供する。
既存のシングルプロセッサシステムにメモリモジュール
を追加するだけで、拡張性のある（ｓｃａｌａｂｌｅ）
マルチプロセッサシステムへ変換する。

【００１６】新しい付加価値機能を獲得／提供するため
に、ユーザは自分のプラットフォームを変更する必要は
ない。ＤＳＰ／メモリモジュールとソフトウェアを追加
することにより、ユーザは自分のコンピュータの能力を
増大することができる。

【００１７】この発明の他の実施例により、割込み要
求、ＩＲＥＱ、ＷＡＩＴ信号付きのメモリモジュール
が、この願書の中に更に詳細に説明される。これらの信
号（そのタイミングとホストメモリコントローラへの関
係を含む）の実施の仕方を説明する他の実施例により、
６つのオプションが提示される。

【００１８】

【発明の実施の形態】図面の図１ないし図１２を参照す
ることにより、この発明を最も良く理解できるが、この
図面において同一の番号は同一の要素に使用されてい
る。

【００１９】図１は、先行技術のコンピュータシステム
１０を図示する。主演算処理装置（以下にＭＰＵと言
う）１２は、１つまたはそれ以上のパスを通じて他の電
子デバイスと通信する。図１において、ＭＰＵ１２は、
メモリ管理ユニット（ＭＭＵ）１４、ＰＣＩブリッジ１
６、ＡＴインターフェイスユニット１８、ＰＣＭＣＩＡ
（パーソナルコンピュータメモリカードインターナショ
ナルアソシエーション）ブリッジ２０へ結合されてい
る。ＭＭＵ１４は、典型的にベンダが仕様したバスであ
るバス２４を経由して、ＭＰＵ１２をメインメモリ２２
へ結合している。メインメモリ２２は、標準的なフォー
ムファクタ（ｆｏｒｍ ｆａｃｔｏｒ）内にパッケージ
された多数のメモリモジュール２６で典型的に形成され
る。最もポピュラーなフォームファクタ（ｆｏｒｍ ｆ
ａｃｔｏｒ）は、現在はＳＩＭＭであるが、しかしＤＩ
ＭＭが人気を獲得しつつある。

【００２０】ＰＣＩブリッジ１６は、ＭＰＵ１２をＰＣ
Ｉローカルバス２４へ接続する。ＰＣＩローカルバスは
１枚またはそれ以上の周辺カード３０のためにスロット
を提供する。ＰＣＩバスはＡＴバスよりも速いので、ビ
デオ／グラフィックカードのような、より高速な周辺機
器にＡＴバスが使用される。

【００２１】ＡＴインターフェイスユニット１８は、Ｍ
ＰＵ１２をＡＴバス３２（ＩＳＡ−産業標準アーキテク
チャ−ＢＵＳとしても知られている）に結合する。ＡＴ
バス３２は、１枚またはそれ以上の周辺カード３４を受
け入れる。ＰＣＭＣＩＡブリッジ２０は、ＡＴインター
フェイスに結合され、またＰＣＭＣＩＡバス３６を供給
して、ノート型コンピュータに一般に使用される外部交
換可能周辺機器３８（「ＰＣカード」の名でも知られて
いる）を支持する。

【００２２】１つまたはそれ以上のプロセッサを有する
カードを、既存のＰＣプラットフォームへ追加すること
は、ＩＳＡバス３２または最近ではＰＣＩバス２８を経
由すれば可能である。ＩＳＡ３２バスは数年前に開発さ
れ、多くのポピュラーなカードがこの標準に加入してい
る。しかしながら、ＩＳＡカード上のＭＰＵとプロセッ
サの間の帯域は８ＭＨｚ^* １６ビット／秒に制限され
る。この帯域幅の制限のために、今日いくつかの健全な
アプリケーションを走らせることができない。のちに、
ＰＣＩバスが標準バスとして提案された。これの帯域幅
は３３ＭＨｚ^* ３２ビット／秒に制限される。いずれの
場合も、コンピュータ技術はバス技術よりも速く進歩し
てきた。

【００２３】バスのトラヒックをいくらかでも減少させ
るために、ＭＭＸ技術が現在利用可能である。ＭＭＸ技
術は増強された命令セットを通じて、ＭＰＵがいくつか
のマルチメディア機能を遂行できるようにするが、大き
な短所を有する。処理のために、データをＭＰＵ１２か
ら移動しなければならない。これは大きなバストラヒッ
クになって、ＭＰＵ１２に負荷がかかり、一層速いプロ
セッサが必要となる。例えば、毎秒３０フレームの速度
でＭＰＥＧ２画像音声デコードするためには、２２５Ｍ
Ｈｚのペンティアムプロセッサが必要と推定される。Ｍ
ＭＸ命令を供給するために、ＭＰＵ１２を浮動小数点モ
ードから固定小数点モードへ切り換えなければならな
い。モード間の切り替えにはかなりのオーバーヘッドが
あり、（スプレッドシートのような）浮動小数点のアプ
リケーションと、固定小数点のアプリケーションの両方
を使用するマルチタスキングシステムでは、切り替えが
頻繁になり得る。

【００２４】図２は、本書で「Ｂａｓａｖａ」技術と呼
ぶ概念を使用して、図１に示されたアーキテクチャに関
連する多くの問題への一つの解決を提供するＤＳＰ／メ
モリモジュールを図示する。ＤＳＰ／メモリモジュール
４０は、基板４６上に配置された一つまたはそれ以上の
メモリ回路４２とＤＳＰ回路４４を含む。基板４６上に
多数の接点４８が形成されて、これによりＤＳＰ／メモ
リモジュール４０が、ＭＰＵ１２を収容するボードへ電
気的に接続される。好ましい実施例において、ＤＳＰ／
メモリモジュールは、ＳＩＭＭスロットまたはＤＩＭＭ
スロットのような標準的なメモリスロットへ挿入され
る。

【００２５】作動において、ＤＳＰ／メモリモジュール
４０は、メモリバス２４へ接続されたスロット内でコン
ピュータのシステムボード上へ配置される。ＤＳＰ／メ
モリモジュールのＤＳＰ機能は、最初はＭＰＵ１２にト
ランスペアレントである。ＤＳＰ／メモリモジュール４
０は、ＤＳＰ機能が使用可能にされるまで、標準的なメ
モリモジュール２６として作動する。（詳細は後述する
が）一度使用可能にされると、ＭＰＵ１２は多数のレジ
スタを通じてＤＳＰ回路４４を制御可能であり、メモリ
回路４２の全部または一部を使用してＤＳＰ回路４４へ
データを渡したり、ここからデータを受けたりする。

【００２６】ディジタル信号処理、音声処理、画像処理
は、分割され同時的に実行されるのに適している。適当
なオンチップ（ｏｎ−ｃｈｉｐ）メモリにより、いくつ
かの内蔵した（ｓｅｌｆ−ｃｏｎｔａｉｎｅｄ）タスク
を平行して実行できる。典型的に、非常に大きなデータ
のセットに適用される小さなルーチンまたは演算があ
る。例えば、音声または画像の処理において、未知の入
力ベクトルは、いくつかの記憶された参照ベクトルと比
較される。典型的に、未知のベクトルと既知の参照ベク
トルの間の類似の尺度として、ユークリッド距離が使用
される。この計算は、参照ベクトルをメモリから取っ
て、未知の入力ベクトルが保留されているＭＰＵ１２へ
もたらし、ユークリッド距離計算を実行し、計算された
結果をメモリへ戻して記入することを含む。多数の参照
ベクトルをＭＰＵ１２へ移すことは、バス上のデータの
トラヒックを増加させる。しかしながら、ＤＳＰ／メモ
リモジュール４０を使用して、予めＤＳＰ／メモリモジ
ュールにロードされた参照ベクトルを記憶しているメモ
リへ入力ベクトルを移し、局所でユークリッド計算を実
行し、局所で結果を記憶する。今やＭＰＵ１２はＤＳＰ
／メモリモジュール４０から結果を取ってくるだけでよ
い。これはいくつかの利点をもたらす。第１に、ＭＰＵ
１２は結果を比較するだけでよいので、バス上のデータ
のトラヒックが減少する。第２に、ＤＳＰ／メモリモジ
ュールが、サイクルを集約的に用いるユークリッド計算
を実行している間に、ＭＰＵは他のタスクを自由に実行
できる。第３に、バスのトラヒックが減少するので、電
力消費が減少し、電池の寿命の増加を導くが、これはポ
ータブルシステムのユーザにとって重要な特徴である。

【００２７】ＤＲＡＭ密度の増大と共に、音声ダイアル
のようなメモリを集約的に用いるアプリケーションで、
典型的に１メガビットのメモリを必要とするものが、Ｄ
ＳＰ／メモリモジュール４０上で容易にサポートできる
ようになった。

【００２８】図３は、ＭＰＵ１２、メモリ回路４２、Ｄ
ＳＰ回路４４の間のインタラクションを示す図式であ
る。コンピュータシステムのメインメモリは、一般に
「バンク」に分割され、各バンク５０は一つまたはそれ
以上のメモリモジュールを含んでなる。図３のコンピュ
ータシステムにおいて、ＢＡＮＫ０、ＢＡＮＫ１、ＢＡ
ＮＫ２、ＢＡＮＫ３の４つのバンクが示されている。Ｂ
ＡＮＫ３はＤＳＰ／メモリモジュール４０を含む（いず
れのバンクもこのモジュールを含み得るが）。他の場合
は、全てのバンク５０が１つのＤＳＰ／メモリモジュー
ルを含み得る。

【００２９】各バンク５０は関連のアドレス空間を有
し、これを通じてＭＰＵ１２が（ＭＭＵ１４経由で）メ
モリをアドレス指定する。ペンティアム型のプロセッサ
については、アドレス範囲は０から４ギガバイトまでで
ある。典型的に、実際のメモリアドレスは遙かに小さい
範囲内にあり、例えば０から６４メガバイトである。Ｂ
ＡＮＫ３に関連するアドレス空間内で、一定範囲のアド
レスがＤＳＰ回路４４に関連する複数の制御レジスタ５
２に割り当てられ、ＤＳＰ回路が使用可能にされている
ときに使用される。これらの制御レジスタの詳細は後述
する。更に、メモリの一部分を共用記憶域として、すな
わち、ＭＰＵ１２とＤＳＰ５６（単一モジュール上に複
数のＤＳＰも使用可能）の両方で使用するために、指定
できる。ＤＳＰ５６は、典型的にディジタル信号プロセ
ッサであるが、あらゆるタイプのプログラム可能なプロ
セッサに替えることができる。メインメモリに加えて、
ＤＳＰ回路４４はまた、情報の一時的な記憶のために、
ローカルメモリ５８（好ましくはスタティックランダム
アクセスメモリ）を有する。

【００３０】ＤＳＰ回路４４が使用可能でないとき
（「標準モード」）、ＤＳＰ／メモリモジュールは標準
的なメモリモジュールとして作動する。図３の図式にお
いて、ＭＰＵ１２はＢＡＮＫ３の全メモリアドレス空間
に単独のアクセスをすることができ、他の全てのメモリ
バンク５０と同様である。ＤＳＰ／メモリモジュールが
そのＤＳＰ回路を使用可能にしたとき（「スマートモー
ド」）、ＭＰＵ１２は制御レジスタ５２に書き込んでＤ
ＳＰ機能を制御し、また共用記憶域を介してＤＳＰ回路
４４とデータの転送をやり取りする。

【００３１】第３のモードである構成モードにおいて、
ＭＰＵ１２は、ＤＳＰ／メモリモジュール４０のメモリ
空間内にある指標（ｉｎｄｅｘ）レジスタとデータレジ
スタを経由して、ＤＳＰ／メモリ空間内に存在する制御
レジスタ５２とローカルメモリ５４にアクセスできる。
電源投入に際して、これらの制御レジスタは、ＤＳＰ／
メモリモジュール４０のアドレス空間のベースに位置す
る。構成モードの目的は２重である。第２に、構成モー
ドはＭＰＵ１２を使用可能にして、モジュール情報構造
（ＭＩＳ）と呼ばれるＤＳＰ／メモリモジュール４０に
関する特定情報を読めるようにする。ＭＩＳは、ＤＳＰ
／メモリモジュール４０上で利用可能なメモリのサイ
ズ、複数のローカルメモリのサイズ、利用できるプロセ
ッサのタイプに関する情報を含んでいる。ＭＰＵ１２は
このＭＩＳにアクセスし、将来の参照と動作のためにこ
の情報を記録する。ＭＩＳは典型的にＲＯＭのような遅
いメモリ内に記憶され、データレジスタから読み出す前
に、ＭＰＵ１２がＤＳＰＳＲ内のステータスビットをポ
ールしなければならない。ビットの詳細は以下に説明す
る。第２に、制御レジスタ５２と共用記憶域５４のベー
スアドレスを、メモリ境界内の希望のアドレスへ再配置
するために、構成モードが使用される。デフォルトベー
スアドレスがゼロであること、すなわち、制御レジスタ
がバンク５０の開始アドレスに配置されていることに注
意されたい。

【００３２】モード間の切り替えの好ましい手順を、以
下に提供する。標準モードから構成モードへ切り換える
には、ＭＰＵ１２が一つのシグネチャパターン（ｓｉｇ
ｎａｔｕｒｅ ｐａｔｔｅｒｎ）を、ｎ回連続して、そ
のアドレス空間内に配置されたシグネチャレジスタ（ｓ
ｉｇｎａｔｕｒｅ ｒｅｇｉｓｔｅｒ）に、書き込む。
このシグネチャパターンは、一定回数、他のどんなアク
セスもなしに、書き込まれる。例えば、「Ａ３２０」と
いうシグネチャパターンは、４回連続して、ＳＩＧＲレ
ジスタに書き込まれて、構成モードに入る。

【００３３】構成モードから標準モードへ切り換えるに
は、ＭＰＵ１２がＤＳＰＬＯＣレジスタへ、制御レジス
タのベースアドレスをそこへ再配置したい「再配置アド
レス」を書き込む。制御レジスタを再配置したくなけれ
ば、ＤＳＰＬＯＣレジスタへ「０」を書き込む。再配置
アドレスを書き込んだのちに、ＭＰＵ１２がＳＩＧＲ／
指標レジスタにシグネチャパターンを書き込む。

【００３４】標準モードからスマートモードへ切り換え
るには、ＭＰＵ１２が一つのシグネチャパターンを（ｎ
＋１）回、連続して、そのアドレス空間内に配置された
シグネチャレジスタへ書き込む。例えば、「Ａ３２０」
というシグネチャパターンは、５回連続して、ＳＩＧＲ
レジスタに書き込まれる。

【００３５】何かの理由でコンピュータがリセットまた
は閉鎖すれば、コンピュータを閉鎖させる前に、ＯＳ内
のドライバが標準モードへモジュールを戻す。代わり
に、電源投入時に、ブートシーケンスが常にモジュール
を標準モードへ決める。

【００３６】制御レジスタ モジュールの運用モードの制御は、図９ないし図１１に
関連して示されるモジュールコントローラ内に定義され
るシグネチャ、制御、状態、通信レジスタを通じて遂行
される。これらのうちのいくつかはＭＰＵ１２だけにア
クセス可能であり、いくつかはＤＳＰ５６だけにであ
り、いくつかはＭＰＵ１２とＤＳＰ５６の両方にアクセ
ス可能である。ＭＰＵ１２とＤＳＰ５６について、これ
らのレジスタのいくつかがマークされると「予約され
る」ことに注意されたい。標準モードにおいては、シグ
ネチャレジスタ（ＳＩＧＲ）のみが、ＭＰＵ１２へアク
セスできる。他のレジスタは、ＤＳＰ／メモリモジュー
ル４０が構造内にあるか、またはスマートモードで動作
のときにだけ存在する。

【００３７】初期には、これらのレジスタは、関連する
バンク５０の最初の３２バイトの中へマップされる。

【００３８】

【表１】

【００３９】

【表２】

【００４０】

【表３】

【００４１】ＳＩＧＲレジスタ シグネチャレジスタは、標準モードのときにだけ定義さ
れる。ＤＳＰ／メモリモジュール４０は、有効なシグネ
チャパターンをこの位置へ書き込む全てのＭＰＵをモニ
タし（一方それはモジュール上に典型的に利用可能な標
準メモリに書き込む）。このモジュールが構成モードで
動作するとき、このレジスタは指標レジスタとして再定
義される。このモジュールはなおシグネチャパターン
（例えば「Ａ３２０」）の書き込みをモニタするが、Ｄ
ＳＰＬＯＣレジスタの書き込みの後でこれが起きた場合
は、このモジュールは標準モードへ戻る。スマートモー
ドの間に、このレジスタは指標レジスタとして再定義さ
れる。

【００４２】指標レジスタ 構成モードとスマートモードで利用できる指標レジスタ
は、ＤＳＰＣＲなどの他のレジスタへのアクセスを使用
可能にする。ＭＰＵ１２は、このレジスタへのアクセス
を希望する制御レジスタのアドレスを書き込まなければ
ならない。

【００４３】データレジスタ データレジスタは、構成モードとスマートモードで使用
可能な読み書きレジスタである。ＭＰＵ１２がこのレジ
スタにデータを書き込むが、このデータは、指標レジス
タ内に予めアドレスが設定されている適当な制御レジス
タ５２へ、モジュールにより転送される。

【００４４】指標レジスタとデータレジスタは、ハード
ウェア回路のインプリメンテーションを容易にするため
に定義されている。その理由は、高速ページモードでの
タイトなメモリアクセスタイミングに一致することは、
最も充足困難だからである。理想的なのは、全ての制御
レジスタ５２をホストＭＰＵ１２が直接アクセスできる
ことである。

【００４５】ＤＳＰＬＯＣレジスタ ＤＳＰＬＯＣは１６ビットの読み書きレジスタで、ＭＰ
Ｕ１２が制御レジスタのベースをＭＰＵのアドレス空間
内の他のアドレスで、しかしモジュールのアドレス限界
内へ再配置できるようにするものである。

【００４６】ＤＳＰ制御レジスタ（ＤＳＰＣＲ） 図４ａに示すＤＳＰＣＲは１６ビットの読み書きレジス
タで、ＤＳＰ演算の制御、ＭＰＵの割込み、メモリバス
のアービトレーション、標準モードとスマートモードの
切り替え、レベル割込みのクリアのために使用される。
個別のビットの定義は、下記の通りである。

【００４７】ＤＳＰの特定のビットにはいくつかの保護
が含まれているが、ＤＳＰの特定のビットにより演算が
完全になってはいないことに、注意すべきである。こう
して、ユーザはＤＳＰの演算を考慮しながら、ＤＳＰＣ
Ｒをプログラムしなければならない。ＤＳＰＣＲビット
は、表４に説明する。

【００４８】

【表４】

【表５】

【表６】

【００４９】ＤＳＰステータスレジスタ 図４ｂに示すＤＳＰＳＲは、１６ビットの読取り専用レ
ジスタである。それは、ＤＳＰ演算、ＭＰＵ１２のモジ
ュール割込み、メモリ／ＤＳＰバスのアービトレーショ
ンを監視するために使用される。個別のビットの定義は
下記の通り表５内に示す。

【００５０】

【表７】

【表８】

【００５１】ＤＳＰＴＸＤは、ホストＭＰＵ１２と通信
するためにＤＳＰに使用される１６ビットレジスタであ
る。ＭＰＵ１２はこのレジスタに読み込みアクセスのみ
を行い、このレジスタに書き込むＭＰＵは全て無視され
る。ＤＳＰはこのレジスタに書き込みアクセスのみを行
い、このレジスタからＤＳＰが読み込もうとすると、必
ずデータが無効になる。このレジスタに書き込むＤＳＰ
は、割込み解禁ならば、ＭＰＵ１２へＴＸＦＵＬＬ割込
みを生成する。同様に、このレジスタから読み込むＭＰ
Ｕ１２は、割込み解禁にならば、ＤＳＰへＴＸＥＭＰＴ
Ｙ割込みを生成する。

【００５２】ＤＳＰＲＸＤは、ＤＳＰと通信するために
ＭＰＵ１２が使用する１６ビットレジスタである。ＭＰ
Ｕ１２はこのレジスタに書き込みアクセスのみを行い、
このレジスタからＭＰＵ１２が読み込もうとすると、必
ずデータが無効になる。ＤＳＰはこのレジスタへ読み込
みアクセスのみを行い、このレジスタへ書き込むＤＳＰ
は全て無視される。このレジスタから読み込むＤＳＰ
は、割込み解禁されたＭＰＵ１２へＲＸＥＭＰＴＹ割込
みを生成する。同様に、このレジスタに書き込むＭＰＵ
１２は、割込み解禁にならば、ＤＳＰへＲＸＦＵＬＬ割
込みを生成する。

【００５３】ＭＰＵ１２ステータスレジスタ 図４ｃに示すＰＣＳＲは、ＤＳＰ／メモリモジュール４
０がスマートモードにあるときに、Ｉ／Ｏアドレス００
５２ｈに配置されるＤＳＰへの１６ビット読取り専用レ
ジスタである。複数のホスト通信レジスタのステータス
を決定するためのＤＳＰ空間に、これを使用する。表６
に、そのビットを定義する。

【００５４】

【表９】

【００５５】ビットＩ／Ｏレジスタ（予備） ＢＩＯＲは、ＤＳＰ／メモリモジュール４０がスマート
モードにあるときに、Ｉ／Ｏアドレス００５３ｈに位置
するＤＳＰへの１６ビット読み書き‖読取り専用レジス
タである。ＢＩＯＲは、（図１２に関連して説明される
ような）アナログフロントエンドから情報を受け取り、
これによりＤＳＰ／メモリモジュール４０が、ライン−
イン／アウト、マイクロフォン入力、電話線またはセル
電話接続のような外部信号を通じて、情報を受け取れる
ようにする。

【００５６】システム構成レジスタ 図４ｄに示すＳＹＳＣＦＧレジスタは、ＤＳＰ／メモリ
モジュール４０がスマートモードにあるときに、Ｉ／Ｏ
アドレス００５４ｈに位置するＤＳＰへの１６ビット読
み書きレジスタである。ＣＬＫＭＤ１＝０、バスアービ
トレーション、グローバルデータページング、外部メモ
リ構成およびページングのときに、ＤＳＰへのクロック
入力の周波数を制御するために、ＤＳＰがこれを使用す
る。

【００５７】

【表１０】

【表１１】

【００５８】ハンチングプロトコル ＤＳＰ／メモリモジュール４０を接続する以前に適当な
ドライバが設置されていれば、システム電力が巡回し、
ドライバが呼び出され、自動的に全空間を探索し、どこ
にＤＳＰ／メモリモジュール４０外地するかを識別す
る。ＤＳＰ／メモリモジュール４０が位置する場所を確
認するプロトコルと手順は、ハンチングプロトコルと呼
ばれる。ＭＰＵ１２は、ドライバの制御の下に、図５に
示すようにＤＳＰ／メモリモジュール４０を配置する。

【００５９】ブロック６０とブロック６２において、Ｍ
ＰＵ１２はシグネチャすなわち固定したパターン、例え
ばＡ３２０を、メモリ空間の一端から開始して上方へ
（または下方へ）の各メモリ空間に、ｎ回書き込む。ｎ
は典型的に４の数であるが、他のどんな数でもあり得
る。しかし、それはハードウェアが決定するドライバに
より指定されなければならない。この固定したパターン
は、シグネチャパターンと呼ばれる。

【００６０】ブロック６４で、ＭＰＵ１２は、この固定
したパターンを書き込んだメモリ位置を読み込む。ブロ
ック６６の決定において、読まれた値が書かれた値に一
致すれば、それからＭＰＵ１２がアドレスカウンタを進
めて、次に続くメモリ位置について、上記の処理を繰り
返す（ブロック６８とブロック７０）。

【００６１】決定ブロック６６で、読まれた値がちょう
ど書かれた値に一致しなければ、そしてそれが所定の応
答値（例えば、シグネチャの補数）に等しければ、それ
がＤＳＰ／メモリモジュール４０の位置を決めたと、ド
ライバは仮定する。このアドレス値が、シグネチャレジ
スタ（ＳＩＧＲ）のアドレスである。ドライバは、この
アドレスを将来の参照のために記憶する。決定ブロック
７２でデータが応答値に等しいと読まれなければ、その
ときはエラー信号が発生する。

【００６２】メモリマッピング 構成モード 図６は、ＤＳＰ／メモリモジュール４０が構成モジュー
ルにあるときに、ＭＰＵ１２から見たメモリマップを図
示する。上記のように、ＭＰＵ１２がＤＳＰ／メモリモ
ジュール４０上のＤＳＰ回路４４を使用することを決定
すると、シグネチャパターンを、ｎ回、直接ＳＩＧＲレ
ジスタに書き込む。これがモジュールを構成モードへ切
り換える。モジュール上のＤＳＰ５６はまだ電源が入っ
ていない。ＭＰＵ１２は、モジュールに関する情報を得
るために、ＳＩＧＲレジスタに従っていくつかのアドレ
スにアクセスできる。モジュール情報構造（ＭＩＳ）メ
モリ７２内の数バイト長に記憶されるヘッダの形式に、
これはなり得る。このヘッダは、ＤＳＰ／メモリモジュ
ール４０上のＤＳＰのタイプ、ＤＳＰ／メモリモジュー
ル４０が３２ビットプロセッサであるか、または１６ビ
ットプロセッサであるか、ＤＳＰ関連のローカルメモリ
５８のサイズ、ＤＳＰ／メモリモジュール４０上のメモ
リのサイズ、その他関連情報を指定する。ドライバは、
この構成ヘッダを将来の参照のために保存する。（何か
の理由でＰＣ上に電力が再生すれば、ＤＳＰ／メモリモ
ジュールは、常に標準モードで立ち上がる。）

【００６３】ＳＩＧＲレジスタに続いて、現在利用可能
な適切な制御レジスタ５２を使用して、ＭＰＵ１２は、
ＤＳＰのローカルメモリ５８にプログラムとデータをダ
ウンロードする。（これは、ＤＳＰ５６に関連するロー
カルメモリをパワーアップしなければならないが、ＤＳ
Ｐ５６はオフのままであることを意味する。）

【００６４】構成モードで利用可能なＤＳＰＬＯＣレジ
スタにより、ＭＰＵ１２がＳＩＧＲおよび他の制御レジ
スタをＤＳＰ／メモリモジュール４０上の他の位置へ再
配置することができる。ＭＰＵ１２は、制御レジスタ５
２を新アドレスへ移動させないと決定した場合も、ＤＳ
ＰＬＯＣレジスタへ０を書き込まなければならない。次
にＭＰＵ１２はシグネチャパターンＡ３２０をＳＩＧＲ
レジスタへ書き込んで、モジュールを構成モードから標
準モードへ切り換える。

【００６５】スマートモード ＭＰＵ１２がＤＳＰ／メモリモジュール上のパワーを呼
び出すとき、モジュール上に利用可能なメモリがあるか
どうかを最初に決定する。現在のいくつかのアプリケー
ションは、ＤＳＰ／メモリモジュール４０のアドレス空
間内の割当てメモリを有し得る。従って、ＭＰＵ１２
は、あらゆる既存のアプリケーションメモリを、新しい
ロケーションへ移動する。代わりに、ＭＰＵ１２は、制
御レジスタをＤＳＰ／メモリモジュール上の他のアドレ
スへ再配置することを決定し得る。制御レジスタ５２の
アドレスを再配置するために、ＭＰＵ１２は、上記のＤ
ＳＰ／メモリモジュール４０の構成モードへ入る。構成
モードでのＤＳＰＬＯＣレジスタは、ＭＰＵ１２がＳＩ
ＧＲレジスタおよび他の共用レジスタを、ＤＳＰ／メモ
リモジュール４０上の他のロケーションへ再配置するこ
とを可能にする。この柔軟性が必要な理由は、ＳＩＧＲ
レジスタ上で重複する割当てメモリを有するＤＳＰ／メ
モリモジュール４０に、ＭＰＵ１２が予めアプリケーシ
ョンを割り当てられているかも知れないからである。Ｍ
ＰＵ１２は、構成モードから標準モードへ、また標準モ
ードからスマートモードへ切り替わる。スマートモード
において、ＭＰＵ１２は、必要なディジタル信号処理プ
ログラムとデータを、ＤＳＰ５６のローカルメモリ５８
へダウンロードする。制御レジスタへ書き込むことによ
り、ＭＰＵ１２はＤＳＰ５６を開始できる。

【００６６】ベースレジスタへの書き込みに加えて、Ｍ
ＰＵ１２は、ＤＳＰに関連するＳＲＡＭ上の共用メモリ
サイズレジスタへ書き込むが、後者はホストＭＰＵ１２
とＤＳＰ５６の間の共用メモリの量を指定する。共用メ
モリは、ＭＰＵ１２と同様にＤＳＰ５６からもアクセス
できる。

【００６７】共用メモリがＭＰＵにより０と指定されれ
ば、次にＤＳＰ／メモリモジュール４０はスマートメモ
リモードになるように命令される。この場合、制御レジ
スタ５２だけがＭＰＵでアクセス可能である。ＭＰＵ１
２から見たメモリマップの略図が図７に示される。この
モードでは、ＭＰＵは制御レジスタ５２から読み書きで
きる。ＭＰＵは、制御レジスタ５２を通してＭＩＳ７２
にアクセスでき、また制御レジスタＬＭ＿ＲＷ＿ＡＤＤ
Ｒ、制御レジスタＬＭ＿ＲＷ＿ＤＡＴＡ、制御レジスタ
ＬＭ＿ＡＤＲ＿ＯＦＦＳＥＴを通じてローカルメモリ５
８（ＤＳＰ＿ＰＭはＤＳＰのローカルプログラムメモリ
であり、ＤＳＰ＿ＤＭはＤＳＰのローカルデータメモリ
である）にアクセスでき、また、制御レジスタＤＳＰＴ
ｘＤ、制御レジスタＤＳＰＲｘＤを通じて、ＭＰＵは、
ＤＳＰ５６のＩ／Ｏレジスタ７４へアクセスできる。

【００６８】しかしながら、もし共用メモリがＭＰＵに
より０でない値に指定されれば、そのモードはスマート
共用メモリとして参照される。このモードでは、指定さ
れた額のメモリが、ＭＰＵとＤＳＰの間の共用メモリと
して利用できる。図８は、スマート共用モードのＭＰＵ
１２から見たメモリマップを図示する。

【００６９】スマートメモリモードにおいて、ＭＰＵ１
２は最初にセマフォビットを読み、これをテストして、
共用メモリが現在ＤＳＰによりアクセスされているかど
うかを決定し、もし使用されていなければ、ＭＰＵは共
用メモリにアクセスするのに先立って、前記セマフォビ
ットをセットする（そして、アクセスが完了すれば、こ
のビットを「０」に返す）。しかしながら、セマフォビ
ットが既にセットされていて、ＤＳＰ５６が現在共用メ
モリ５４にアクセス中であることを示すならば、ＭＰＵ
１２は共用メモリ要求ビット（ＤＳＰＣＲレジスタ中に
手動保留ビットと言及されている）へ「１」を書くこと
ができる。この書き込みは、ＤＳＰ／メモリモジュール
４０のハードウェアモジュールにより検出される。次に
モジュールコントローラは、ＤＳＰ５６を保留させるの
に適当な動作をする。すなわち、モジュールコントロー
ラは、共用メモリ５４へのＤＳＰのアクセスを停止し
て、ＭＰＵ１２への共用メモリ５４のアクセスを返す。
従って、共用メモリ要求ビットは、共用メモリをＤＳＰ
５６が使用中でも、ＭＰＵが共用メモリへのアクセスを
要求できるようにする。

【００７０】代案として、共用メモリへのアクセスを速
くするために、このプロトコルを避けることができる。
しかしながら、このプロトコルの回避は、ＭＰＵ共用メ
モリの要求に応答するのに充分に速いハードウェア、ま
たはデュアルポートＤＲＡＭも使用を、必要とする。

【００７１】モジュールインプリメンテーション 図９から図１２は、ＤＳＰ／メモリモジュール４０とＤ
ＳＰ回路４４の種々な実施例を図示する。図９に示す実
施例では、ＭＭＵ１４（図１参照）からのデータとアド
レスのバス７５をモジュールコントローラ７６が受け取
る。メモリとアドレスのバス７５はまた、一つまたはそ
れ以上のＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）７８に結合されていて、これらがＤＳＰ／メモリモ
ジュール４０上の従来のメモリを形成する。その上、一
つまたはそれ以上のＤＰＲＡＭ（デュアルポートランダ
ムアクセスメモリ）８０がモジュールコントローラに結
合されている。ＤＰＲＡＭは、モジュールコントローラ
７６によりマップされて、共用メモリとして指定された
アドレスになっている。ＤＰＲＡＭ８０の出力はＤＳＰ
ローカルバス８２に結合されて、後者はモジュールコン
トローラ７６を、ＤＳＰ５６、共用メモリ５８、（オプ
ションとして）ＣＯＤＥＣ（コンプレッサ／デコンプレ
ッサ）８４に結合している。

【００７２】このモジュールは、ＭＭＵから来る標準メ
モリバス信号を有する。例えば、ＳＩＭＭ、ＤＩＭＭに
典型的に見出されるアドレス線、データ線、制御線、ま
たはノート型コンピュータに、ＰＣ、ＰＤＡに見いださ
れる他のメモリ拡張モジュールがある。このプロトタイ
プは、上述した演算の標準モード、構成モード、スマー
トモードを有する。

【００７３】演算において、モジュール上のＤＲＡＭ
は、ＭＰＵ１２とＤＳＰ５６に共用されていない。標準
モードにおいて、ＤＳＰ／メモリモジュール４０の全メ
モリ空間にわたるＤＲＡＭ７８へ、ＭＰＵ１２が読み書
きする。しかしながらスマートモードにおいては、ＭＰ
Ｕ１２による共用メモリ５４への読み書きを、モジュー
ルコントローラ７６が、ＤＲＡＭの対応するロケーショ
ンの代わりに、ＤＰＲＡＭ８０へパスする。ＤＳＰ５６
はＤＰＲＡＭ８０にだけ読み書きでき、ＤＲＡＭ７８に
対してはできない。この構成は、ＭＰＵ１２とＤＳＰ５
６の間のメモリアクセスの競合を減少する。

【００７４】制御レジスタ４２とＭＩＳ７２は、モジュ
ールコントローラ７６内にインプリメントできる。

【００７５】図１０にＤＳＰ／メモリモジュール４０の
第２実施例を示すが、そのモジュールコントローラ７６
は、ＤＲＡＭ７８へアクセスを、スイッチ８６を通じ
て、データおよびアドレスのバス７５とＤＳＰローカル
バス８２の間で切り換える。しかしながら、ＭＰＵ１２
はＤＲＡＭ７８内の共用アドレスよりも高い優先度を有
し、ＤＳＰ５６とＭＰＵ１２が同時にＤＲＡＭ７８へア
クセスしようとしたときは、モジュールコントローラは
ＤＳＰ５６を保留させて、ＭＰＵメモリバス７５へ切り
換える。

【００７６】ＭＰＵメモリバスは、通常のデータ線、ア
ドレス線、制御線からなる典型的なメモリバスである。
ＤＲＡＭ５８へのＭＰＵのアクセスはトランスペアレン
トである、すなわち、ＭＰＵ１２がどんな遅延をも受け
ないように、モジュールコントローラ７６が切り替えを
遂行する。ＭＰＵ１２に関する限り、通常のメモリ拡張
モジュールとして、ＤＲＡＭ７８だけをモジュールが含
むとしても、ＭＰＵ１２はＤＲＡＭ７８へのアクセス
に、同一の遅延を受ける。

【００７７】トランスペアレントな切り替えを提供する
ためには、ＤＳＰ／メモリモジュールの公称速度定格よ
りも速い速度定格のＤＲＡＭ７８を使用する必要があ
る。例えば、７０ｎｓのＤＳＰ／メモリモジュールを提
供するためには、僅かな切り替え遅れを補償するため
に、６０ｎｓのＤＲＡＭを使用する必要がある。

【００７８】図１１は、ＤＳＰ／メモリモジュールの第
３実施例を図示する。この実施例においては、ＭＰＵメ
モリバス７５とＤＳＰローカルバス８２の間の切り替え
の遅延のゆえに、ＷＡＩＴ信号を備えている。複数のバ
スの間の切り替えがあるときに、切り替え発生中のＭＰ
Ｕのアクセスを保留することを表明できる。このＷＡＩ
Ｔ信号は、追加の線を使用するか、または既存の標準メ
モリバス信号の組合わせを使用する、例えば、リフレッ
シュ信号と書き込み信号の独自な組み合わせで、ＭＭＵ
とＭＰＵ１２へ、ＷＡＩＴが表明されたことを通知す
る。代わりに、将来の標準メモリモジュールにおいて、
独立の信号線またはメモリが割り当てられるかも知れな
い。

【００７９】さらに、この実施例はまた、ＭＰＵ１２の
ような外部デバイスへモジュールが割込みを送れるよう
にする、割込み要求信号（ＩＲＥＱ）をサポートする。
この割込みは、例えば、ＤＳＰがそのタスクを完了した
ことをＭＰＵ１２へ通知する。例えば、ＭＰＵ１２は、
波形テーブルの音（ｗａｖｅｔａｂｌｅ ｓｏｕｎｄ
ｓ）への翻訳のためにデータを共用メモリに配置でき、
演算が完了したときにＤＳＰがＭＰＵ１２に割込み可能
にすることにより、ＤＳＰ５６により変換が行われてい
る間に、ＭＰＵ１２が他のタスクを行うことができる。
このＩＲＥＱ信号は、既存の標準メモリバス信号の組み
合わせを使用して実行できる。例えば、リフレッシュ信
号と書き込み許可信号の組み合わせを使用して、ホスト
にペンディングサービス要求の信号をすることができ
る。代わりに、将来の標準メモリモジュールにおいて、
独立の信号線またはメモリが割り当てられるかも知れな
い。

【００８０】以下の節は、ＷＡＩＴ信号とＩＲＥＱ信号
をインプリメントする方法を説明する。６つのオプショ
ンが議論されて、これらの信号をホストコントローラに
より如何に接続し取り扱うかが示される。（ホストコン
トローラはまた、本書において、メモリコントローラと
も呼ばれている。）これらの信号をメモリモジュール
（ＭＭ）について議論する。下記の例において、デュア
ルインラインメモリモジュール（ＤＩＭＭ）を、高速ペ
ージモード（ＦＰＭ）、拡張データ出力（ＥＤＯ）、同
期（Ｓ）または２重データ速度同期（ＤＤＲ−Ｓ）ダイ
ナミックランダムアクセスメモリのいずれかと共に、我
々は考察した。しかしながら、これらの教示は、他のタ
イプのメモリ／メモリモジュールにも同様に応用でき
る。これらのＤＩＭＭ９８は、それぞれ２つまたはそれ
以上のメモリのバンクを有する。

【００８１】ＩＲＥＱ信号とＷＡＩＴ信号の実行オプシ
ョン１：各バンクにつき１つのＷＡＩＴ信号と１つの割
込み信号：

【００８２】ＤＩＭＭインパクト ・このオプションはＤＩＭＭモジュール９８、／ＭＷＡ
ＩＴ０信号１０１、／ＭＷＡＩＴ１信号１０２、／ＭＩ
ＲＱ０信号１０３、／ＭＩＲＱ１信号１０４の各々に４
つの信号を加える。 ・図１４のブロック図を参照。

【００８３】メモリコントローラインパクト ・メモリコントローラは、ｎバンクの各々に加えられた
１つの／ＭＷＡＩＴｎ信号（１０１または１０２）およ
び１つの／ＭＩＲＱｎ信号（１０３または１０４）を有
する。こうして、バンクの全数がｎであるとき、２ｎの
エクストラ・ピンが必要である。 ・メモリコントローラ７６は、上記の追加信号を理解す
るのに必要な論理回路を含む。 ・メモリコントローラ７６は、（必要ならば）セットア
ップレジスタ７６ａを含む。 ・図１４のブロック図を参照。

【００８４】信号のリストと定義：

【００８５】

【表１２】

【００８６】

【表１３】

【００８７】ＤＳＰアクセスのためのメモリ適格性（Ｄ
ＤＲ−Ｓ／ＳＤＲＡＭのみ） 従来のＤＲＡＭと異なって、同期式ＤＲＡＭは２つまた
は４つの内部バンクを有する。この機能のゆえに、この
メモリコントローラは同時に２ページまたは４ページを
開くことができ、また読み書きアクセスのために、それ
らの間で瞬間的に切り換えることができる。この機能
は、このメモリへのＤＳＰアクセスの適格性を、従来の
ＤＲＡＭでよりも、やや複雑にしている。適格性のため
の一組の規則を定義しなければならない。

【００８８】オプション１：共有ＳＤＲＡＭは、（ＰＡ
ＬＬコマンドの後に）全てのページが閉じることがわか
っているときにだけ、ＤＳＰアクセスに適格である。こ
れは、ホストとＤＳＰの間にページの競合が何もないこ
とを保証する。メモリの適格性の時点ののちに、ホスト
コントローラは／Ｓｎ低をドライブし、また何かの新コ
マンドを発行する以前にＷＡＩＴ信号をモニタしなけれ
ばならない。それから／ＭＷＡＩＴｎが高としてサンプ
リングされるサイクルに続くサイクル内に、ＡＣＴＶコ
マンドを表明できる。ホストコントローラが、全てのメ
モリアクセスの終わりに閉じる場合に、このオプション
が最も有効に働く。このオプションは、ＳＤＲＡＭを
（シングルバンクの）標準的なＤＲＡＭに最も似せて取
り扱う。図１６を参照されたい。

【００８９】オプション２：ＤＳＰがアクセスを望む特
定のバンクのために、ホストコントローラがＲＥＡＤＡ
コマンド、ＷＲＩＴＥＡコマンド、またはＰｒｅコマン
ドを実行したのちに、メモリがバンクごとのＤＳＰアク
セスに適格になる。この方法は、ややまわりくどく、ホ
ストコントローラが現在アクセスしているバンクをＤＳ
Ｐがモニタする必要がある。また、これら３つのコマン
ドの１つの後に、ホストコントローラが別の内部バンク
上でＷＲＩＴＥコマンドまたはＲＥＡＤコマンドを直ち
に実行することを選ぶかも知れないので、ＤＳＰがこれ
らのメモリに直ちにアクセスできないかも知れない。希
望するバンクがプレチャージされていることがわかって
いる場合は、バースト読み書きが完了し、また／Ｓｎ入
力が高であるか、またはメモリ動作なしに事前定義の数
のクロックサイクルがあったのちに、メモリはＤＳＰア
クセスに適格である。しかしながら、他のページはまだ
開いているかも知れないので、ホストコントローラが同
一ページのアクセス中にいくつかの待機をこうむるかも
知れない。メモリ適格性の時点ののちに、ホストコント
ローラは、／Ｓｎ低をドライブし、また何かの新ドライ
ブを発行する以前にＷＡＩＴ信号をモニタしなければな
らない。それからＡＣＴＶコマンド、ＷＲＩＴＥコマン
ド、ＲＥＡＤコマンドを、／ＭＷＡＩＴｎが高としてサ
ンプリングされるサイクルに続くサイクル中に、表明で
きる。図１７を参照されたい。

【００９０】オプション３：メモリは、あらゆる時にＤ
ＳＰアクセスに適格である。このオプションにより、ホ
ストコントローラがメモリのトランザクションに現在ビ
ジーでないときに、ＤＳＰはページを中断しメモリにア
クセスできる。バースト読み書きが完了したのち、およ
び／Ｓｎ入力が高であるとき、またはメモリ活動なしで
事前定義の数のクロックサイクルの後、メモリがＤＳＰ
アクセスに適格である。ＤＳＰはメモリにアクセスでき
た後に、ＰＡＬＬコマンドまたは一つまたはそれ以上の
ＰＲＥコマンドを経由してアクセスしたい全てのバンク
に対して、プリチャージを発行する責任がある。プリー
チャージングが完了した後に、ＤＳＰは希望する行につ
いてＡＣＴＶコマンドを発行できる。メモリ適格の時点
の後に、ホストコントローラは／Ｓｎ低をドライブし、
また何かの新コマンドを発行する以前にＷＡＩＴ信号を
モニタしなければならない。／ＭＷＡＩＴｎが低とサン
プリングされれば、次にコントローラは新しいＡＣＴＶ
コマンドでページを再開しなければならない。図１８を
参照されたい。

【００９１】割込みなしのＤＳＰアクセスの終わりに、
ＤＳＰは二つのオプションを有する。すなわち、 ａ） ＤＳＰはアクセスしたバンクをプリチャージし、
（ＡＳＴＶコマンドを介して）ディストラスト（ｄｉｓ
ｔｒｕｓｔ）されたページを再開し、また／ＭＷＡＩＴ
ｎ信号を高に戻してドライブする。（これはもちろんＤ
ＳＰが最後のホストコントローラのページアドレスをレ
ジスタする必要がある。） ｂ） ＤＳＰはアクセスしたバンクにプリチャージし、
また／ＭＷＡＩＴｎ信号を低にドライブし続けて、全て
の希望するページがＡＣＴＶコマンド経由で再開されな
ければならないことを、コントローラへ指示する。

【００９２】メモリコントローラ設定レジスタ ｎバンクのどれが／ＭＷＡＩＴｎ信号をドライブするか
を事前定義するために、メモリコントローラにｎ個のレ
ジスタビットを加えることは助けになるであろう。この
／ＭＷＡＩＴｎ信号をドライブしないメモリバンクへの
アクセスは、各メモリアクセスのための／ＭＷＡＩＴｎ
信号のサンプリングに関連して起こり得るコントローラ
の呼び出し時間に悩まされる必要がない。

【００９３】ＩＲＥＱ信号およびＷＡＩＴ信号の実行オ
プション２：全てのＤＡＭＭのための一つのグローバル
ＷＡＩＴ信号、および各バンクのための一つの割込み信
号：

【００９４】ＤＩＭＭインパクト ・このオプションは、ＤＩＭＭモジュール９８、／ＭＷ
ＡＩＴ信号１０５、／ＭＩＲＱ０信号１０３、／ＭＩＲ
Ｑ１信号１０４の各々に３つの信号を加える。 ・図１９のブロック図を参照されたい。

【００９５】メモリコントローラインパクト ・メモリコントローラはｎ個のバンクの各々に加えられ
た一つの／ＭＩＲＱｎ信号（１０３または１０４）を有
する。メモリコントローラは一つのそして一つだけの／
ＭＷＡＩＴ信号（１０５）を加えられる。こうしてメモ
リバンクの全数がｎであるところでは（１＋ｎ）の余分
のが必要である。 ・メモリコントローラは上記の追加された信号を理解す
るために必要な論理回路を含む ・メモリコントローラは（必要ならば）設定レジスタを
含む。 ・図１９のブロック図を参照されたい。

【００９６】信号のリストと説明

【００９７】

【表１４】

【００９８】

【表１５】

【００９９】ＤＳＰアクセスのためのメモリ適格性（Ｄ
ＤＲ−Ｓ／ＳＤＲＡＭのみ） 従来のＤＲＡＭと異なって、同期式ＤＲＡＭは２つまた
は４つの内部バンクを有する。この機能のゆえに、この
メモリコントローラは同時に２ページまたは４ページを
開くことができ、また読み書きアクセスのために、それ
らの間で瞬間的に切り換えることができる。この機能
は、このメモリへのＤＳＰアクセスの適格性を、従来の
ＤＲＡＭでよりも、やや複雑にしている。適格性のため
の一組の規則を定義しなければならない。

【０１００】オプション１：共有ＳＤＲＡＭは、（ＰＡ
ＬＬコマンドの後に）全てのページが閉じることだ知ら
れているときにだけ、ＤＳＰアクセスに適格である。こ
れは、ホストとＤＳＰの間にページの競合が何もないこ
とを保証する。メモリの適格性の時点ののちに、ホスト
コントローラは／Ｓｎ低をドライブし、また何かの新コ
マンドを発行する以前にＷＡＩＴ信号をモニタしなけれ
ばならない。それから／ＭＷＡＩＴｎが高としてサンプ
リングされるサイクルに続くサイクル内に、ＡＣＴＶコ
マンドを表明できる。ホストコントローラが、全てのメ
モリアクセスの終わりに閉じる場合に、このオプション
が最も有効に働く。このオプションは、ＳＤＲＡＭを
（シングルバンクの）標準的なＤＲＡＭに最も似せて取
り扱う。図２１を参照されたい。

【０１０１】オプション２：ＤＳＰがアクセスを望む特
定のバンクのために、ホストコントローラがＲＥＡＤＡ
コマンド、ＷＲＩＴＥＡコマンド、またはＰＲＥコマン
ドを実行したのちに、メモリがバンクごとのＤＳＰアク
セスに適格になる。この方法は、ややまわりくどく、ホ
ストコントローラが現在アクセスしているバンクをＤＳ
Ｐがモニタする必要がある。また、これら３つのコマン
ドの１つの後に、ホストコントローラが別の内部バンク
上でＷＲＩＴＥコマンドまたはＲＥＡＤコマンドを直ち
に実行することを選ぶかも知れないので、ＤＳＰがこれ
らのメモリに直ちにアクセスできないかも知れない。希
望するバンクがプレチャージされていることがわかって
いる場合は、バースト読み書きが完了し、また／Ｓｎ入
力が高であるか、またはメモリ動作なしに事前定義の数
のクロックサイクルがあったのちに、メモリはＤＳＰア
クセスに適格である。しかしながら、他のページはまだ
開いているかも知れないので、ホストコントローラが同
一ページのアクセス中にいくつかの待機をこうむるかも
知れない。メモリ適格性の時点ののちに、ホストコント
ローラは、／Ｓｎ低をドライブし、また何かの新ドライ
ブを発行する以前にＷＡＩＴ信号をモニタしなければな
らない。それからＡＣＴＶコマンド、ＷＲＩＴＥコマン
ド、ＲＥＡＤコマンドを、／ＭＷＡＩＴｎが高としてサ
ンプリングされるサイクルに続くサイクル中に、表明で
きる。図２２を参照されたい。

【０１０２】オプション３：メモリは、あらゆる時にＤ
ＳＰアクセスに適格である。このオプションにより、ホ
ストコントローラがメモリのトランザクションに現在ビ
ジーでないときに、ＤＳＰはページを中断しメモリにア
クセスできる。バースト読み書きが完了したのち、およ
び／Ｓｎ入力が高であるとき、またはメモリ活動なしで
事前定義の数のクロックサイクルの後、メモリがＤＳＰ
アクセスに適格である。ＤＳＰはメモリにアクセスでき
た後に、ＰＡＬＬコマンドまたは一つまたはそれ以上の
ＰＲＥコマンドを経由してアクセスしたい全てのバンク
に対して、プリチャージを発行する責任がある。プリー
チャージングが完了した後に、ＤＳＰは希望する行につ
いてＡＣＴＶコマンドを発行できる。メモリ適格の時点
の後に、ホストコントローラは／Ｓｎ低をドライブし、
また何かの新コマンドを発行する以前にＷＡＩＴ信号を
モニタしなければならない。／ＭＷＡＩＴｎが低とサン
プリングされれば、次にコントローラは新しいＡＣＴＶ
コマンドでページを再開しなければならない。図２３を
参照されたい。

【０１０３】割込みなしのＤＳＰアクセスの終わりに、
ＤＳＰは二つのオプションを有する。 ａ） ＤＳＰはアクセスしたバンクをプリチャージし、
（ＡＳＴＶコマンドを介して）ディストラスト（ｄｉｓ
ｔｒｕｓｔ）されたページを再開する。／Ｓｎが次に低
にドライブされる時は、／ＭＷＡＩＴｎ信号が高で応答
する。（これはもちろんＤＳＰが最後のホストコントロ
ーラのページアドレスを登録する必要がある。） ｂ） ＤＳＰはアクセスしたバンクにプリチャージす
る。／Ｓｎが次に低にドライブされるときに／ＭＷＡＩ
Ｔｎ信号が高で応答し、希望のページがＡＣＴＶコマン
ド経由で再開されなければならないことをコントローラ
へ指示する。

【０１０４】メモリコントローラ設定レジスタ ｎバンクのどれが／ＭＷＡＩＴｎ信号をドライブするか
を事前定義するために、メモリコントローラにｎ個のレ
ジスタビットを加えることは助けになるであろう。この
／ＭＷＡＩＴｎ信号をドライブしないメモリバンクへの
アクセスは、各メモリアクセスのための／ＭＷＡＩＴｎ
信号のサンプリングに関連して起こり得るコントローラ
の呼び出し時間に悩まされる必要がない。

【０１０５】ＩＲＥＱ信号およびＷＡＩＴ信号の実行オ
プション３：各バンクのための一つの複合ＷＡＩＴ／割
込み信号：

【０１０６】ＤＩＭＭへのインパクト ・このオプションは、ＤＩＭＭモジュール９８、／Ｍ０
ＷＡＩＴ／ＩＲＱ信号１０７、／Ｍ１ＷＡＩＴ／ＩＲＱ
信号１０８の各々に２つの信号を加える。 ・図２４のブロック図を参照されたい。

【０１０７】メモリコントローラへのインパクト ・メモリコントローラはｎ個のバンクの各々に加えられ
た一つのＭｎＷＡＩＴ／ＩＲＱ信号（１０７または１０
８）を有する。こうしてメモリバンクの全数がｎである
ところではｎ個のエクストラピンが必要である。 ・メモリコントローラは上記の追加された信号を理解す
るために必要な論理回路を含む ・メモリコントローラは（必要ならば）設定レジスタを
含む。 ・図２４のブロック図を参照されたい。

【０１０８】信号のリストと説明

【０１０９】

【表１６】

【０１１０】

【表１７】

【０１１１】ＤＳＰアクセスのためのメモリ適格性（Ｄ
ＤＲ−Ｓ／ＳＤＲＡＭのみ） 従来のＤＲＡＭと異なって、同期式ＤＲＡＭは２つまた
は４つの内部バンクを有する。この機能のゆえに、この
メモリコントローラは同時に２ページまたは４ページを
開くことができ、また読み書きアクセスのために、それ
らの間で瞬間的に切り換えることができる。この機能
は、このメモリへのＤＳＰアクセスの適格性を、従来の
ＤＲＡＭでよりも、やや複雑にしている。適格性のため
の一組の規則を定義しなければならない。

【０１１２】オプション１：共有ＳＤＲＡＭは、（ＰＡ
ＬＬコマンドの後に）全てのページが閉じることがわか
っているときにだけ、ＤＳＰアクセスに適格である。こ
れは、ホストとＤＳＰの間にページの競合が何もないこ
とを保証する。メモリの適格性の時点ののちに、ホスト
コントローラは／Ｓｎ低をドライブし、また何かの新コ
マンドを発行する以前にＷＡＩＴ信号をモニタしなけれ
ばならない。それから／ＭｎＷＡＩＴ／ＩＲＱが高とし
てサンプリングされるサイクルに続くサイクル内に、Ａ
ＣＴＶコマンドを表明できる。ホストコントローラが、
全てのメモリアクセスの終わりに閉じる場合に、このオ
プションが最も有効に働く。このオプションは、ＳＤＲ
ＡＭを（シングルバンクの）標準的なＤＲＡＭに最も似
せて取り扱う。図２６を参照されたい。

【０１１３】オプション２：ＤＳＰがアクセスを望む特
定のバンクのために、ホストコントローラがＲＥＡＤＡ
コマンド、ＷＲＩＴＥＡコマンド、またはＰＲＥコマン
ドを実行したのちに、メモリがバンクごとのＤＳＰアク
セスに適格になる。この方法は、ややまわりくどく、ホ
ストコントローラが現在アクセスしているバンクをＤＳ
Ｐがモニタする必要がある。また、これら３つのコマン
ドの１つの後に、ホストコントローラが別の内部バンク
上でＷＲＩＴＥコマンドまたはＲＥＡＤコマンドを直ち
に実行することを選ぶかも知れないので、ＤＳＰがこれ
らのメモリに直ちにアクセスできないかも知れない。希
望するバンクがプレチャージされていることがわかって
いる場合は、バースト読み書きが完了し、また／Ｓｎ入
力が高であるか、またはメモリ動作なしに事前定義の数
のクロックサイクルがあったのちに、メモリはＤＳＰア
クセスに適格である。しかしながら、他のページはまだ
開いているかも知れないので、ホストコントローラが同
一ページのアクセス中にいくつかの待機をこうむるかも
知れない。メモリ適格性の時点ののちに、ホストコント
ローラは、／Ｓｎ低をドライブし、また何かの新ドライ
ブを発行する以前にＷＡＩＴ信号をモニタしなければな
らない。それからＡＣＴＶコマンド、ＷＲＩＴＥコマン
ド、ＲＥＡＤコマンドを、／ＭｎＷＡＩＴ／ＩＲＱが高
としてサンプリングされるサイクルに続くサイクル中
に、表明できる。図２７を参照されたい。

【０１１４】オプション３：メモリは、あらゆる時にＤ
ＳＰアクセスに適格である。このオプションにより、ホ
ストコントローラがメモリのトランザクションに現在ビ
ジーでないときに、ＤＳＰはページを中断しメモリにア
クセスできる。バースト読み書きが完了したのち、およ
び／Ｓｎ入力が高であるとき、またはメモリ活動なしで
事前定義の数のクロックサイクルの後、メモリがＤＳＰ
アクセスに適格である。ＤＳＰはメモリにアクセスでき
た後に、ＰＡＬＬコマンドまたは一つまたはそれ以上の
ＰＲＥコマンドを経由してアクセスしたい全てのバンク
に対して、プリチャージを発行する責任がある。プリー
チャージングが完了した後に、ＤＳＰは希望する行につ
いてＡＣＴＶコマンドを発行できる。メモリ適格の時点
の後に、ホストコントローラは／Ｓｎ低をドライブし、
また何かの新コマンドを発行する以前にＷＡＩＴ信号を
モニタしなければならない。／ＭｎＷＡＩＴ／ＩＲＱが
低とサンプリングされれば、次にコントローラは新しい
ＡＣＴＶコマンドでページを再開しなければならない。
図２８を参照されたい。

【０１１５】割込みなしのＤＳＰアクセスの終わりに、
ＤＳＰは二つのオプションを有する。すなわち、 ａ） ＤＳＰはアクセスしたバンクをプリチャージし、
（ＡＳＴＶコマンドを介して）ディストラストされたペ
ージを再開する。／Ｓｎが次に低になるときに、／Ｍｎ
ＷＡＩＴ／ＩＲＱ信号が高として反応する。（これはも
ちろんＤＳＰが最後のホストコントローラのページアド
レスをレジスタする必要がある。） ｂ） ＤＳＰはアクセスしたバンクにプリチャージす
る。／Ｓｎが次に低になるときに、／ＭｎＷＡＩＴ／Ｉ
ＲＱ信号が高として反応し、全ての希望するページがＡ
ＣＴＶコマンド経由で再開されなければならないこと
を、コントローラへ指示する。

【０１１６】メモリコントローラ設定レジスタ ｎバンクのどれが／ＭｎＷＡＩＴ／ＩＲＱ信号をドライ
ブするかを事前定義するために、メモリコントローラに
ｎ個のレジスタビットを加えることは助けになるであろ
う。この／ＭｎＷＡＩＴ／ＩＲＱ信号をドライブしない
メモリバンクへのアクセスは、各メモリアクセスのため
の／ＭｎＷＡＩＴ／ＩＲＱ信号のサンプリングに関連し
て起こり得るコントローラの呼び出し時間に悩まされる
必要がない。

【０１１７】ＩＲＥＱ信号およびＷＡＩＴ信号の実行オ
プション４：ＷＡＩＴ信号なし、各バンクのための１個
の割込み信号：

【０１１８】ＤＩＭＭへのインパクト ・このオプションは、ＤＩＭＭモジュール９８、／ＭＩ
ＲＱ０信号１０３、／ＭＩＲＱ０信号１０４の各々に２
つの信号を加える。 ・図２９のブロック図を参照されたい。

【０１１９】メモリコントローラへのインパクト ・メモリコントローラはｎ個のバンクの各々に加えられ
た一つのＭＩＲＱｎ信号（１０３または１０４）を有す
る。ＷＡＩＴ機能のインプリメンテーションは２．４．
６節に後述する。こうしてメモリバンクの全数がｎであ
るところではｎ個の余分なピンが必要である。 ・メモリコントローラは上記の追加された信号を理解す
るために必要な論理回路を含む。 ・メモリコントローラは、ＷＡＩＴ機能をインプリメン
トするための適当な設定レジスタと論理回路を含む。 ・図２９のブロック図を参照されたい。

【０１２０】信号のリストと説明

【０１２１】

【表１８】

【０１２２】ＤＳＰアクセスのためのメモリ適格性（Ｄ
ＤＲ−Ｓ／ＳＤＲＡＭのみ） 従来のＤＲＡＭと異なって、同期式ＤＲＡＭは２つまた
は４つの内部バンクを有する。この機能のゆえに、この
メモリコントローラは同時に２ページまたは４ページを
開くことができ、また読み書きアクセスのために、それ
らの間で瞬間的に切り換えることができる。この機能
は、このメモリへのＤＳＰアクセスの適格性を、従来の
ＤＲＡＭでよりも、やや複雑にしている。適格性のため
の一組の規則を定義しなければならない。

【０１２３】このオプションのために、（ＰＡＬＬコマ
ンドの後に）全てのコマンドが閉じられるのが知られて
いるときにだけ、ＳＤＲＡＭがＤＳＰアクセスに適格で
ある。これはメモリコントローラの設計を大いに簡単に
して、どこから適格性の領域が始まるかをコントローラ
が決定するのを容易にしている。これはホストとＤＳＰ
の間に競合がないことを保証する。メモリアクセスの終
了ごとにホストコントローラが全ページを閉じたなら
ば、このオプションは最も有効に働くであろう。このオ
プションは、ＳＤＲＡＭを（シングルバンクの）標準的
なＤＲＡＭのように取り扱う。

【０１２４】メモリコントローラ設定レジスタ ＭＭが「スマートモード」にあるときは、選択されたバ
ンク中の（Ｓ）ＤＲＡＭが共用されるので、メモリアク
セスのＲＡＳ−ｔｏ−ＣＡＳ遅延が必要である。ＦＰＭ
またはＥＤＯ ＤＲＡＭの場合は、ＲＡＳ−ｔｏ−ＣＡ
Ｓ遅延とは、／ＲＡＳの立ち下がりエッジから／ＣＡＳ
の立ち下がりエッジまでの時間のことをいう。ＳＤＲＡ
Ｍ使用の場合は、ＲＡＳ−ｔｏ−ＣＡＳ遅延とは、ＲＯ
Ｗ ＡＣＴＩＶＥとＲＥＡＤコマンドまたはＷＲＩＴＥ
コマンドの間のメモリクロックサイクルの数のことをい
う。／ＣＡＳの立ち下がりエッジの後の他の全てのタイ
ミングは、通常通り進行し得る。

【０１２５】この遅延（またはＷＡＩＴ）機能をインプ
リメントするためには、メモリコントローラへｎ個のレ
ジスタを追加して、ｎ個のバンクの各々にＲＡＳ−ｔｏ
−ＣＡＳ待ち時間を事前定義することが必要である。今
日多くのコントローラはこの機能を有するが、しかしグ
ローバル（バンク−バイ−バンクでない）ベースにおい
てである。共用メモリをコントローラへ返すためには、
コントローラはＲＡＳ−ｔｏ−ＣＡＳ遅延をＭＭに必要
な時間よりも大きな値に拡張することもできなければな
らない。一般に、この時間はＭＭ上で使用される特定の
ＤＲＡＭについて、ｔ_RC（読み込みまたは書き込みのサ
イクルタイム）と同じ程度である。このオプションにお
いてはメモリが利用可能な時を示すＭＭからのフィール
ドバックが何もないので、前記ＲＡＳ−ｔｏ−ＣＡＳ遅
延時間はｔ_RC＋ｔ_MM＿_BUS ＿_{SEIT CH}よりも大きな「安全
な」値にセットしなければならず、さもなければ共用メ
モリがメモリコントローラにアクセスされるのを完全に
保証するだけの合計処理時が必要である。

【０１２６】拡張サイクルを必要とすることを事前定義
されないメモリバンクへのアクセスは、通常運転のため
の電源投入時に設定される。ＤＳＰ付きの複数のバンク
に対応するレジスタへのアクセスは、電源投入時だけで
なく、動的に行われる。これによりＷＡＩＴ時間の長さ
は、ＭＭがスマートモードに入ったり出たりするときに
「大急ぎで」変更することができる。

【０１２７】ＭＭが「スマートモード」にないときは、
ＭＭの選択されたバンクは標準的なＤＲＡＭのように通
常に動作する。

【０１２８】ＩＲＥＱ信号およびＷＡＩＴ信号の実行オ
プション５：一つの各モジュールのための一つの多重・
ベクトル命令化されたＷＡＩＴ−ＩＮＴＥＲＲＵＰＴ信
号（ＤＤＲ−Ｓ／ＳＤＲＭのみ）：

【０１２９】ＤＩＭＭへのインパクト ・このオプションはＤＩＭＭモジュール９８、／ＭＷＡ
ＩＴ／ＩＲＱ信号１０９の各々に一個の信号を加える。 ・図３０のブロック図を参照されたい。

【０１３０】メモリコントローラへのインパクト ・メモリコントローラは、各ＭＭ（二つのバンクを含
む）について追加された一つのＭＷＡＩＴ／ＩＲＱ信号
１０９を有する。 ・メモリコントローラは、上記の追加信号を理解するた
めに必要な論理回路を含む。 ・メモリコントローラは（必要ならば）設定レジスタを
含む。 ・図３０のブロック図を参照されたい。

【０１３１】信号のリストと説明

【０１３２】

【表１９】

【０１３３】ＤＳＰアクセスのためのメモリ適格性 従来のＤＲＡＭと異なって、同期式ＤＲＡＭは２つまた
は４つの内部バンクを有する。この機能のゆえに、この
メモリコントローラは同時に２ページまたは４ページを
開くことができ、また読み書きアクセスのために、それ
らの間で瞬間的に切り換えることができる。この機能
は、このメモリへのＤＳＰアクセスの適格性を、従来の
ＤＲＡＭでよりも、やや複雑にしている。適格性のため
の一組の規則を定義しなければならない。

【０１３４】オプション１：共有ＳＤＲＡＭは、（ＰＡ
ＬＬコマンドの後に）全てのページが閉じることがわか
っているときにだけ、ＤＳＰアクセスに適格である。こ
れは、ホストとＤＳＰの間にページの競合が何もないこ
とを保証する。メモリの適格性の時点ののちに、ホスト
コントローラは／Ｓｎ低をドライブし、また何かの新コ
マンドを発行する以前にＷＡＩＴ信号をモニタしなけれ
ばならない。それから／ＭＷＡＩＴ／ＩＲＱが高として
サンプリングされるサイクルに続くサイクル内に、ＡＣ
ＴＶコマンドを表明できる。ホストコントローラが、全
てのメモリアクセスの終わりに閉じる場合に、このオプ
ションが最も有効に働く。このオプションは、ＳＤＲＡ
Ｍを（シングルバンクの）標準的なＤＲＡＭに最も似せ
て取り扱う。図３１を参照されたい。

【０１３５】オプション２：ＤＳＰがアクセスを望む特
定のバンクのために、ホストコントローラがＲＥＡＤＡ
コマンド、ＷＲＩＴＥＡコマンド、またはＰＲＥコマン
ドを実行したのちに、メモリがバンクごとのＤＳＰアク
セスに適格になる。この方法は、ややまわりくどく、ホ
ストコントローラが現在アクセスしているバンクをＤＳ
Ｐがモニタする必要がある。また、これら３つのコマン
ドの１つの後に、ホストコントローラが別の内部バンク
上でＷＲＩＴＥコマンドまたはＲＥＡＤコマンドを直ち
に実行することを選ぶかも知れないので、ＤＳＰがこれ
らのメモリに直ちにアクセスできないかも知れない。希
望するバンクがプリチャージされていることがわかって
いる場合は、バースト読み書きが完了し、また／Ｓｎ入
力が高であるか、またはメモリ動作なしに事前定義の数
のクロックサイクルがあったのちに、メモリはＤＳＰア
クセスに適格である。しかしながら、他のページはまだ
開いているかも知れないので、ホストコントローラが同
一ページのアクセス中にいくつかの待機をこうむるかも
知れない。メモリ適格性の時点ののちに、ホストコント
ローラは、／Ｓｎ低をドライブし、また何かの新ドライ
ブを発行する以前にＷＡＩＴ信号をモニタしなければな
らない。それからＡＣＴＶコマンド、ＷＲＩＴＥコマン
ド、ＲＥＡＤコマンドを、／ＭＷＡＩＴ／ＩＲＱが高と
してサンプリングされるサイクルに続くサイクル中に、
表明できる。図３２を参照されたい。

【０１３６】オプション３：メモリは、あらゆる時にＤ
ＳＰアクセスに適格である。このオプションにより、ホ
ストコントローラがメモリのトランザクションに現在ビ
ジーでないときに、ＤＳＰはページを中断しメモリにア
クセスできる。バースト読み書きが完了したのち、およ
び／Ｓｎ入力が高であるとき、またはメモリ活動なしで
事前定義の数のクロックサイクルの後、メモリがＤＳＰ
アクセスに適格である。ＤＳＰはメモリにアクセスでき
た後に、ＰＡＬＬコマンドまたは一つまたはそれ以上の
ＰＲＥコマンドを経由してアクセスしたい全てのバンク
に対して、プリチャージを発行する責任がある。プリチ
ャージングが完了した後に、ＤＳＰは希望する行につい
てＡＣＴＶコマンドを発行できる。メモリ適格の時点の
後に、ホストコントローラは／Ｓｎ低をドライブし、ま
た何かの新コマンドを発行する以前にＷＡＩＴ信号をモ
ニタしなければならない。／ＭＷＡＩＴ／ＩＲＱが低と
サンプリングされれば、次にコントローラは新しいＡＣ
ＴＶコマンドでページを再開しなければならない。図３
３を参照されたい。

【０１３７】割込みなしのＤＳＰアクセスの終わりに、
ＤＳＰは二つのオプションを有する。すなわち、 ａ） ＤＳＰはアクセスしたバンクをプリチャージし、
（ＡＳＴＶコマンドを介して）ディストラストされたペ
ージを再開する。／Ｓｎが次に低になるときに、／ＭＷ
ＡＩＴ／ＩＲＱ信号が高として反応する。（これはもち
ろんＤＳＰが最後のホストコントローラのページアドレ
スをレジスタする必要がある。） ｂ） ＤＳＰはアクセスしたバンクにプリチャージす
る。／Ｓｎが次に低になるときに、／ＭＷＡＩＴ／ＩＲ
Ｑ信号が高として反応し、全ての希望するページがＡＣ
ＴＶコマンド経由で再開されなければならないことを、
コントローラへ指示する。

【０１３８】メモリコントローラ設定レジスタ ｎバンクのどれが／ＭＷＡＩＴ／ＩＲＱ信号をドライブ
するかを事前定義するために、メモリコントローラにｎ
個のレジスタビットを加えることは助けになるであろ
う。この／ＭＷＡＩＴ／ＩＲＱ信号をドライブしないメ
モリバンクへのアクセスは、各メモリアクセスのための
／ＭＷＡＩＴ／ＩＲＱ信号のサンプリングに関連して起
こり得るコントローラの呼び出し時間に悩まされる必要
がない。

【０１３９】ＩＲＥＱおよびＷＡＩＴ信号の実行オプシ
ョン６：信号なし、割り込み線無し、１個のセマフォビ
ット：

【０１４０】ＤＩＭＭへのインパクト ・なし

【０１４１】メモリコントローラへのインパクト ・メモリコントローラは、どれかの共用メモリにアクセ
スする前に、島フォビットメモリ位置にアクセスするこ
とにより、ＷＡＩＴ機能をインプリメントするのに必要
な論理回路を含む。 ・メモリコントローラは、どのバンクが共用メモリによ
り占有されるかを事前定義する設定レジスタを含む。

【０１４２】信号のリストと説明 ・特別な信号の必要なし。

【０１４３】ブロック図 ・ＤＩＭＭとメモリコントローラのピン定義（ｐｉｎｏ
ｕｔ）はそのまま同一である。

【０１４４】メモリコントローラ設定レジスタ ＷＡＩＴ機能をインプリメントするために、メモリコン
トローラにレジスタのｎビットを加えて、どのバンクが
共用メモリを収納するかを事前定義する必要がある。

【０１４５】ＩＲＥＱとＷＡＩＴ信号の雑トピック実
行：

【０１４６】ＳＳＴＬ対ＴＴＬ 上記に提案した全てのＷＡＩＴおよび割り込み信号は、
システムのメモリクロック（ＤＤＲ−Ｓ／ＳＤＲＡＭの
場合）の立ち上がりエッジを使用するので、標準的なＴ
ＴＬまたはＬＶＴＴＬでインプリメントできる。

【０１４７】スマートモードにある間、リフレッシュは
次の２つの方法の１つにより処理できる。

【０１４８】オプション１：メモリコントローラがＣＢ
Ｒ（またはＥＤＯ ＤＲＡＭまたはＦＰＭＤＲＡＭには
／ＲＡＳだけ）のリフレッシュを要求すると、メモリが
個のコマンドを検出して（ビジーでなければ）直ちに実
行し、またはリフレッシュコマンドを「バッファアップ
（ｂｕｆｆｅｒ ｕｐ）」して、後にＤＳＰがメモリに
アクセスしていないときに実行する。

【０１４９】オプション２：メモリコントローラがリフ
レッシュを要求し、ＤＳＰが共有メモリにアクセスして
いると、上記のオプションに定義された同じＷＡＩＴプ
ロトコルが実行される。ＭＭがメモリを完全なリフレッ
シュ動作に返すまで、コントローラは待たなければなら
ない。

【０１５０】メモリバス容量／メモリアクセスタイム 現在のＤＲＡＭおよびＳＤＲＡＭの高速度により、また
将来のＤＤＲ−ＳＤＲＡＭの一層の高速度の約束によっ
てさえも、ＭＭ設計におけるバスのローディングは、非
常に注意深く考慮されなければならない。メモリアクセ
スタイムｔＡＣもまた違反できない非常に重要なパラメ
ータである。

【０１５１】Ｂａｓａｖａメモリモジュール上のバスの
分離のために、バススイッチ（クロスバー）が使用され
る。これにより、最大０．２５ｎｓの伝搬遅延を招くだ
けで、ＰＣメモリバスへの切り替え可能な接続が可能に
なる。このタイプのスイッチは４ｐＦないし８ｐＦの静
電容量を接続される線に与えるので、駆動論理回路の仕
様の範囲内に、ＭＭが正しく設計されることが重要であ
る。

【０１５２】モジュールからモジュールへの通信 ＤＳＰを収納する複数のＭＭが１つのシステム内に配置
される場合は、ＤＳＰが互いに通信できるのが有利であ
る。この目的のために、ＤＩＭＭモジュール上にマザー
ボード接続のピンを配置することは不必要であり、この
目的のために、独立のコネクタを定めればよい。

【０１５３】インターフェイスバスは、２本ないし３本
の電線で構成される。マスタ／スレーブ関係を定義しな
くても、全てのＤＳＰが互いに通信できるように、プロ
トコルが定義される。この概念の実際の詳細は、間もな
く定義する。図３４は、この概念を示す。

【０１５４】ＩＲＥＱ信号とＷＡＩＴ信号の実行の結論 下記の表は上記の５つのオプションを要約する。

【０１５５】

【表２０】

【０１５６】オプション１は断然ＭＭデザインが容易で
あるが、ＤＩＭＭとメモリコントローラのピンアウト
（ｐｉｎｏｕｔ）が高い。

【０１５７】オプション２は多能性とピンの兼ね合いが
最良であり待機機能のためにＭＭから完全なフィードバ
ックができるが、１＋ｎ個の制御ピンを使用するだけで
ある。

【０１５８】オプション３はＤＩＭＭピンとコントロー
ラピンが１本ずつ少ないが、複雑なプロトコルが必要で
ある。オプション４は、オプション３よりも断然インプ
リメントが容易で、同じく低いピンアウト（ｐｉｎｏｕ
ｔ）を誇るが、しかしＳＤＲＡＭへのＤＳＰのアクセス
しやすさを制約する。

【０１５９】オプション５はＭＭのピンが不足するとき
に使用される。オプション５はＳＤＲＡＭまたはＤＤＲ
−ＳＤＲＡＭ動作のみをサポートする。

【０１６０】オプション６は、ＤＩＭＭ上に利用できる
ピンがないとき、最後の手段としてのみ使用される。

【０１６１】インプリメンテーションの例 図１２は、典型的なコンピュータアーキテクチャにおけ
るＤＳＰ／メモリモジュール４０を図示する。図１に示
す要素に加えて、第２キャッシュ９０、キーボードコン
トローラ９２、外部ＡＦＥ（アナログフロントエンド）
が示されている。このアナログフロントエンドは、ＤＳ
Ｐ／メモリモジュール４０上のＣＯＤＥＣ８４に接続さ
れて、音声データやビデオデータのような外部データを
受信する。典型邸名メモリ拡張モジュール２６は、メモ
リバス２４のために、ただ１つのコネクタを有する。し
かしながら、この場合、ＤＳＰ５６による外部デバイス
の直接サポートのために、ＡＦＥ９４を備えている。こ
のＡＦＥ９４は、基板４６の他側のコネクタを接続でき
（図２参照）、ＤＳＰに接続して直接メモリアクセスを
使ってアクセスすると共に、標準的なＳＩＭＭと互換性
を維持する。このＡＦＥは、音響、モデム、無線のアプ
リケーションをサポートする。

【０１６２】マルチメディア機能の速度を増し、ＭＰＵ
１２の負荷を減らすために、ＤＳＰ／メモリモジュール
を多くのアプリケーションで使用し得る。第１の例にお
いて、モデム情報は電話線からＣＯＤＥＣ８４へ来るか
も知れない。ローカルＳＲＡＭ５８を使用して、ＤＳＰ
５６はデータを翻訳して共用メモリ５４の中へ置く。Ｍ
ＰＵ１２はそれからこの翻訳されたデータを共用メモリ
５４から検索するであろう。これは他の方法ではＭＰＵ
１２の多くのメモリサイクルを必要とする例であるが、
ＤＳＰ／メモリモジュール４０を使った非常に僅かなＭ
ＰＵインタラクションで達成できる。

【０１６３】第２の例において、ＭＰＵ１２は圧縮（ｃ
ｏｍｐｒｅｓｓ）されたオーディオまたはビデオを有す
るＤＶＤ（ディジタル多用途ディスク）上にファイルを
開くことができる。ＭＰＵ１２は、共有メモリ５４に直
接にデータを渡して、ＤＳＰ５６にデータを伸長（ｄｅ
ｃｏｍｐｒｅｓｓ）するよう命令する。データが伸長
（ｄｅｃｏｍｐｒｅｓｓ）されると、共有メモリに返さ
れ、ここでＭＰＵ１２は伸長（ｄｅｃｏｍｐｒｅｓｓ）
されたデータを検索して、ディスプレイのためのビデオ
／グラフィックカードのフレームバッファへ送る。これ
は、データがＩＳＡバス３２またはＰＣＩバス２８を通
らなければならない場合には、過度な帯域幅を必要とす
る例であるが、しかしより速いメモリバス２４とＤＳＰ
／メモリモジュール４０を使用して、高速で達成でき
る。

【０１６４】第３の例は、波形テーブルの合成をするた
めにＤＳＰ／メモリモジュール４０を使用する。この例
において、共用メモリ５４はウェーブメモリの音を記憶
するために使用されるが、これは通常大きなメモリを必
要とする。ＤＳＰ５６は、この合成をするために波形テ
ーブルのデータを使用できる。通常、ウェーブデータ
（典型的に２メガバイトないし４メガバイト）を記憶す
るために、独立のカードとそれ自身のメモリが必要であ
る。こうして、ＤＳＰ／メモリモジュール４０は、波形
テーブル合成をするために、メインメモリを使用するこ
とにより、システムコストを節約する。

【０１６５】図１３は、図１２のコンピュータシステム
の変化形を図示し、ＰＣＩバス２８にＡＦＥカード９６
が接続されている。ＡＦＥカード９６はＣＯＤＥＣを含
み、また回線入出力（ｌｉｎｅ−ｉｎ／ｏｕｔ）、マイ
クロフォン入力、電話線とセル電話の接続のような外部
アナログ資源への接続を提供する。このインプリメンテ
ーションにおいて、ＡＦＥカード９６はＤＳＰ／メモリ
モジュール４０へ直接にデータを送ることができるが、
これはＰＣＩバスがバスマスタリング能力を有するから
で、ＩＳＡはこれができない。同様に、ＡＦＥバスを、
メインメモリに直接書き込む能力のある何かのバスへ結
合することができる。

【０１６６】外部アナログ資源へ接続を供給することに
加えて、ＡＦＥカード９６は、（ＤＳＰ／メモリモジュ
ール４０上でタスクが完了したかどうかを決定するのに
ポーリングが必要な場合は）、かなりの高速度でＤＳＰ
／メモリモジュール上のステータスレジスタをポールで
きる。今日のプロセッサによれば、最適効率のためには
２０ミリ秒程度の間隔でポーリングをすればよいと推定
される。ＰＣＩバス内のカードは、一層の高速でＤＳＰ
／メモリモジュールをポールできて、性能の悪化なしに
５ミリ秒またはそれより少ない程度である。

【０１６７】この発明は先行技術にまさる大きな利点を
提供する。コンピュータシステムにディジタル信号プロ
セッサを追加して機能を増強することは、ＭＰＵのメモ
リを拡張することと同様に容易である。メモリモジュー
ルはＩＥＥＥ、ＪＥＤＥＣ、などのような組織により標
準駆られたタイプの書式要素（ｆｏｒｍ ｆａｃｔｏ
ｒ）、すなわちＳＩＭＭ（シングルインラインメモリモ
ジュール）またはＤＩＭＭ（ダブルインラインメモリモ
ジュール）のような書式要素（ｆｏｒｍ ｆａｃｔｏ
ｒ）を使用できる。

【０１６８】ローカル的な実行のために、ＭＰＵにより
メモりモジュールへ異なった複数のアプリケーションを
ダウンロードできる。従って、メモリモジュールは、多
数の機能性、すなわち、ＭＰＵのソフトウェア制御の下
にダウンロード可能な多数の機能をサポートする。

【０１６９】ＤＳＰ／メモリモジュールは、与えられた
時間と技術において、ＭＰＵとコプロセッサの間で、可
能な最高の帯域幅を提供する。ＤＳＰ／メモリモジュー
ルは、ＰＣ（パーソナルコンピュータ）、ＰＤＡ（パー
ソナルディジタルアシスタント）、ワークステーション
および他のコンピュータシステムで使用するために、バ
スに影響されず、またホストに影響されない。

【０１７０】ＤＳＰ／メモリモジュールシステムは、多
数のマルチメディア機能でシステムを共用することによ
り、システムコストを減少させる。

【０１７１】このモジュールは、コンピュータシステム
の処理能力を容易に拡大するための枠組みを提供する。
既存のシングルプロセッサシステムにメモリモジュール
を追加するだけで、これを拡張性のないマルチプロセッ
シングシステムに変換する。

【０１７２】新しい付加価値機能を獲得／提供するため
に、ユーザは製品プラットフォームを変更する必要がな
い。このＤＳＰ／メモリモジュールとソフトウェアを追
加することにより、ユーザは自分のコンピュータの能力
を増加できる。

【０１７３】ＤＳＰ／メモリモジュール４０をかくモジ
ュール上にシングルのＤＳＰで示したが、マルチプルＤ
ＳＰを提供できる。その上、ＤＳＰ／メモリモジュール
４０を各メモリバンク５０内で使用して、ＭＰＵ１２の
制御の下に、マルチプルＤＳＰ５４を提供できる。

【０１７４】この発明の詳細な説明を、いくつかの例示
的な実施例に向けて行ってきたが、これらの実施例の種
々な変更ならびに代替の実施例が、当業者に示唆され
る。この発明は、特許請求の範囲内に入るあらゆる修正
と、代替の実施例を含むものである。

【０１７５】以上の説明に関して更に以下の項を開示す
る。

【０１７６】（１） システム処理回路と前記システム
処理回路に結合されたプロセッサ／メモリモジュールを
含んでなるコンピュータシステムであって、前記プロセ
ッサ／メモリモジュールは、半導体メモリと、前記半導
体メモリに結合されたプロセッサと、前記システム処理
回路と前記プロセッサの間に通信を供給するための制御
回路を含んでなり、前記システム処理回路は、メインメ
モリとして前記半導体メモリにアクセス可能であり、ま
た前記プロセッサに命令して、データを変換させ、変換
されたデータを前記半導体メモリ内に記憶させて、前記
システム処理回路がこれにアクセスするようにした、前
記コンピュータシステム。

【０１７７】（２） 前記プロセッサがプログラム可能
な汎用プロセッサを含んでなる第１項記載のコンピュー
タシステム。

【０１７８】（３） 前記プロセッサがディジタル信号
プロセッサを含んでなる第１項記載のコンピュータシス
テム。

【０１７９】（４） 前記プロセッサ／メモリモジュー
ルが、前記プロセッサに結合されてデータと命令を記憶
するローカルメモリを更に含んでなる第１項記載のコン
ピュータシステム。

【０１８０】（５） あるメモリ位置に所定回数継続的
にシグネチャデータを書き込み、期待される応答に一致
するかをみるためにその位置に記憶されたデータを読み
出すことにより、プロセッサ／メモリモジュールがシス
テム内に設定されているかどうかを、前記システム処理
回路が決定する第１項記載のコンピュータシステム。

【０１８１】（６） 前記期待される応答はシグネチャ
データの補数である第５項記載のコンピュータシステ
ム。

【０１８２】（７） 前記メモリ位置は現在の位置を含
み、前記現在の位置から読み込まれるデータが前記期待
される応答に一致しない場合は、メモリ内の次の位置を
読み込むステップを更に含んでなる第５項記載のコンピ
ュータシステム。

【０１８３】（８） 前記次の位置から読み込むステッ
プは、読み込むべき位置がもはやなくなるまで、または
前記期待される応答が読み込まれるまで反復される第７
項記載のコンピュータシステム。

【０１８４】（９） 前記プロセッサ／メモリモジュー
ルは、システム処理回路と通信するための関連アドレス
範囲を有する第１項記載のコンピュータシステム。

【０１８５】（１０） 前記プロセッサ／メモリモジュ
ールは、前記関連アドレス範囲を希望するアドレス範囲
へ変更できる第９項記載のコンピュータシステム。

【０１８６】（１１） ＤＳＰ／メモリモジュール（４
０）に結合された主演算処理ユニット（１２）を含むコ
ンピュータシステム。ＤＳＰ／メモリモジュール（４
０）は半導体メモリ（４２）と、１つまたはそれ以上の
ディジタル信号プロセッサ（５６）を含んでいるディジ
タル信号プロセッサ回路（４４）を含む。ＤＳＰ／メモ
リモジュール（４０）は、ＳＩＭＭソケットまたはＤＩ
ＭＭソケットのような標準的なメインメモリソケット内
に配置される。メモリモジュールはまた、スマートモー
ド内にも使用でき、そのディジタル信号プロセッサ（５
６）は主演算処理ユニット（１２）による検索のために
データの操作を行う。

【０１８７】関連出願への相互参照 ペワート他「プロセッサとメモリモジュール」、仮特許
出願番号６０／０４３６６３号、１９９７年４月１１日
出願。

【０１８８】連邦後援研究開発の陳述 該当なし。

【図面の簡単な説明】 この発明とその長所の一層完全な理解のために、添付図
面に関連して、以下に説明する。

【図１】先行技術のコンピュータアーキテクチャを図示
する。

【図２】ＤＳＰ／メモリモジュールを図示する。

【図３】ＤＳＰ／メモリモジュール上のシステムＭＰＵ
とＤＳＰの間のメモリ空間の組織を図示する。

【図４】図４ａ、図４ｂ、図４ｃ、図４ｄは、ＤＳＰ／
メモリモジュールの演算を制御するために使用される制
御ワードの定義を図示する。

【図５】あるＤＳＰ／メモリモジュールがコンピュータ
のメインメモリ内に配置されているかどうかを決定する
ためのハンチングプロトコルの動作を説明するフローチ
ャート。

【図６】標準モードのメモリマップを図示する。

【図７】スマートローカルモードのメモリマップを図示
する。

【図８】スマート共用モードのメモリマップを図示す
る。

【図９】ＤＳＰ／メモリモジュール第１実施例を図示す
る。

【図１０】ＤＳＰ／メモリモジュール第２実施例を図示
する。

【図１１】ＤＳＰ／メモリモジュール第３実施例を図示
する。

【図１２】モジュールに直結されたアナログフロントエ
ンドを使用するコンピュータシステムにおけるＤＳＰ／
メモリモジュールを図示する。

【図１３】ローカルバスカード経由でメモりモジュール
に結合されたアナログフロントエンドを使用するコンピ
ュータシステムにおけるＤＳＰ／メモリモジュールを図
示する。

【図１４】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション（実行）：オプション１」で議論した
メモリモジュールからホストコントローラへのブロック
図。

【図１５】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション１」で議論したＦＰＭま
たはＥＤＯ ＤＲＡＭのためのＷＡＩＴ信号のタイミン
グを図示する。

【図１６】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション１」で議論したＤＤＲ−
Ｓ／Ｓ ＤＲＡＭ、適格性オプション１のためのＷＡＩ
Ｔ信号のタイミングを図示する。

【図１７】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション１」で議論したＤＤＲ−
Ｓ／Ｓ ＤＲＡＭ、適格性オプション２のためのＷＡＩ
Ｔ信号のタイミングを図示する。

【図１８】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション１」で議論したＤＤＲ−
Ｓ／Ｓ ＤＲＡＭ、適格性オプション３のためのＷＡＩ
Ｔ信号のタイミングを図示する。

【図１９】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション２」で議論したメモリモ
ジュールからホストコントローラへのブロック図。

【図２０】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション２」で議論したＦＰＭま
たはＥＤＯ ＤＲＡＭのためのＷＡＩＴ信号のタイミン
グを図示する。

【図２１】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション２」で議論したＤＤＲ−
Ｓ／Ｓ ＤＲＡＭ、適格性オプション１のためのＷＡＩ
Ｔ信号のタイミングを図示する。

【図２２】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション２」で議論したＤＤＲ−
Ｓ／Ｓ ＤＲＡＭ、適格性オプション２のためのＷＡＩ
Ｔ信号のタイミングを図示する。

【図２３】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション２」で議論したＤＤＲ−
Ｓ／Ｓ ＤＲＡＭ、適格性オプション３のためのＷＡＩ
Ｔ信号のタイミングを図示する。

【図２４】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション３」で議論したメモリモ
ジュールからホストコントローラへのブロック図。

【図２５】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション３」で議論したＦＰＭま
たはＥＤＯ ＤＲＡＭのためのＷＡＩＴ信号およびＩＲ
ＥＱ信号のタイミングを図示する。

【図２６】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション３」で議論したＤＤＲ−
Ｓ／Ｓ ＤＲＡＭ、適格性オプション１のためのＷＡＩ
Ｔ信号およびＩＲＥＱ信号のタイミングを図示する。

【図２７】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション３」で議論したＤＤＲ−
Ｓ／Ｓ ＤＲＡＭ、適格性オプション２のためのＷＡＩ
Ｔ信号およびＩＲＥＱ信号のタイミングを図示する。

【図２８】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション３」で議論したＤＤＲ−
Ｓ／Ｓ ＤＲＡＭ、適格性オプション３のためのＷＡＩ
Ｔ信号およびＩＲＥＱ信号のタイミングを図示する。

【図２９】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション４」で議論したメモリモ
ジュールからホストコントローラへのブロック図。

【図３０】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション５」で議論したメモリモ
ジュールからホストコントローラへのブロック図。

【図３１】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション５」で議論したＤＤＲ−
Ｓ／Ｓ ＤＲＡＭ、適格性オプション１のためのＷＡＩ
Ｔ信号およびＩＲＥＱ信号のタイミングを図示する。

【図３２】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション５」で議論したＤＤＲ−
Ｓ／Ｓ ＤＲＡＭ、適格性オプション２のためのＷＡＩ
Ｔ信号およびＩＲＥＱ信号のタイミングを図示する。

【図３３】「ＩＲＥＱ信号およびＷＡＩＴ信号のインプ
リメンテーション：オプション５」で議論したＤＤＲ−
Ｓ／Ｓ ＤＲＡＭ、適格性オプション３のためのＷＡＩ
Ｔ信号およびＩＲＥＱ信号のタイミングを図示する。

【図３４】２ワイヤバス経由モジュール・ツー・モジュ
ール通信のための可能な解決を図示する。

【符号の説明】

１２ 主演算処理ユニット ４０ ＤＳＰ／メモリモジュール ４２ 半導体メモリ ４４ ディジタル信号プロセッサ回路 ５６ ディジタル信号プロセッサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス エル．マールム アメリカ合衆国 テキサス州アレン，ロッ クフェラー レーン 774 (72)発明者 フレッド ジェイ．ロイター アメリカ合衆国 テキサス州プラノ，シャ ープス ドライブ 7308 (72)発明者 岩田 佳英 茨城県つくば市島野3862−５ (72)発明者 ジャッド イー．ヒープ アメリカ合衆国 テキサス州ダラス，デイ ブンポート コート 16804

Claims (1)

【特許請求の範囲】
1. 【請求項１】 システム処理回路と前記システム処理回
   路に結合されたプロセッサ／メモリモジュールを含んで
   なるコンピュータシステムであって、 前記プロセッサ／メモリモジュールは、半導体メモリ
   と、前記半導体メモリに結合されたプロセッサと、前記
   システム処理回路と前記プロセッサの間に通信を供給す
   るための制御回路を含んでなり、 前記システム処理回路は、メインメモリとして前記半導
   体メモリにアクセス可能であり、また前記プロセッサに
   命令して、データを変換させ、変換されたデータを前記
   半導体メモリ内に記憶させて、前記システム処理回路が
   これにアクセスするようにした、前記コンピュータシス
   テム。