JP2633458B2

JP2633458B2 - Ｄｍａチヤネル装置及びｄｍａチヤネルの変換装置

Info

Publication number: JP2633458B2
Application number: JP5186243A
Authority: JP
Inventors: マイケル・ジェー・デロイ; ダニエル・ピー・フォコ; デニス・エル・モエラー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-09-21
Filing date: 1993-07-28
Publication date: 1997-07-23
Anticipated expiration: 2012-07-23
Also published as: JPH06175969A; US5465332A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＢＭのパーソナル・
コンピユータＡＴ及び他の「ＩＢＭコンピユータのコン
パチブルマシン」で代表されるＩ／Ｏバス・アーキテク
チヤに関する。このバス・アーキテクチヤは、「ＡＴ」
バス、または、「インダストリ・スタンダード・アーキ
テクチヤ（ＩＳＡ）」として知られている。本発明をよ
り具体的に言えば、本発明は、８ビツト及び１６ビツト
ＤＭＡ（直接メモリ・アクセス）チヤネルを使用する場
合に、より柔軟性を与えるために、「直接メモリ・アク
セス（ＤＭＡ）コントローラ」とＩＳＡバスとの間の対
話を改良することに関している。

【０００２】

【従来の技術】一般的に言えばパーソナル・コンピユー
タ・システム、特定して言えばＩＢＭパーソナル・コン
ピユータは、現代社会の多くの分野にコンピユータ・パ
ワーを与えるために広く使用されてきた。パーソナル・
コンピユータ・システムは、通常、単一のシステム・プ
ロセツサを持つシステム・ユニツト、関連した揮発性及
び不揮発性メモリ、デイスプレイ・モニタ、キーボー
ド、１台、又は、それ以上のデイスケツト・ドライブ、
固定デイスク・ストレージ装置及び付加的なプリンタで
構成された机上載置型、床上設置型、あるいは、携帯用
のマイクロコンピユータとして定義することができる。
これらのパーソナル・コンピユータ・システムの顕著な
特徴の１つは、これらのコンポーネント全体を電気的に
接続するためのマザーボード、即ちシステム・プレーナ
・ボードを使用していることである。これらのシステム
は、主として、単一のユーザに独立したコンピユータ・
パワーを与えるために設計されており、個人、あるい
は、小企業により購買できるような比較的安い値段であ
る。

【０００３】これらのシステムの多くは、「ＩＢＭパー
ソナル・コンピユータＡＴ」及び他の「ＩＢＭコンピユ
ータのコンパチブルマシン」によつて代表されるＩ／Ｏ
バス・アーキテクチヤを用いている。このバス・アーキ
テクチヤは、本明細書において、「ＡＴバス」、あるい
は、「ＩＳＡバス」と記載する。このバス・アーキテク
チヤは、ＩＢＭ社から入手できる技術マニユアルや、ウ
イン・ロツシユのハードウエア・バイブル（Brady New
York,1989）のような公知の刊行物に記載されて広く知
られている。このバス・アーキテクチヤの細部について
は、これらの刊行物を参照されたい。

【０００４】パーソナル・コンピユータ技術は、８ビツ
ト幅のバスから、１６ビツト幅のバスへ、最終的には３
２ビツト幅のバスの対話が開発され、マイクロプロセツ
サが高速度になつたので、パーソナル・コンピユータの
アーキテクチヤを、変化するバス領域に分けることによ
る性能が求められている。より限定して言えば、ＩＢＭ
のパーソナル・コンピユータの原型において、拡張バス
として知られるようになつたものは、実質的には、必要
に応じてバツフアされ、デマルチプレクサされるマイク
ロプロセツサ接続の直接的な拡張であつた。その後、Ａ
Ｔバスの仕様が開発され、広く使用されてきたので、マ
イクロプロセツサとバスとの間のほぼ直接的な接続に分
配することが可能になり、ローカル・プロセツサと呼ば
れるバスと、入／出力バス（Ｉ／Ｏバス）と名付けた拡
張バスとして知られるようになつた。代表例について言
えば、性能を向上させるために、ローカル・プロセツサ
・バスは、入／出力バスのクロツク速度よりも高いクロ
ツク速度で動作させている。ＩＢＭのＡＴアーキテクチ
ヤもまた、直接メモリ・アクセス（ＤＭＡ）の割込みを
使用して、入／出力バスに接続された２つ以上のマイク
ロプロセツサを動作させる可能性を持つている。

【０００５】ＡＴバスは、８つのＤＭＡチヤネル、つま
り、４つの８ビツトＤＭＡチヤネル及び４つの１６ビツ
トチヤネルで設計されている。ＤＭＡチツプ間の通信用
として１つの１６ビツトＤＭＡチヤネルが割り当てられ
ており、残りの３つの１６ビツトＤＭＡチヤネルがＩ／
Ｏ装置を使用するために利用可能である。ＤＭＡチヤネ
ルへ接続するためのアダプタとしてのチツプ及び他の周
辺装置が開発されており、１６ビツトＤＭＡチヤネルを
用いた周辺装置よりも８ビツトＤＭＡチヤネルを用いた
周辺装置の方がより多く設計されている。更に、８ビツ
トＤＭＡチヤネルを用いた或る種のより複雑なチツプ
は、１つのチツプで３本のチヤネルを使用する。このよ
うなチツプを使用するシステムは、その８ビツトＤＭＡ
チヤネルを直ちに占領して、他の装置によるチヤネルの
使用を不可能にすると同時に、３本の１６ビツトＤＭＡ
チヤネルは使用しない可能性を持つことになる。

【０００６】

【発明が解決しようとする課題】本発明の目的は、ＩＳ
Ａバスにおける３本の１６ビツトＤＭＡチヤネルを１本
の８ビツトＤＭＡチヤネルの１つ、または、それ以上の
ＤＭＡチヤネルを選択的に変換する能力をユーザに与え
ることにある。

【０００７】

【課題を解決するための手段】本発明に従つて、上述の
目的は、先ず、各１６ビツトＤＭＡチヤネルのために８
／１６ビツト・モードのビツトをストアすることによつ
て達成される。このモード・ビツト、即ち、８／１６ビ
ツト・モードのビツトは、システムの電源投入時のルー
チンの一部として書き込むことができる。利用可能なこ
のモード情報によつて、ページのアドレス指定は、１６
ビツトＤＭＡチヤネルが８ビツトＤＭＡチヤネルに変換
される時に、１２８ｋ個のサイズのページから６４ｋ個
のサイズのページに選択的に変更することができる。加
えて、このモード情報は、１６ビツト・モードの間の２
つの２バイト・アドレス指定から、８ビツト・モードの
間の１バイト・アドレス指定（１バイトは８ビツトで構
成される）に切り換えるためにも使用される。

【０００８】本発明の利点を述べると、ユーザの必要に
応じて、ユーザは、７本の８ビツトＤＭＡチヤネルを持
つたＩＳＡバスを有するパーソナル・コンピユータ・シ
ステムに再構成することができることである。更に、他
の利点としては、若し、システムのハードウエアが必要
とするならば、８ビツトＤＭＡチヤネルに変換された３
本の１６ビツトＤＭＡチヤネルを容易に１６ビツト・チ
ヤネルに再構成することができる利点がある。

【０００９】

【実施例】添付図面を参照して本発明の実施例を以下に
詳細に説明するけれども、当業者であれば、この実施例
に種々の自明な変更を施すことができるので、本発明の
技術的範囲は、図示し説明した実施例にのみ限定して解
釈されるべきではない。

【００１０】本発明の実施例の理解を容易にするため
に、本発明のパーソナル・コンピユータの構成の説明を
する前に、従来のパーソナル・コンピユータの全般的な
動作の説明をする。図１を参照すると、プレーナ・ボー
ド上に装着されたコンポーネントや、Ｉ／Ｏスロツトに
対するプレーナ・ボードの接続部や、パーソナル・コン
ピユータ・システムの他のハードウエア等々の種々のコ
ンポーネントを含む従来のパーソナル・コンピユータ・
システムのブロツク図が示されている。バス制御タイミ
ング・ユニツト３５を介して、高速度ＣＰＵのローカル
・バス３４によつてメモリ制御ユニツト３６に接続され
ているマイクロプロセツサ３２で構成されるシステム・
プロセツサがプレーナ・ボードに接続されており、メモ
リ制御ユニツト３６は、更に揮発性ランダム・アクセス
・メモリ（ＲＡＭ）３８に接続されている。図１の構成
において、任意の適当なマイクロプロセツサを使用する
ことができるが、１つの適当なマイクロプロセツサは、
インテル社で市販している８０３８６マイクロプロセツ
サである。

【００１１】本発明の実施例は、図１に示したブロツク
図を参照して説明するが、本発明に従つた装置及び方法
は、プレーナ・ボードの他のハードウエア構成でも実施
可能であることは理解されるべきである。例えば、シス
テム・プロセツサは、インテル社の８０２８６、また
は、８０４８６マイクロプロセツサでもよい。

【００１２】図１を参照すると、ＣＰＵのローカル・バ
ス３４（データ、アドレス及び制御コンポーネントを含
む）は、マイクロプロセツサ３２、マツチ・プロセツサ
３９、キヤツシユ・コントローラ４０及びキヤツシユ・
メモリ４１のための接続を与えることが示されている。
また、ＣＰＵのローカル・バス３４はバツフア４２も接
続している。バツフア４２は、アドレス、データ及び制
御コンポーネントをバス自身に含む低い速度の（ＣＰＵ
のローカル・バスと比較して）システム・バス４４に接
続されている。システム・バス４４は、バツフア４２及
び他のバツフア６８の間に延びている。システム・バス
４４は、更に、バス制御タイミング・ユニツト３５及び
ＤＭＡユニツト４８に接続されている。ＤＭＡユニツト
４８は、中央仲裁ユニツト４９及びＤＭＡコントローラ
５０を含んでいる。バツフア５１は、システム・バス４
４と、ＡＴバスのような付加的なフイーチヤ・バス５２
との間のインターフエースを与える。付加的なバス５２
には、Ｉ／Ｏ装置、即ち周辺装置、または、メモリに接
続されているアダプタ・カードを差し込むための複数個
のＩ／Ｏスロツト５４が接続されている。仲裁制御バス
５５は、ＤＭＡコントローラ５０及び中央仲裁ユニツト
４９をＩ／Ｏスロツト５４及びデイスケツト・アダプタ
５６に接続する。また、システム・バス４４には、メモ
リ・コントローラ５９、アドレス・マルチプレクサ６０
及びデータ・バツフア６１を含むメモリ制御ユニツト３
６が接続されている。メモリ制御ユニツト３６は、更
に、ＲＡＭモジユール３８により代表されるランダム・
アクセス・メモリに接続されている。メモリ・コントロ
ーラ３６は、マイクロプロセツサ３２からＲＡＭ３８の
特定の領域へ、あるいは、ＲＡＭ３８の特定の領域から
マイクロプロセツサ３２へアドレスをマツプするための
論理回路を含んでいる。この論理回路は、ＢＩＯＳによ
つて、以前に占められたＲＡＭを再度請求するのに用い
られる。更に、メモリ・コントローラ３６により発生さ
れる信号にはＲＯＭ選択信号（ＲＯＭＳＥＬ）があり、
これは、ＲＯＭ６４を付勢し、または、滅勢するのに用
いられる。マイクロコンピユータ・システムは、基本的
なメガバイトのＲＡＭモジユールを持つものとして示さ
れているが、図１に示されているように、付加的なメモ
リ・モジユール６５乃至６７によつて、付加的なメモリ
を接続することができるのは理解できるであろう。

【００１３】システム・バス４４とプレーナＩ／Ｏバス
６９との間に、ラツチ・バツフア６８が接続されてい
る。プレーナＩ／Ｏバス６９はアドレス、データ及び制
御コンポーネントを含んでいる。プレーナＩ／Ｏバス６
９に沿つて、デイスプレイ・アダプタ７０（デイスプレ
イ・モニタ１１を動作するのに使用される）、ＣＭＯＳ
クロツク７２、ＮＶＲＡＭと呼ばれるＣＭＯＳの不揮発
性ＲＡＭ７４、ＲＳ２３２アダプタ７６、並列アダプタ
７８、複数のタイマ８０、デイスケツト・アダプタ５
６、割込みコントローラ８４及び読取専用メモリ（ＲＯ
Ｍ）６４などのＩ／Ｏアダプタ及び他のコンポーネント
が接続されている。読取専用メモリ６４は、Ｉ／Ｏ装置
と、マイクロプロセツサ３２のオペレーテイング・シス
テムとの間のインターフエースに使用される。ＲＯＭ６
４の中にストアされているＢＩＯＳは、ＢＩＯＳの実行
時間を減少するためにＲＡＭ３８の中にコピーされる。
更に、ＲＯＭ３４は、メモリ・コントローラ３６に応答
する（ＲＯＭＳＥＬ信号を介して）。若し、ＲＯＭ６４
がメモリ・コントローラによつて付勢されたならば、Ｂ
ＩＯＳはＲＯＭから実行される。若し、ＲＯＭ６４が、
メモリ・コントローラ３６によつて滅勢されたならば、
ＲＯＭはマイクロプロセツサ３２からのアドレスの問い
合せに応答しない（つまり、ＢＩＯＳはＲＡＭから実行
されると言うことである）。

【００１４】プロセツサのローカル・バス３４は、シス
テム・プロセツサ、即ちＣＰＵと、与えられたすべての
数字式の協働プロセツサと、プロセツサ・サポート・チ
ツプの中にあり、また、Ｉ／Ｏバス、即ち、付加的なバ
ス５２は、アダプタ・カードの中にあり、そして、プレ
ーナＩ／Ｏバス６９は、ＸＤバスとしても知られている
バスである。これらの３つのバスのインターフエース仕
様は、他の２つのバスのいずれにも異なつていること
は、ＡＴバスの仕様で仕事をしているコンピユータ・シ
ステムの設計者には広く知られていることである。

【００１５】ＡＴバス、または、ＩＳＡバスのアーキテ
クチヤについての上述の背景の下にある従来のＡＴバス
を有するＤＭＡチツプの対話を図２を参照して以下に説
明する。このＡＴバスは、インテル社によつて市販され
ている８２３７型の２つのＤＭＡチツプを使用してい
る。８ビツトＤＭＡチツプ１００は、ＤＭＡチヤネル０
乃至３に接続された８ビツトの周辺装置のためのＤＭＡ
仲裁回路及びＤＭＡコントローラの両方を含んでいる。
１６ビツトＤＭＡチツプ１０２は、４本の１６ビツトＤ
ＭＡチヤネル４乃至７のためのＤＭＡ仲裁回路及びＤＭ
Ａコントローラの両方を含んでいる。ＤＭＡチヤネル
５、６及び７は、１６ビツトの周辺装置に接続すること
ができる。ＤＭＡチヤネル４は、ＤＭＡサイクルが要求
された時に、マイクロプロセツサとＤＭＡ１００及びＤ
ＭＡ１０２との通信の際にＤＭＡチツプ１００及びＤＭ
Ａチツプ１０２をカスケード接続するために用いられて
いる。

【００１６】各ＤＭＡチヤネルは「ＤＭＡ要求（ＤＲ
Ｑ）」ライン及び「ＤＭＡ承認（ＤＡＣＫ）」ラインを
含んでいる。ＤＭＡチヤネル０乃至３は、ＤＭＡ１００
の中のＤＲＱ０ライン乃至ＤＲＱ３ラインに対応してお
り、他方、ＤＭＡチヤネル５、６及び７は、ＤＭＡチツ
プ１０２の中のＤＲＱ１乃至ＤＲＱ３ラインに対応して
いる。ＤＭＡチツプ１０２の中のラインＤＲＱ０及びＤ
ＡＣＫ０（ＤＭＡチヤネル４）は、ＤＭＡチツプ１００
の中の「要求保留（ＨＲＱ）」及び「承認保留（ＨＬＤ
Ａ）」ラインを接続することによつてＤＭＡチツプ１０
０及び１０２をカスケード接続するのに使用される。こ
れらのＤＭＡチツプの中の最も高い優先度を持つチヤネ
ルは、ＤＲＱ０及びＤＡＣＫ０なので、ＤＭＡチツプ１
０２におけるＤＲＱ０のＤＭＡサイクルの間の、ＤＭＡ
チツプ１００からの要求は、最高の優先度を獲得する。
これを換言すれば、ＤＭＡチヤネル０乃至３は、ＤＭＡ
チヤネル５乃至７よりも高い優先性を持つていることを
意味している。

【００１７】動作の１例として、ＤＭＡチヤネル５の１
６ビツトの装置が、マスタＤＭＡチツプ１０２の中のＤ
ＲＱ１ラインに信号を入力することによつてＤＭＡ動作
を要求したものと仮定する。若し、その装置がマスタＤ
ＭＡチツプ中のＤＲＱライン上の他の要求の間の仲裁に
勝つたならば、そのＤＭＡチツプは、データを転送する
ために、データ・バス１０４及びアドレス・バス１０６
の使用と関連した装置を使用する。ＤＭＡチツプ１０２
は、ＨＲＱライン１０８を介してマイクロプロセツサ３
２からのＤＭＡサイクルを要求する。マイクロプロセツ
サが要求を与えた時、それは、ＨＬＤＡライン１１０を
介して信号を送る。次に、ＤＭＡチツプはチヤネル５の
ラインに接続された装置によつて要求された「直接メモ
リ・アクセス」を遂行する。

【００１８】例えば、若し、ＤＭＡチヤネル２に接続さ
れた８ビツトの装置がＤＭＡ動作を要求したならば、そ
れは、スレーブＤＭＡチツプ１００中のＤＲＱ２ライン
上に要求を発生する。若し、その装置がスレーブＤＭＡ
チツプ中のＤＲＱライン上の他の要求の間の仲裁に勝つ
たならば、スレーブＤＭＡチツプ１００は、ＨＲＱライ
ン１１２を介してマスタＤＭＡチツプ１０２からのＤＭ
Ａサイクルを要求する。このＨＲＱは、ＤＭＡチツプ１
０２のＤＲＱ０（ＤＭＡチヤネル４）上に受け取られ
る。ＤＲＱ０ラインは、マスタＤＭＡチツプの中で最高
の優先度を持つているから、ＤＭＡチツプ１０２は、Ｈ
ＲＱ信号ライン１０８を介してマイクロプロセツサ３２
からのＤＭＡサイクルを要求する。マイクロプロセツサ
は、ＤＭＡチツプ１０２においてＨＬＤＡ信号ラインを
介して要求を与える。ＤＭＡチツプ１０２は、ＨＬＤＡ
ライン１１４を介してＤＭＡチツプ１００にその要求を
与える。若し、ＤＭＡチヤネル２がスレーブＤＭＡチツ
プ１００の中のＤＲＱライン上の他の要求の間の仲裁に
勝つたならば、ＤＭＡチツプ１００は、データを転送す
るために、データ・バス１０４及びアドレス・バス１０
６を使用して、チヤネル２に接続された８ビツトの装置
を使用する。

【００１９】ＤＭＡチツプ１００及び１０２は、データ
転送の間でデータをバツフアしない。データは、１つの
装置によつて１６ビツトのデータ・バス１０４上に単純
に入力され、そして、読み取り／書き込みサイクルによ
つて他の装置に与えられる。読み取り／書き込みサイク
ルの間で装置のアドレスは、そのデータ転送において、
８ビツトの装置が活動しているか、或は、１６ビツトの
装置が活動しているかに従つて、ＤＭＡチツプ１００
か、または１０２のうちの１つのチツプによつて制御さ
れる。

【００２０】若し、８ビツトの装置が活動しているなら
ば、アドレスはＤＭＡチツプ１００とマイクロプロセツ
サ３２から来る。アドレスは２４ビツト長である。アド
レス・ビツト０乃至７は、ビツトＡ０乃至Ａ７としてＤ
ＭＡチツプ１００の中のレジスタにストアされる。各チ
ヤネルに１つのレジスタがあるから各装置に１つのレジ
スタがある。アドレス・ビツト８乃至１５は、データ・
ビツトＤ０乃至Ｄ７としてＤＭＡチツプ１００中のレジ
スタに、同じようにストアされる。アドレス・ビツトと
同じように、各チヤネルに対してデータ・レジスタがあ
る。Ｄ０乃至Ｄ７ビツトは、「アドレス付勢（ＡＥ
Ｎ）」信号がライン１１８上に与えられ、そして「アド
レス・ストローブ（ＡＤＳＴＢ）」信号がライン１２０
に与えられた時に、ラツチ・レジスタ１１６の中にロー
ドされる。このようにして、ＤＭＡチツプ１００からの
Ｄ０乃至Ｄ７のビツトは、ラツチ・レジスタ１１６にお
いてアドレス・ビツトＡ８乃至Ａ１５になる。

【００２１】アドレス・ビツトＡ１６乃至Ａ２３は、デ
ータ・バス１０４を経てマイクロプロセツサ３２によつ
てページ・レジスタ１２２に与えられる。これらの８個
のビツトは、データ転送動作の始めに１度だけ与えられ
る。その後、毎ページ当り６４ｋ個のアドレス空間内で
データ転送が行なわれ、この場合、ページ・アドレス
は、Ａ１６乃至Ａ２３によつて決められ、そして、ペー
ジ内のバイト・アドレスは、Ａ０乃至Ａ１５によつて決
められる。

【００２２】若し、１６ビツトの装置が活動しているな
らば、アドレスは、ＤＭＡチツプ１０２とマイクロプロ
セツサ３２から来る。アドレスは２４ビツト長である。
アドレス・ビツト０乃至７は、ビツトＡ１乃至Ａ８とし
て（Ａ０乃至Ａ７ではなく）ＤＭＡチツプ１０２の中の
レジスタ中にストアされる。アドレスＡ０は、常に、０
と見做される。このことは、ＡＴバスを２バイトのデー
タ転送として使用させ、そして、後述するように、６４
ｋ個乃至１２８ｋ個のページ・アドレス空間に拡張す
る。各チヤネルに対して１つのレジスタがあり、従つ
て、各装置にも１つのレジスタがある。上述と同様に、
アドレス・ビツト９乃至１６は、ＤＭＡチツプ１００の
中のレジスタにストアされるが、しかし、データ・ビツ
トＤ０乃至Ｄ７としてストアされる。同様に、各チヤネ
ルに対してデータ・レジスタがある。Ｄ０乃至Ｄ７ビツ
トは、「アドレス付勢（ＡＥＮ）」信号がライン１２６
に与えられ、かつ、「アドレス・ストローブ（ＡＤＳＴ
Ｂ）」信号がライン１２８に与えられた時に、ラツチ・
レジスタ１２４の中にロードされる。このようにして、
ＤＭＡチツプ１００からのＤ０乃至Ｄ７ビツトが、ラツ
チ・レジスタ１１６の中のアドレス・ビツトＡ９乃至Ａ
１６になる。

【００２３】アドレス・ビツトＡ１７乃至Ａ２３は、マ
イクロプロセツサ３２によつてデータ・バス１０４を介
してページ・レジスタ１２２に与えられる。これらの７
個のビツトは、データ転送の始めに一度に与えられる。
その後、データ転送は、１２８ｋ個のページ・アドレス
空間の中で行なわれ、この場合、ページ・アドレスは、
Ａ１７乃至Ａ２３により決められ、ページ中のバイト・
アドレスは、Ａ１乃至Ａ１６によつて決められる。ペー
ジ・レジスタ１２２からのアドレス・ビツトＡ１６は、
ゲート１３０によつて阻止される。ＤＭＡチツプ１００
が不活性のためライン１１８上のＡＥＮ信号が無いか
ら、ゲート１３０は禁止される。

【００２４】本発明の良好な実施例が図３に示されてい
る。この実施例におけるＤＭＡチツプとＡＴバスとの間
の対話は、ＤＭＡチヤネル５、６及び７が８ビツトＤＭ
Ａチヤネルとして動作しているのか、あるいは、１６ビ
ツトＤＭＡチヤネルとして動作しているのかを、システ
ムが選択できるように変更されている。システムのＤＭ
Ａチヤネルの制御レジスタ１３２は、ＤＭＡチヤネル
５、６及び７に対して、８ビツト・モードか、１６ビツ
ト・モードのビツト、即ち、選択ビツトをストアしてい
る。各チヤネルに対するこのモード・ビツトは、システ
ムＰＯＳＴプログラム・ルーチン中の書き込みコマンド
によつてセツトされるのが好ましい。ＰＯＳＴルーチン
は、コンピユータの電源が投入された時に実行される
「パワー・オン・セルフ・テスト（電源投入時の自己テ
スト）」のルーチンである。ＤＭＡチヤネル５乃至７の
ための８／１６ビツト・モードを選択するモード・ビツ
トは、他のルーチンと共に書き込むことができるが、Ｐ
ＯＳＴルーチンは、システムが構成される時に行なわれ
るのが望ましい。

【００２５】チヤネルが活性になつた時にチヤネルが８
ビツト・チヤネルか、または、１６ビツト・チヤネルと
して動作するかを選択するために、モード・ビツトは、
３つの１６ビツトＤＭＡチヤネルの各々に対するモード
・ビツトが書き込まれた後に読み取ることができる。Ｄ
ＭＡチツプ１０２によつて与えられた１６ビツトＤＭＡ
チヤネルから８ビツト・チヤネルに切り換えるために、
以下の動作が取られなければならない。即ち、これらの
動作は、（１）ページ・レジスタ１２２からのアドレス
・ビツトは、１２８ｋ個のページ・アドレスではなく、
６４ｋ個のページ・アドレスでなければならないように
する動作と、（２）ＤＭＡチツプ１０２からのアドレス
・ビツトは、アドレスＡ１乃至Ａ１６からの各ワード
（２バイト）ではなく、アドレスＡ０乃至Ａ１５からの
各バイトをアドレスしなければならないようにする動作
である。

【００２６】８ビツト・モードの信号が与えられた時、
ＤＭＡチツプ１０２により用いられるページのサイズを
変更するために、ＤＭＡチツプ１０２から、ライン１２
６上の「アドレス付勢（ＡＥＮ）」信号がゲート１３０
を付勢するために使用され、これによりページ・レジス
タ１２２からアドレス・バス１０６にＡ１６のアドレス
・ビツトを通過させる。このＡＥＮ信号は、８ビツト・
モードの信号が活性化されたＤＭＡチヤネルの制御レジ
スタ１３２から与えられた場合にのみアンド・ゲート１
３４により通過される。８ビツトＡＥＮ信号は、ＤＭＡ
チツプ１０２が８ビツトＤＭＡコントローラとして使用
可能である時にＤＭＡチツプ１０２から来るか、あるい
は、ＤＭＡチツプ１００から来るかの二通りの場合があ
るので、オア・ゲート１３６が設けられている。

【００２７】ＤＭＡチツプ１０２によつて使用されるペ
ージのサイズを、１２８ｋ個（１６ビツト・モード）の
ストレージ空間に変更するために、１６ビツト・モード
のビツトは、活動しているＤＭＡチヤネルの制御レジス
タ１３２から読み取られる。１６ビツト・モードの信号
は、アンド・ゲート１３４を付勢しないから、ＤＭＡチ
ツプ１０２からのＡＥＮ信号は、ゲート１３０を付勢し
ない。従つて、ページ・レジスタ１２２からのアドレス
・ビツトＡ１７乃至Ａ２３だけが使用される。これを換
言すれば、１２８ｋ個のストレージ空間でページ・アド
レス指定が行なわれると言うことである。

【００２８】２バイト・アドレス空間の間隔から１バイ
ト・アドレス空間の間隔へ変更するために、セレクタ１
３８が与えられている。セレクタ１３８は、１６ビツト
・モードにおいて、アドレス・ビツトＡ１乃至Ａ８とし
てＤＭＡチツプ１０２からアドレス・ビツトＡ０乃至Ａ
７を選択し、かつ、アドレス・ビツトＡ９乃至Ａ１６と
してラツチ・レジスタ１２４の中のＤ０乃至Ｄ７を選択
するスイツチング・マトリツクスである。８ビツト・モ
ードにおいて、セレクタ１３８は、ＤＭＡチツプ１０２
からのアドレス・ビツトＡ０乃至Ａ７がＡ０乃至Ａ７で
あり、ラツチ・レジスタ１２４からのライン上のＤ０乃
至Ｄ７がアドレス・ビツトＡ８乃至Ａ１５であるように
アドレス・ラインを切り換える。８ビツト／１６ビツト
・モードの選択信号ライン１４０は、活動しているＤＭ
Ａチヤネルの制御レジスタ１３２から読み取られる８ビ
ツト／１６ビツト・モードのビツトである。

【００２９】

【発明の効果】本発明の利点は、ユーザが必要とすれ
ば、ユーザは、７本の８ビツトＤＭＡチヤネルを持つた
ＩＳＡバスを有するパーソナル・コンピユータ・システ
ムに再構成することができる。更に、若し、システムの
ハードウエアが必要とするならば、８ビツトＤＭＡチヤ
ネルに変換された３本の１６ビツトＤＭＡチヤネルを容
易に１６ビツト・チヤネルに再構成することができる。

【図面の簡単な説明】

【図１】ＡＴバス・アーキテクチヤ、あるいは、ＩＳＡ
バス・アーキテクチヤを含むパーソナル・コンピユータ
の模式的なブロツク図である。

【図２】従来のＤＭＡ装置とＡＴバスとの間の対話を説
明するためのブロツク図である。

【図３】ＤＭＡ装置とＡＴバスとの間で８ビツト／１６
ビツトの対話を選択可能にした本発明の実施例を示す図
である。

【符号の説明】

３２マイクロ・プロセツサ３４ＣＰＵのローカル・バス３５バス制御タイミング・ユニツト３８ランダム・アクセス・メモリ３６メモリ制御ユニツト４１キヤツシユ・メモリ４２、５１、６８バツフア４４システム・バス４８ＤＭＡユニツト５２付加的なバス５４Ｉ／Ｏスロツト５６デイスケツト・アダプタ６４読取専用メモリ６９プレーナＩ／Ｏバス（ＤＸバス）７０デイスプレイ・アダプタ８４割込みコントローラ１００８ビツトＤＭＡチツプ（スレーブ）１０２１６ビツトＤＭＡチツプ（マスタ）１０４データ・バス１０６アドレス・バス１０８、１１２要求保留（ＨＲＱ）信号ライン１１０、１１４承認保留（ＨＬＤＡ）信号ライン１１８、１２６アドレス付勢（ＡＥＮ）信号ライン１１６、１２４ラツチ・レジスタ１２０、１２８アドレス・ストローブ（ＡＤＳＴＢ）
信号ライン１２２ページ・レジスタ１３２ＤＭＡチヤネルの制御レジスタ１３８セレクタ１４０８ビツト／１６ビツトの選択信号のライン

───────────────────────────────────────────────────── フロントページの続き (72)発明者ダニエル・ピー・フォコアメリカ合衆国フロリダ州ボカ・ラトンレッド・ベイ・ロード 21570 (72)発明者デニス・エル・モエラーアメリカ合衆国フロリダ州ボカ・ラトンローズウッドサークル 7430 (56)参考文献特開昭59−178523（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】８ビツト及び１６ビツトＤＭＡチヤネルの
両方を有するパーソナル・コンピユータ中における装置
であつて、１６ビツトＤＭＡチヤネルから８ビツトＤＭ
Ａチヤネルに選択的に変換する装置において、１６ビツトＤＭＡチヤネルに対して８ビツト／１６ビツ
ト・モードの信号をストアするためのストレージ手段
と、上記ＤＭＡチヤネルに対してストアされたモード信号に
応答することによつて、若し、モード信号が８ビツト・
モードであれば、６４ｋバイトのストレージ空間をアド
レスし、かつ、若し、モード信号が１６ビツト・モード
であれば、１２８ｋバイトのストレージ空間をアドレス
するためのページ・アドレス手段と、上記ＤＭＡチヤネルに対してストアされたモード信号に
応答することによつて、若し、モード信号が８ビツト・
モードであるならば、１バイト間隔の６４ｋバイトのス
トレージ空間をアドレスし、かつ、若し、モード信号が
１６ビツト・モードであるならば、２バイト間隔の１２
８ｋバイトのストレージ空間をアドレスするためのバイ
ト・アドレス手段とからなるＤＭＡチヤネルの変換装
置。
【請求項２】上記バイト・アドレス手段は、１６個のアドレス・ビツトを与えるＤＭＡ手段と、８ビツト・モードにおいてストアされたモード信号に応
答することによつて、最低位の１６個のアドレス・ビツ
トによりストレージ空間をアドレスするために、ＤＭＡ
情報からの１６個のアドレス・ビツトを切り換える選択
手段を含み、上記１６個のアドレス・ビツトは、上記ペ
ージ・アドレス手段によつて与えられたページ・アドレ
ス中の６４ｋバイトのストレージ空間中の１バイト・ア
ドレスを定めることと、最低位の１７個のビツトによりストレージ空間をアドレ
スするために、上記選択手段は、１６ビツト・モードに
おいてストアされたモード信号に応答して、上記ＤＭＡ
手段からの１６個のアドレス・ビツトを切り換えること
と、最低位のビツトは常に０であり、従つて、上記ペー
ジ・アドレス手段によつて与えられたページ・アドレス
中の１２８ｋバイトのストレージ空間中の２バイト・ワ
ード・アドレスを定めることとを含むことを特徴とする
請求項１に記載のＤＭＡチヤネルの変換装置。
【請求項３】上記ページ・アドレス手段は、１７番目のアドレス・ビツト（Ａ１６）及びそれ以上の
順番で開始するストレージ空間をアドレスするためのペ
ージ・レジスタ手段と、８ビツト・モードにおいてストアされたモードに応答す
ることによつて、ページ・アドレス中の最低位ビツトと
して１７番目のアドレス・ビツトを通過するためのゲー
ト手段と、上記ゲート手段は、１６ビツト・モードにおいてストア
されたモードに応答して、ページ・アドレス中の最低位
ビツトとして１７番目のアドレス・ビツトの通過を禁止
し、これにより、１８番目のビツト（Ａ１７）がページ
・アドレス中の最低位ビツトになることとを含むことを
特徴とする請求項２に記載のＤＭＡチヤネルの変換装
置。
【請求項４】複数個のストレージ手段を含むことと、
該ストレージ手段の各々は、一対にされた１６ビツトＤ
ＭＡチヤネルのための８ビツト／１６ビツト・モードの
信号をストアするために、上記１６ビツトＤＭＡチヤネ
ルの１つと一対にされ、これにより、各１６ビツトＤＭ
Ａチヤネルは、上記ページ・アドレス指定手段及び上記
バイト・アドレス指定手段によつて８ビツトＤＭＡチヤ
ネルに変換されることとを含むことを特徴とする請求項
１に記載のＤＭＡチヤネルの変換装置。
【請求項５】ＡＴバス・アーキテクチヤか、またはＩＳ
Ａバス・アーキテクチヤを有するパーソナル・コンピユ
ータ・システム中の装置であつて、１６ビツトＤＭＡチ
ヤネルとしての動作と、８ビツトＤＭＡチヤネルとして
の動作との間で１６ビツトＤＭＡチヤネルを選択的に切
り換えるための装置において、１６ビツトＤＭＡチヤネルの１つ、または、それ以上の
チヤネルのために８ビツト／１６ビツト・モードのビツ
トをストアするためのレジスタ手段と、１６ビツト・モードのビツトに応答して、各アドレスに
おいて２バイトのアドレス空間により６４ｋ個のアドレ
スを指定するための１６ビツトＤＭＡ制御手段と、上記ＤＭＡ制御手段と１６ビツト・モードのビツトとに
応答して、６４ｋバイトのストレージ空間のアドレスを
禁止し、かつ、１２８ｋバイトのストレージ空間のアド
レスを付勢するためのページ付け手段と、上記ＤＭＡ制御手段は、上記レジスタ手段中にストアさ
れた８ビツト・モードのビツトに応答して、各アドレス
中の１バイトのストレージ空間により６４ｋ個のアドレ
スを指定することと、上記ページ付け手段は、上記制御手段と８ビツト・モー
ドのビツトとに応答して、６４ｋバイトのストレージ空
間のアドレスを付勢し、かつ、１２８ｋバイトのストレ
ージ空間のアドレスの指定を禁止することとを含むこと
を特徴とするＤＭＡチヤネルの切り換え装置。
【請求項６】上記ＤＭＡ制御手段は、８個のアドレス・ビツトを与えるＤＭＡアドレス・レジ
スタ手段と、１６個のアドレス・ビツトが与えられるように、付加的
な８個のアドレス・ビツトを与えるＤＭＡデータ・レジ
スタ手段と、最低位の１６個のビツトでストレージ空間をアドレスす
るために、８ビツト・モードのビツトに応答して、上記
ＤＭＡレジスタ手段の両方から１６個のアドレス・ビツ
トを切り換えるためのセレクタ手段を含むことと、上記
１６個のビツトは、上記ページ付け手段により与えられ
たページ・アドレスにおける６４ｋバイトのストレージ
空間中の１バイト・アドレスを定めることと、上記セレクタ手段は、１６ビツト・モードのビツトに応
答して、上記ＤＭＡレジスタ手段の両方から１６個のア
ドレス・ビツトを切り換え、これにより、低位の１７個
のビツトでストレージ空間をアドレスすることと、最低
位のビツトは、常に、０であり、従つて、上記ページ・
アドレス手段によつて与えられたページ・アドレスにお
ける１２８ｋバイトのストレージ空間中の２バイト・ワ
ードのアドレスを決めることとを含むことを特徴とする
請求項５に記載のＤＭＡチヤネルの切り換え装置。
【請求項７】上記ページ付け手段は、１７番目のアドレス・ビツト（Ａ１６）及びそれ以上高
いアドレス・ビツトで開始するストレージ空間をアドレ
スするページ・レジスタ手段と、８ビツト・モードのビツト及び１６ビツト・モードのビ
ツトに応答して、ページ・アドレス中の最低位ビツトと
して１７番目のアドレス・ビツトを通過するためのゲー
ト手段と、上記ゲート手段は、１６ビツト・モードのビツトに応答
して、ページ・アドレス中の最低位ビツトとしての１７
番目のアドレス・ビツトの通過を禁止し、これにより、
１８番目のビツト（Ａ１７）がページ・アドレス中の最
低位ビツトになることとを含むことを特徴とする請求項
６に記載のＤＭＡチヤネルの切り換え装置。
【請求項８】８ビツト、または、１６ビツトの周辺装置
に接続するために設計された「ＡＴ」、または「ＩＳ
Ａ」バス・アーキテクチヤを有するパーソナル・コンピ
ユータ・システム中にあるＤＭＡサイクルを実行するＤ
ＭＡチヤネル装置において、８ビツトの周辺装置に応答して、６４ｋバイトのストレ
ージ空間内の１バイト・アドレス空間の間隔において８
ビツト・データ転送を制御する８ビツトＤＭＡコントロ
ーラと、１６ビツトの周辺装置に応答して、１２８ｋバイトのス
トレージ空間内の２バイト・アドレス空間の間隔におい
て１６ビツト・データ転送を制御する１６ビツトＤＭＡ
コントローラと、活動中の上記８ビツトＤＭＡコントローラに応答して６
４ｋバイトのストレージ空間を有する各ページによりペ
ージとしてストレージ空間をアドレスし、不活性の８ビ
ツトＤＭＡコントローラに応答して１２８ｋバイトのス
トレージ空間を有する各ページによりページとしてスト
レージ空間をアドレスするための、ページ・レジスタ手
段と、上記１６ビツトＤＭＡコントローラに接続された周辺装
置が８ビツト・モード又は１６ビツト・モードの何れで
動作するかを示す、８ビツト／１６ビツト・モード・ビ
ツトをストアするための制御レジスタと、を有し、上記１６ビツトＤＭＡコントローラは、上記制御レジス
タからの８ビツト・モード・ビツト及び８ビツトの周辺
装置に応答して、６４ｋバイトのストレージ空間内の１
バイト・アドレス空間において８ビツトＤＭＡデータ転
送を制御し、上記ページ・レジスタ手段は、上記制御レジスタからの
８ビツト・モード・ビツト及び活動中の上記１６ビツト
ＤＭＡコントローラとに応答して、６４ｋバイトのスト
レージ空間を有する各ページによりページとしてストレ
ージ空間をアドレスすることを特徴とするＤＭＡチヤネ
ル装置。