JPS61175750A - Ｄｍａ機能付きマイクロプロセツサシステム - Google Patents
Ｄｍａ機能付きマイクロプロセツサシステムInfo
- Publication number
- JPS61175750A JPS61175750A JP60015897A JP1589785A JPS61175750A JP S61175750 A JPS61175750 A JP S61175750A JP 60015897 A JP60015897 A JP 60015897A JP 1589785 A JP1589785 A JP 1589785A JP S61175750 A JPS61175750 A JP S61175750A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- memory
- data
- data bus
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＭＡ＠能付きマイクロプロセッサシステムに
関し、特に２ｎビット（例えば！６ビット）のマイクロ
プロセッサを備え、ｎビット（すなわち８ビット）の外
部デバイスとメモリとの間でデータ転送を行う場合のＤ
ＭＡ機能付きマイクロプロセッサシステムに関する。
関し、特に２ｎビット（例えば！６ビット）のマイクロ
プロセッサを備え、ｎビット（すなわち８ビット）の外
部デバイスとメモリとの間でデータ転送を行う場合のＤ
ＭＡ機能付きマイクロプロセッサシステムに関する。
従来、この種のデータバスの切換えは行われておらず、
１６ビット・マイクロプロセッサシステムの上位８ビッ
トのデータバスまたは下位８ビー、トのデータバスのど
ちらかが８ビット外部デバイスのデータバスに固定的に
接続されていた。
１６ビット・マイクロプロセッサシステムの上位８ビッ
トのデータバスまたは下位８ビー、トのデータバスのど
ちらかが８ビット外部デバイスのデータバスに固定的に
接続されていた。
ト述した従来のＤＭＡ機能付きマイクロプロセッサシス
テムでは、１６ビットのデータバスのうち上位８ビット
のデータバスまたは下位８ビットのデータバスが８ビッ
ト外部デバイスのデータバスと接続されて使用されるの
で、ＤＭＡコントローラを使用して８ビット外部デバイ
スとメモリとの間で情報を授受する場合には、８ビット
外部デバイスはメモリの奇数アドレス（上位８ビットの
データバスに接続の場合）または偶数アドレス（下位８
ビットのデータバスに接続の場合）のどちらか一方で決
定されるエリアのみと情報の授受を行えるにすぎず、メ
モリを効率よく使用できないという欠点がある。
テムでは、１６ビットのデータバスのうち上位８ビット
のデータバスまたは下位８ビットのデータバスが８ビッ
ト外部デバイスのデータバスと接続されて使用されるの
で、ＤＭＡコントローラを使用して８ビット外部デバイ
スとメモリとの間で情報を授受する場合には、８ビット
外部デバイスはメモリの奇数アドレス（上位８ビットの
データバスに接続の場合）または偶数アドレス（下位８
ビットのデータバスに接続の場合）のどちらか一方で決
定されるエリアのみと情報の授受を行えるにすぎず、メ
モリを効率よく使用できないという欠点がある。
本発明の目的は、メモリの使用効率を図ったＤＭＡＩａ
能付きマイクロプロセッサシステムを提供することにあ
る。
能付きマイクロプロセッサシステムを提供することにあ
る。
本発明によるＤＭＡ機能付きマイクロプロセッサシステ
ムは、内蔵したメモリとｎビットの外部デバイスとの間
のデータ転送をＤＭＡコントローラにより行うことがで
きる、２ｎビットのマイクロプロセッサのＤＭＡ機能付
きマイクロプロセッサシステムにおいて、Ｅ述のメモリ
は、データバスのそれぞれ上位ｎビット、下位ｎビット
に接続されたｎビットの第１のメモリと第２のメモリと
からなり、ＤＭＡ動作時にＤＭＡコントローラからの制
御により切換えられ外部デバイスをヒ述のデータバスの
上位または下位ｎビットに選択的に接続するデータバス
切換スイ−／：ｆ−を備えたことを特徴としている。
ムは、内蔵したメモリとｎビットの外部デバイスとの間
のデータ転送をＤＭＡコントローラにより行うことがで
きる、２ｎビットのマイクロプロセッサのＤＭＡ機能付
きマイクロプロセッサシステムにおいて、Ｅ述のメモリ
は、データバスのそれぞれ上位ｎビット、下位ｎビット
に接続されたｎビットの第１のメモリと第２のメモリと
からなり、ＤＭＡ動作時にＤＭＡコントローラからの制
御により切換えられ外部デバイスをヒ述のデータバスの
上位または下位ｎビットに選択的に接続するデータバス
切換スイ−／：ｆ−を備えたことを特徴としている。
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明によるＤＭＡ機能付きマイクロプロセッ
サシステムの一実施例を示すブロック図である。 １８
ビットのマイクロプロセラ与ユニット（例えば０８０８
８ ＣＰＵ ） １は１８ビットアドレスバス１０ａを
介して、それぞれラッチ回路２、データトランシーバ３
に接続され、さらにラッチ回路２には１６ビットアドレ
スバス１０が接続されており、一方データトランシーバ
３には上位８ビットデータバス１１と下位８ビットデー
タバス１２が接続されている。
サシステムの一実施例を示すブロック図である。 １８
ビットのマイクロプロセラ与ユニット（例えば０８０８
８ ＣＰＵ ） １は１８ビットアドレスバス１０ａを
介して、それぞれラッチ回路２、データトランシーバ３
に接続され、さらにラッチ回路２には１６ビットアドレ
スバス１０が接続されており、一方データトランシーバ
３には上位８ビットデータバス１１と下位８ビットデー
タバス１２が接続されている。
１６ビットアドレスバス１０は下位８ビットデータバス
１２で決定されるデータを格納または送出するメモリＢ
と、上位８ビットデータバス１１で決定されるデータを
格納または送出するメモリ７と、８ビット外部デバイス
９に接続され、さらにデータ転送のアドレスを確定する
ＤＭＡコントローラ４と上位８ビットのアドレスをラッ
チし送出するラッチ回路５に接続される。
１２で決定されるデータを格納または送出するメモリＢ
と、上位８ビットデータバス１１で決定されるデータを
格納または送出するメモリ７と、８ビット外部デバイス
９に接続され、さらにデータ転送のアドレスを確定する
ＤＭＡコントローラ４と上位８ビットのアドレスをラッ
チし送出するラッチ回路５に接続される。
メモリ６は下位８ビットデータバス１２を介してデータ
バス切換スイッチ８に接続され、メモリ７はＦ位８ビッ
トデータバスｌｌを介してデータバス切換スイッチ８に
接続され、このデータバス切換スイッチ８は８ビット外
部デバイス９と８ビットデータバスで接続されている。
バス切換スイッチ８に接続され、メモリ７はＦ位８ビッ
トデータバスｌｌを介してデータバス切換スイッチ８に
接続され、このデータバス切換スイッチ８は８ビット外
部デバイス９と８ビットデータバスで接続されている。
また、データバス切換スイッチ８には制御信号１３が入
力されており、この制御信号１３は、ＤＭＡコントロー
ラ４がＤＭＡ動作を行う時に送出するアクセス信号１４
が出力されている時に、アンドゲート１５を介してＤＭ
Ａコントローラ４より供給される。制御信号１３はＤＭ
Ａコントローラ４がｔ位８ビットのアドレスを指定した
時に出力される。一方、ＤＭＡコントローラ４からはＤ
ＭＡ動作中に出力されるホールド信号１Ｂが、マイクロ
プロセッサユニット１とラッチ回路２とデータトランシ
ーバ３に入力されており、このホールド信号１Ｂが入力
されると各回路はそれぞれの機能を停止する。
力されており、この制御信号１３は、ＤＭＡコントロー
ラ４がＤＭＡ動作を行う時に送出するアクセス信号１４
が出力されている時に、アンドゲート１５を介してＤＭ
Ａコントローラ４より供給される。制御信号１３はＤＭ
Ａコントローラ４がｔ位８ビットのアドレスを指定した
時に出力される。一方、ＤＭＡコントローラ４からはＤ
ＭＡ動作中に出力されるホールド信号１Ｂが、マイクロ
プロセッサユニット１とラッチ回路２とデータトランシ
ーバ３に入力されており、このホールド信号１Ｂが入力
されると各回路はそれぞれの機能を停止する。
次に、データバスの切換動作について説明する。
まず、外部デバイス８からＤＭＡコントローラ４に対し
てデータ転送要求が出されると、ＤＭＡコントローラ４
はマイクロプロセッサユニット１に対し１６ビットアド
レスバス１０の開放要求、すなわちバス使用権の譲り渡
しを要求する。この要求が受は付けられてパス１０が開
放されると、マイクロフロセッサユニウド１からＤＭＡ
コントローラ４に対して要求を受は付けた旨知らせる信
号が送られる。
てデータ転送要求が出されると、ＤＭＡコントローラ４
はマイクロプロセッサユニット１に対し１６ビットアド
レスバス１０の開放要求、すなわちバス使用権の譲り渡
しを要求する。この要求が受は付けられてパス１０が開
放されると、マイクロフロセッサユニウド１からＤＭＡ
コントローラ４に対して要求を受は付けた旨知らせる信
号が送られる。
この時点で、ＤＭＡコントローラ４はメモリ６または７
をアクセスするためのアドレスを出力し、同時にホール
ド信号１６を送出してマイクロプロセッサユニット１．
ラッチ回路２およびデータトランシーバ３の機能を停止
させる。すなわち、ＤＭＡ動作が開始され、アクセス信
号１４がＤＭＡコントローラ４から出力される。
をアクセスするためのアドレスを出力し、同時にホール
ド信号１６を送出してマイクロプロセッサユニット１．
ラッチ回路２およびデータトランシーバ３の機能を停止
させる。すなわち、ＤＭＡ動作が開始され、アクセス信
号１４がＤＭＡコントローラ４から出力される。
ＤＭＡコントローラ４からのアドレス出力が下位８ビッ
トを指定している場合には、第１図に示す構成から明ら
かなように、データ転送は外部デバイス９とメモリ６と
の間で、データバス切換スイッチ８、下位８ビットデー
タバス１２および１６ビットアドレスバス！０を介して
行われる。ＤＭＡコントローラ４が上位８ビットのアド
レスを指定した時には、前述したように制御信号１３が
出力されるので、データバス切換スイッチ８は上位８ビ
ットデータバス１１にバス切換を行う、その結果、メモ
リ７と外部デバイス９との間のデータ転送が可能となる
。
トを指定している場合には、第１図に示す構成から明ら
かなように、データ転送は外部デバイス９とメモリ６と
の間で、データバス切換スイッチ８、下位８ビットデー
タバス１２および１６ビットアドレスバス！０を介して
行われる。ＤＭＡコントローラ４が上位８ビットのアド
レスを指定した時には、前述したように制御信号１３が
出力されるので、データバス切換スイッチ８は上位８ビ
ットデータバス１１にバス切換を行う、その結果、メモ
リ７と外部デバイス９との間のデータ転送が可能となる
。
以北説明したように本発明は、ＤＭＡコントローラを使
用した例えば１６ビット会マイクロプロセツサシステム
において８ビット外部デバイスとメモリとの間でデータ
転送を行う場合に、上位データバスと下位データバスと
の切換えを行うスイッチを８ビット外部デバイスとメモ
リ間に設置し、このスイッチをＤＭＡコントローラの７
クセス拳アドレス条件に従って制御することにより、メ
モリを効率よく使用できる効果がある。
用した例えば１６ビット会マイクロプロセツサシステム
において８ビット外部デバイスとメモリとの間でデータ
転送を行う場合に、上位データバスと下位データバスと
の切換えを行うスイッチを８ビット外部デバイスとメモ
リ間に設置し、このスイッチをＤＭＡコントローラの７
クセス拳アドレス条件に従って制御することにより、メ
モリを効率よく使用できる効果がある。
第１図は本発明によるＤＭＡ機能付きマイクロプロセッ
サシステムの一実施例を示すブロック図である。 ｌ・・・マイクロプロ上−２サユニー２ト２．５・・・
ラッチ回路 ３・・・データトランシーバ ４・・・ＤＭＡコントローラ ８．７・・・メモリ ８・・・データバス切換スイッチ ９・・・（８ビット）外部デバイス １０・・・１６ビットアドレスバス １１・・・Ｅ位８ビットデータバス １２・・・下位８ビットデータバス １３・・・制御信号 １４・・・アクセス信号 １５・・・アンドゲート １Ｂ・・・ホールド信号
サシステムの一実施例を示すブロック図である。 ｌ・・・マイクロプロ上−２サユニー２ト２．５・・・
ラッチ回路 ３・・・データトランシーバ ４・・・ＤＭＡコントローラ ８．７・・・メモリ ８・・・データバス切換スイッチ ９・・・（８ビット）外部デバイス １０・・・１６ビットアドレスバス １１・・・Ｅ位８ビットデータバス １２・・・下位８ビットデータバス １３・・・制御信号 １４・・・アクセス信号 １５・・・アンドゲート １Ｂ・・・ホールド信号
Claims (1)
- 【特許請求の範囲】 内蔵したメモリとｎビットの外部デバイスとの間のデー
タ転送をＤＭＡコントローラにより行うことができる、
２ｎビットのマイクロプロセッサのＤＭＡ機能付きマイ
クロプロセッサシステムにおいて、 前記メモリは、データバスのそれぞれ上位ｎビット、下
位ｎビットに接続されたｎビットの第１のメモリと第２
のメモリとからなり、 ＤＭＡ動作時に前記ＤＭＡコントローラからの制御によ
り切換えられ前記外部デバイスを前記データバスの上位
または下位ｎビットに選択的に接続するデータバス切換
スイッチを備えたことを特徴とするＤＭＡ機能付きマイ
クロプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015897A JPS61175750A (ja) | 1985-01-30 | 1985-01-30 | Ｄｍａ機能付きマイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015897A JPS61175750A (ja) | 1985-01-30 | 1985-01-30 | Ｄｍａ機能付きマイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61175750A true JPS61175750A (ja) | 1986-08-07 |
Family
ID=11901568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015897A Pending JPS61175750A (ja) | 1985-01-30 | 1985-01-30 | Ｄｍａ機能付きマイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61175750A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448158A (en) * | 1987-08-19 | 1989-02-22 | Oki Electric Ind Co Ltd | Direct memory access control circuit |
| US5465332A (en) * | 1992-09-21 | 1995-11-07 | International Business Machines Corporation | Selectable 8/16 bit DMA channels for "ISA" bus |
-
1985
- 1985-01-30 JP JP60015897A patent/JPS61175750A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448158A (en) * | 1987-08-19 | 1989-02-22 | Oki Electric Ind Co Ltd | Direct memory access control circuit |
| US5465332A (en) * | 1992-09-21 | 1995-11-07 | International Business Machines Corporation | Selectable 8/16 bit DMA channels for "ISA" bus |
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