JPH0594404A - ダイレクト・メモリ・アクセス・コントローラ - Google Patents
ダイレクト・メモリ・アクセス・コントローラInfo
- Publication number
- JPH0594404A JPH0594404A JP25613091A JP25613091A JPH0594404A JP H0594404 A JPH0594404 A JP H0594404A JP 25613091 A JP25613091 A JP 25613091A JP 25613091 A JP25613091 A JP 25613091A JP H0594404 A JPH0594404 A JP H0594404A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- dmac
- main body
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】データ・バス幅が、システム・バスよりせまい
周辺装置を持つコンピュータ・システムにおいて、周辺
装置と主記憶装置間でＤＭＡ転送を行う際に、データ・
バスのバス幅を調整して、システム・バスの占有時間を
短くすること。 【構成】周辺装置４，５用と主記憶装置３用の二種類の
バス，データを蓄えるためのバッファとそれらを制御す
る制御回路を持ち、バス幅を相互に変更できるＤＭＡＣ
本体２を備えている。
周辺装置を持つコンピュータ・システムにおいて、周辺
装置と主記憶装置間でＤＭＡ転送を行う際に、データ・
バスのバス幅を調整して、システム・バスの占有時間を
短くすること。 【構成】周辺装置４，５用と主記憶装置３用の二種類の
バス，データを蓄えるためのバッファとそれらを制御す
る制御回路を持ち、バス幅を相互に変更できるＤＭＡＣ
本体２を備えている。
Description
【０００１】
【産業上の利用分野】本発明はダイレクト・メモリ・ア
クセス・コントローラ（ＤＭＡＣ）に関し、特にコンピ
ュータの回路に関する。
クセス・コントローラ（ＤＭＡＣ）に関し、特にコンピ
ュータの回路に関する。
【０００２】
【従来の技術】図３は、従来のＤＭＡＣを使用したコン
ピュータのブロック図である。
ピュータのブロック図である。
【０００３】図３において、従来では、ＣＰＵ（中央処
理装置）１と、ＤＭＡＣ（ダイレクト・メモリ・アクセ
ス・コントローラ）本体２と、主記憶装置３と、周辺装
置４，５と、１６ビットのシステム・バス６とを備えて
いる。
理装置）１と、ＤＭＡＣ（ダイレクト・メモリ・アクセ
ス・コントローラ）本体２と、主記憶装置３と、周辺装
置４，５と、１６ビットのシステム・バス６とを備えて
いる。
【０００４】ＣＰＵ１，ＤＭＡＣ本体２および主記憶装
置３は１６ビット幅のデータ・バスを有し、周辺装置
４，５は８ビット幅のデータ・バスを有することとす
る。また、主記憶装置３には８ビットごとにアドレスが
付けられているものとする。
置３は１６ビット幅のデータ・バスを有し、周辺装置
４，５は８ビット幅のデータ・バスを有することとす
る。また、主記憶装置３には８ビットごとにアドレスが
付けられているものとする。
【０００５】前記のような装置では、周辺装置４および
５のようにシスム全体のデータ・バスよりせまいデータ
・バス幅しかもたない周辺装置は、データ・バスの下位
または上位の８ビットに接続される。
５のようにシスム全体のデータ・バスよりせまいデータ
・バス幅しかもたない周辺装置は、データ・バスの下位
または上位の８ビットに接続される。
【０００６】従来、このようなシステムにおいてＤＭＡ
転送を行なう場合は、周辺装置４または５からＤＭＡＣ
本体２へＤＭＡ転送を行なうように指示する信号が出力
され、ＤＭＡＣ本体２がＣＰＵ１に対してバスの制御を
明渡すように要求する信号が出力される。この信号が受
け付けられるとＣＰＵ１からＤＭＡＣ本体２へバスの制
御を移したことを知らせる信号が出力される。
転送を行なう場合は、周辺装置４または５からＤＭＡＣ
本体２へＤＭＡ転送を行なうように指示する信号が出力
され、ＤＭＡＣ本体２がＣＰＵ１に対してバスの制御を
明渡すように要求する信号が出力される。この信号が受
け付けられるとＣＰＵ１からＤＭＡＣ本体２へバスの制
御を移したことを知らせる信号が出力される。
【０００７】ＤＭＡＣ本体２は、バスの制御が移ったこ
とを確認した後、周辺装置４，５から主記憶装置３へデ
ータを転送する場合は、周辺装置４または５へリード信
号を、主記憶装置３へライト信号およびアドレスを出力
する。
とを確認した後、周辺装置４，５から主記憶装置３へデ
ータを転送する場合は、周辺装置４または５へリード信
号を、主記憶装置３へライト信号およびアドレスを出力
する。
【０００８】また、主記憶装置３から周辺装置４，５へ
データを転送する場合は、主記憶装置３へリード信号お
よびアドレスを、周辺装置４または５へライト信号を出
力する。
データを転送する場合は、主記憶装置３へリード信号お
よびアドレスを、周辺装置４または５へライト信号を出
力する。
【０００９】データはリード信号を入力された装置から
出力され、システム・バス６を通りライト信号を入力さ
れた装置へ書き込まれる。
出力され、システム・バス６を通りライト信号を入力さ
れた装置へ書き込まれる。
【００１０】
【発明が解決しようとする課題】前述した従来のＤＭＡ
転送（中央処理装置を介さないデータ転送）では周辺装
置のデータ・バス幅が主記憶装置の１／２しかないた
め、１回の操作で転送できるデータ量は、本来の転送能
力の１／２になってしまうという欠点がある。
転送（中央処理装置を介さないデータ転送）では周辺装
置のデータ・バス幅が主記憶装置の１／２しかないた
め、１回の操作で転送できるデータ量は、本来の転送能
力の１／２になってしまうという欠点がある。
【００１１】本発明の目的は、前記欠点を解決し、転送
能力を低下させないようにしたＤＭＡＣを提供すること
にある。
能力を低下させないようにしたＤＭＡＣを提供すること
にある。
【００１２】
【課題を解決するための手段】本発明の構成は、データ
・バス幅が互いに異なる周辺装置と主記憶装置との間で
中央処理装置を介さないでデータ転送を行なう機能を備
えたダイレクト・メモリ・アクセス・コントローラにお
いて、前記バス幅の広い方にデータ幅を合わせて前記デ
ータ転送を行なう手段を有することを特徴とする。
・バス幅が互いに異なる周辺装置と主記憶装置との間で
中央処理装置を介さないでデータ転送を行なう機能を備
えたダイレクト・メモリ・アクセス・コントローラにお
いて、前記バス幅の広い方にデータ幅を合わせて前記デ
ータ転送を行なう手段を有することを特徴とする。
【００１３】
【実施例】図１は本発明の一実施例のＤＭＡＣを使用し
た１６ビットＣＰＵを有するコンピュータのブロック図
である。
た１６ビットＣＰＵを有するコンピュータのブロック図
である。
【００１４】図１において、本実施例は、ＣＰＵ１と、
ＤＭＡＣ本体２と、主記憶装置３と、周辺装置４，５
と、１６ビット・システム・バス６と、８ビット・ロー
カル・バス８とを備える。
ＤＭＡＣ本体２と、主記憶装置３と、周辺装置４，５
と、１６ビット・システム・バス６と、８ビット・ロー
カル・バス８とを備える。
【００１５】本実施例でも従来技術で説明したと同様
に、ＣＰＵ１，主記憶装置３は１６ビット幅のデータ・
バスを、周辺装置４および５は８ビット幅のデータ・バ
スをそれぞれ有している。ＤＭＡＣ本体２は１６ビット
幅のデータ・バスと８ビット幅のデータ・バスの両方を
有しているものとする。
に、ＣＰＵ１，主記憶装置３は１６ビット幅のデータ・
バスを、周辺装置４および５は８ビット幅のデータ・バ
スをそれぞれ有している。ＤＭＡＣ本体２は１６ビット
幅のデータ・バスと８ビット幅のデータ・バスの両方を
有しているものとする。
【００１６】ＤＭＡ転送を行なう場合は、周辺装置４ま
たは５からＤＭＡ転送を要求する信号がＤＭＡＣ本体２
へ出力される。周辺装置４，５から主記憶装置３への転
送の場合、ＤＭＡＣ本体２はまず周辺装置４または５に
リード信号を出力しデータを読み出す。周辺装置４また
は５から読み出されたデータは８ビットであるため、１
回目の読み出し時はＤＭＡＣ本体２に内蔵されたバッフ
ァにデータを蓄える。
たは５からＤＭＡ転送を要求する信号がＤＭＡＣ本体２
へ出力される。周辺装置４，５から主記憶装置３への転
送の場合、ＤＭＡＣ本体２はまず周辺装置４または５に
リード信号を出力しデータを読み出す。周辺装置４また
は５から読み出されたデータは８ビットであるため、１
回目の読み出し時はＤＭＡＣ本体２に内蔵されたバッフ
ァにデータを蓄える。
【００１７】２回目の読み出しで、ＤＭＡＣ本体２はＣ
ＰＵ１に対しバスの制御を明け渡すように要求する信号
を出力し、前回読み出したデータと合せ１６ビットとし
たデータを主記憶装置８へ書き込む。
ＰＵ１に対しバスの制御を明け渡すように要求する信号
を出力し、前回読み出したデータと合せ１６ビットとし
たデータを主記憶装置８へ書き込む。
【００１８】この主記憶装置３から周辺装置４，５への
転送の場合は、はじめにＣＰＵ１に対してバスの制御を
明け渡すように要求する信号を出力し、主記憶装置３か
ら１６ビットのデータを読み出し、これを２回に分けて
周辺装置４または５へ書き込む。
転送の場合は、はじめにＣＰＵ１に対してバスの制御を
明け渡すように要求する信号を出力し、主記憶装置３か
ら１６ビットのデータを読み出し、これを２回に分けて
周辺装置４または５へ書き込む。
【００１９】以上のように、本実施例のＤＭＡＣは、バ
ス幅のせまい周辺装置専用のローカル・バス，データを
蓄えるためのバッファおよびデータの転送を制御する制
御回路を有し、データ・バス幅を相互に変更できるよう
な構造となっている。
ス幅のせまい周辺装置専用のローカル・バス，データを
蓄えるためのバッファおよびデータの転送を制御する制
御回路を有し、データ・バス幅を相互に変更できるよう
な構造となっている。
【００２０】また、本実施例によれば、ＣＰＵから周辺
装置に対するデータの転送がある場合には、ＣＰＵ側の
バスと周辺装置側のバスを接続し、ＣＰＵと周辺装置間
で直接データの転送ができる構造となっている。
装置に対するデータの転送がある場合には、ＣＰＵ側の
バスと周辺装置側のバスを接続し、ＣＰＵと周辺装置間
で直接データの転送ができる構造となっている。
【００２１】図２は本発明の他の実施例のＤＭＡＣを使
用した３２ビットＣＰＵを有するコンピュータのブロッ
ク図である。
用した３２ビットＣＰＵを有するコンピュータのブロッ
ク図である。
【００２２】図２において、本実施例は、ＣＰＵ１と、
ＤＭＡＣ本体２と、主記憶装置３と、周辺装置４，５
と、３２ビット・システム・バス６と、８ビット・ロー
カル・バス８とを備える。
ＤＭＡＣ本体２と、主記憶装置３と、周辺装置４，５
と、３２ビット・システム・バス６と、８ビット・ロー
カル・バス８とを備える。
【００２３】本実施例ではＣＰＵ１および主記憶装置３
は３２ビット幅のデータ・バスを、周辺装置４，５は８
ビット幅のデータ・バスをそれぞ有している。ＤＭＡＣ
本体２は３２ビット幅のデータ・バスと８ビット幅のデ
ータ・バスの両方を有しているものとする。
は３２ビット幅のデータ・バスを、周辺装置４，５は８
ビット幅のデータ・バスをそれぞ有している。ＤＭＡＣ
本体２は３２ビット幅のデータ・バスと８ビット幅のデ
ータ・バスの両方を有しているものとする。
【００２４】本実施例でＤＭＡ転送を行なう場合は、周
辺装置４または５からＤＭＡ転送を要求する信号がＤＭ
ＡＣ本体２へ出力される。周辺装置４，５から主記憶装
置３への転送の場合、ＤＭＡＣ本体２はまず周辺装置４
または５にリード信号を出力しデータを読み出す。周辺
装置４または５から読み出されたデータは８ビットであ
るため、１回目から３回目までの読み出し時は、ＤＭＡ
Ｃ本体２に内蔵されたバッファにデータを蓄える。４回
目の読み出しでＤＭＡＣ本体２はＣＰＵ１に対しバスの
制御を明け渡すように要求する信号を出力し、前回読み
出したデータと合せ、３２ビットとしたデータを主記憶
装置３へ書き込む。
辺装置４または５からＤＭＡ転送を要求する信号がＤＭ
ＡＣ本体２へ出力される。周辺装置４，５から主記憶装
置３への転送の場合、ＤＭＡＣ本体２はまず周辺装置４
または５にリード信号を出力しデータを読み出す。周辺
装置４または５から読み出されたデータは８ビットであ
るため、１回目から３回目までの読み出し時は、ＤＭＡ
Ｃ本体２に内蔵されたバッファにデータを蓄える。４回
目の読み出しでＤＭＡＣ本体２はＣＰＵ１に対しバスの
制御を明け渡すように要求する信号を出力し、前回読み
出したデータと合せ、３２ビットとしたデータを主記憶
装置３へ書き込む。
【００２５】主記憶装置３から周辺装置４，５への転送
の場合は、はじめにＣＰＵ１に対してバスの制御を明け
渡すように要求する信号を出力し、主記憶装置３から３
２ビットのデータを読み出し、これを４回に分けて周辺
装置４または５へ書き込む。
の場合は、はじめにＣＰＵ１に対してバスの制御を明け
渡すように要求する信号を出力し、主記憶装置３から３
２ビットのデータを読み出し、これを４回に分けて周辺
装置４または５へ書き込む。
【００２６】
【発明の効果】以上説明したように、本発明は、特にＤ
ＭＡＣ本体に周辺装置専用のバスとデータを蓄積するバ
ッファおよびそれらを制御する制御回路を付加した場合
には、システム・バス幅と周辺装置の入出力データのデ
ータ幅を合せることにより、システム・バスの転送能力
を最大限に生かせるシステムを構築できるという効果が
ある。
ＭＡＣ本体に周辺装置専用のバスとデータを蓄積するバ
ッファおよびそれらを制御する制御回路を付加した場合
には、システム・バス幅と周辺装置の入出力データのデ
ータ幅を合せることにより、システム・バスの転送能力
を最大限に生かせるシステムを構築できるという効果が
ある。
【図１】本発明の一実施例のＤＡＭＣを使用したコンピ
ュータのブロック図である。
ュータのブロック図である。
【図２】本発明の他の実施例のブロック図である。
【図３】従来のＤＭＡＣを使用したコンピュータのブロ
ック図である。
ック図である。
１ ＣＰＵ（中央処理装置） ２ ＤＭＡＣ（ダイレクト・メモリ・アクセス・コン
トローラ） ３ 主記憶装置 ４ 周辺装置 ５ 周辺装置 ６ システム・バス ７ ローカル・バス
トローラ） ３ 主記憶装置 ４ 周辺装置 ５ 周辺装置 ６ システム・バス ７ ローカル・バス
Claims (1)
- 【請求項１】 データ・バス幅が互いに異なる周辺装置
と主記憶装置との間で中央処理装置を介さないでデータ
転送を行なう機能を備えたダイレクト・メモリ・アクセ
ス・コントローラにおいて、前記バス幅の広い方にデー
タ幅を合わせて前記データ転送を行なう手段を有するこ
とを特徴とするダイレクト・メモリ・アクセス・コント
ローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25613091A JPH0594404A (ja) | 1991-10-03 | 1991-10-03 | ダイレクト・メモリ・アクセス・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25613091A JPH0594404A (ja) | 1991-10-03 | 1991-10-03 | ダイレクト・メモリ・アクセス・コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594404A true JPH0594404A (ja) | 1993-04-16 |
Family
ID=17288321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25613091A Pending JPH0594404A (ja) | 1991-10-03 | 1991-10-03 | ダイレクト・メモリ・アクセス・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594404A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999021097A1 (fr) * | 1997-10-16 | 1999-04-29 | Melco Inc. | Adaptateur de conversion de bus |
| US8127052B2 (en) | 2006-12-01 | 2012-02-28 | Mitsubishi Electric Corporation | Data transfer control device and computer system |
-
1991
- 1991-10-03 JP JP25613091A patent/JPH0594404A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999021097A1 (fr) * | 1997-10-16 | 1999-04-29 | Melco Inc. | Adaptateur de conversion de bus |
| US8127052B2 (en) | 2006-12-01 | 2012-02-28 | Mitsubishi Electric Corporation | Data transfer control device and computer system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0594404A (ja) | ダイレクト・メモリ・アクセス・コントローラ | |
| JPH02311050A (ja) | データ転送制御装置 | |
| JP2004118234A (ja) | データ転送装置 | |
| JPS599306Y2 (ja) | デ−タ処理装置 | |
| KR100606698B1 (ko) | 인터페이스 장치 | |
| JP2563807B2 (ja) | ダイレクトメモリアクセス制御回路 | |
| JP3274475B2 (ja) | データ処理装置 | |
| JPH02207363A (ja) | データ転送制御方式、デバイスコントローラ、およびメモリ・コントローラ | |
| JPH0311448A (ja) | ダイレクトメモリアクセス制御方式 | |
| JPH05159042A (ja) | 画像処理装置 | |
| JPS6385958A (ja) | システム制御方式 | |
| JPH02190958A (ja) | バス制御装置 | |
| JPH04333954A (ja) | 情報処理装置 | |
| JPS61175750A (ja) | Ｄｍａ機能付きマイクロプロセツサシステム | |
| JPS61251943A (ja) | デ−タ処理装置 | |
| JPH04160458A (ja) | Ｄｍａコントローラ周辺回路 | |
| JPH01185758A (ja) | データバス整合装置 | |
| JPH0628301A (ja) | ダイレクトメモリアクセス回路 | |
| JPH06332851A (ja) | データ転送方式 | |
| JPH03157747A (ja) | ダイレクトメモリアクセス転送制御装置 | |
| JPS62187956A (ja) | Ｄｍａ制御方式 | |
| JPH04170664A (ja) | マイクロプロセッサ装置 | |
| JPH09204393A (ja) | 情報装置 | |
| JPS6029862A (ja) | Ｄｍａの上位アドレスビット指定装置 | |
| JPH04120648A (ja) | 共通バス接続装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991207 |