JPH09204393A - 情報装置 - Google Patents
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- JPH09204393A JPH09204393A JP1214296A JP1214296A JPH09204393A JP H09204393 A JPH09204393 A JP H09204393A JP 1214296 A JP1214296 A JP 1214296A JP 1214296 A JP1214296 A JP 1214296A JP H09204393 A JPH09204393 A JP H09204393A
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Abstract
(57)【要約】
【課題】 コンピュータあるいはコンピュータの周辺装
置等の情報装置において、異なるバス幅で構成されてい
るメモリとＩ／Ｏチャネルとの間、および、メモリとメ
モリとの間の高速のデータ転送が可能な情報装置を提供
する。 【解決手段】 ＣＰＵ１がデータ転送領域にアクセスし
た際に、アドレスの下位log2Ｎビットをセレクト信号と
して用い、異なるバス幅で構成されている転送先デバイ
ス２と転送元デバイス３との間のバスの接続を制御し、
転送元デバイス３から読み出されたデータを同時に転送
先デバイス２に書き込むことによって、ＣＰＵ１からの
１回のアクセスで高速データ転送を可能にする。
置等の情報装置において、異なるバス幅で構成されてい
るメモリとＩ／Ｏチャネルとの間、および、メモリとメ
モリとの間の高速のデータ転送が可能な情報装置を提供
する。 【解決手段】 ＣＰＵ１がデータ転送領域にアクセスし
た際に、アドレスの下位log2Ｎビットをセレクト信号と
して用い、異なるバス幅で構成されている転送先デバイ
ス２と転送元デバイス３との間のバスの接続を制御し、
転送元デバイス３から読み出されたデータを同時に転送
先デバイス２に書き込むことによって、ＣＰＵ１からの
１回のアクセスで高速データ転送を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ、メモリ、
およびＩ／Ｏチャネルを備えたコンピュータまたはその
周辺装置等の情報装置に関するものである。
およびＩ／Ｏチャネルを備えたコンピュータまたはその
周辺装置等の情報装置に関するものである。
【０００２】
【従来の技術】コンピュータやその周辺装置のような情
報装置は、一般にＣＰＵ、メモリ、およびＩ／Ｏチャネ
ルから構成され、そのシステム構成に応じて、メモリと
メモリの間の転送、メモリとＩ／Ｏの間の転送、または
Ｉ／ＯチャネルとＩ／Ｏチャネルの間の転送を必要とす
る。このデータ転送は、一般的には、ＣＰＵがまず転送
元のデータを一度読み込み、次に読み込んだデータを転
送先に書き込むという２段階の処理を行うことにより実
現される。
報装置は、一般にＣＰＵ、メモリ、およびＩ／Ｏチャネ
ルから構成され、そのシステム構成に応じて、メモリと
メモリの間の転送、メモリとＩ／Ｏの間の転送、または
Ｉ／ＯチャネルとＩ／Ｏチャネルの間の転送を必要とす
る。このデータ転送は、一般的には、ＣＰＵがまず転送
元のデータを一度読み込み、次に読み込んだデータを転
送先に書き込むという２段階の処理を行うことにより実
現される。
【０００３】この方法とは別の方法として、転送先デバ
イスと転送元デバイスとの間のデータ転送を高速に行わ
せるための次のような方法がある。つまり、あらかじめ
データ転送用のアドレス領域を設けておき、ＣＰＵがそ
のアドレス領域にアクセスした場合には、転送先と転送
元のデバイスの両方を同時にアクセスするようにし、そ
の時のリード・ライト動作を転送先と転送元とで逆にす
ることにより１段階でのデータ転送を実現することがで
きる。
イスと転送元デバイスとの間のデータ転送を高速に行わ
せるための次のような方法がある。つまり、あらかじめ
データ転送用のアドレス領域を設けておき、ＣＰＵがそ
のアドレス領域にアクセスした場合には、転送先と転送
元のデバイスの両方を同時にアクセスするようにし、そ
の時のリード・ライト動作を転送先と転送元とで逆にす
ることにより１段階でのデータ転送を実現することがで
きる。
【０００４】
【発明が解決しようとする課題】しかし、従来の情報装
置では、転送先および転送元のデバイスが有するバスの
幅が一致していなければ１段階のデータ転送を実現する
ことができない。例えば、転送元デバイスの方が転送先
デバイスよりもバス幅が大きいシステム構成の場合に
は、一度ＣＰＵが転送元のデータを読み込み、データ処
理後に転送先のデータバス幅に合わせて書き込むという
転送処理が必要になり、これでは高速データ転送を実現
することができない。
置では、転送先および転送元のデバイスが有するバスの
幅が一致していなければ１段階のデータ転送を実現する
ことができない。例えば、転送元デバイスの方が転送先
デバイスよりもバス幅が大きいシステム構成の場合に
は、一度ＣＰＵが転送元のデータを読み込み、データ処
理後に転送先のデータバス幅に合わせて書き込むという
転送処理が必要になり、これでは高速データ転送を実現
することができない。
【０００５】そこで、本発明は、転送先および転送元デ
バイスのバス幅が異なる場合であっても、両デバイス間
のデータ転送を高速に行うことができる情報装置を提供
することを目的とする。
バイスのバス幅が異なる場合であっても、両デバイス間
のデータ転送を高速に行うことができる情報装置を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による情報装置は、転送先または転送元デバ
イスのバスと前記ＣＰＵのデータバスとを切り離すバス
制御手段と、転送先デバイスおよび転送元デバイス間の
データ転送を行うためのデータ転送用アドレス領域に対
してＣＰＵがアクセスした場合、転送先および転送元デ
バイスの両方に同時にアクセスするアドレスデコード手
段と、ＣＰＵからのリードまたはライトのアクセス要求
に対し、転送先のデバイスと転送元のデバイスとで逆の
動作を行うリードライト反転手段とを備える。
に、本発明による情報装置は、転送先または転送元デバ
イスのバスと前記ＣＰＵのデータバスとを切り離すバス
制御手段と、転送先デバイスおよび転送元デバイス間の
データ転送を行うためのデータ転送用アドレス領域に対
してＣＰＵがアクセスした場合、転送先および転送元デ
バイスの両方に同時にアクセスするアドレスデコード手
段と、ＣＰＵからのリードまたはライトのアクセス要求
に対し、転送先のデバイスと転送元のデバイスとで逆の
動作を行うリードライト反転手段とを備える。
【０００７】さらに、転送先デバイスおよび転送元デバ
イスのバス幅をそれぞれｂｉｔＡ、ｂｉｔＢと表すと
き、ｂｉｔＡ＝ＮｂｉｔＢ（ｂｉｔＡ＞ｂｉｔＢ，Ｎは
任意の整数）の関係、または、ｂｉｔＢ＝ＮｂｉｔＡ
（ｂｉｔＢ＞ｂｉｔＡ，Ｎは任意の整数）の関係にある
Ｎに対して、異なるバス幅で構成されている転送先デバ
イスと転送元デバイスとの間の接続を、前記データ転送
用アドレスの下位log2Ｎビットをセレクト信号として制
御するバス接続制御手段と、ＣＰＵにメモリサイクルの
終了を通知するＲＥＡＤＹ発生回路とを備えている。
イスのバス幅をそれぞれｂｉｔＡ、ｂｉｔＢと表すと
き、ｂｉｔＡ＝ＮｂｉｔＢ（ｂｉｔＡ＞ｂｉｔＢ，Ｎは
任意の整数）の関係、または、ｂｉｔＢ＝ＮｂｉｔＡ
（ｂｉｔＢ＞ｂｉｔＡ，Ｎは任意の整数）の関係にある
Ｎに対して、異なるバス幅で構成されている転送先デバ
イスと転送元デバイスとの間の接続を、前記データ転送
用アドレスの下位log2Ｎビットをセレクト信号として制
御するバス接続制御手段と、ＣＰＵにメモリサイクルの
終了を通知するＲＥＡＤＹ発生回路とを備えている。
【０００８】かかる構成により、本発明による情報装置
はＣＰＵからの１回のアクセスで異なるバス幅で構成さ
れているデバイス間のデータ転送を行うことができる。
つまり、ＣＰＵがアクセスしたアドレスに応じて転送元
デバイスから読み出されたデータを転送先デバイスのバ
スに送出しておき、その状態で転送元デバイスから読み
出されたデータを同時に転送先デバイスにライトするこ
とによって、高速データ転送が可能になる。
はＣＰＵからの１回のアクセスで異なるバス幅で構成さ
れているデバイス間のデータ転送を行うことができる。
つまり、ＣＰＵがアクセスしたアドレスに応じて転送元
デバイスから読み出されたデータを転送先デバイスのバ
スに送出しておき、その状態で転送元デバイスから読み
出されたデータを同時に転送先デバイスにライトするこ
とによって、高速データ転送が可能になる。
【０００９】
【発明の実施の形態】図１に、本発明の第１の実施形態
に係る情報装置の構成図を示す。図１において、１はＣ
ＰＵ、２は半導体メモリ等で構成されたＲＡＭ、３はＩ
／Ｏチャネル、４はＣＰＵ１のデータバス８とメモリバ
ス２２を分離して両者を接続するためのバスバッファ、
５はＣＰＵ１からのアドレス７の上位アドレスをデコー
ドするアドレスデコード回路、２１は下位アドレスlog2
Ｎビットをセレクト信号としバス接続を制御するセレク
タ、６はカウンタ等で構成され所定のウエイト数でＸＲ
ＥＡＤＹ信号２０を送出してＣＰＵ１にメモリサイクル
の終了を通知するＲＥＡＤＹ発生回路、９はＩ／Ｏチャ
ネルのバス、１０はアドレス、１１は下位アドレス、１
２はインバータ、１３はＩ／Ｏチャネルのバスに接続さ
れるデータバス、１４はメモリバス２２に接続されたデ
ータバス、１５はバスバッファ４に対するイネーブル信
号、１６はＲＡＭ２に対するイネーブル信号、１７はＩ
／Ｏチャネル３に対するイネーブル信号、１８はＲＥＡ
ＤＹ発生回路６に対してメモリサイクルを実行中である
ことを示す信号、１９はライト信号である。以下、１５
をＮＢＵＳＥＮＢＬ、１６をＮＭＥＭＥＮＢＬ、１７を
ＮＩＯＥＮＢＬ、１８をＮＣＹＣＬＥ、１９をＮＷＥと
記す。
に係る情報装置の構成図を示す。図１において、１はＣ
ＰＵ、２は半導体メモリ等で構成されたＲＡＭ、３はＩ
／Ｏチャネル、４はＣＰＵ１のデータバス８とメモリバ
ス２２を分離して両者を接続するためのバスバッファ、
５はＣＰＵ１からのアドレス７の上位アドレスをデコー
ドするアドレスデコード回路、２１は下位アドレスlog2
Ｎビットをセレクト信号としバス接続を制御するセレク
タ、６はカウンタ等で構成され所定のウエイト数でＸＲ
ＥＡＤＹ信号２０を送出してＣＰＵ１にメモリサイクル
の終了を通知するＲＥＡＤＹ発生回路、９はＩ／Ｏチャ
ネルのバス、１０はアドレス、１１は下位アドレス、１
２はインバータ、１３はＩ／Ｏチャネルのバスに接続さ
れるデータバス、１４はメモリバス２２に接続されたデ
ータバス、１５はバスバッファ４に対するイネーブル信
号、１６はＲＡＭ２に対するイネーブル信号、１７はＩ
／Ｏチャネル３に対するイネーブル信号、１８はＲＥＡ
ＤＹ発生回路６に対してメモリサイクルを実行中である
ことを示す信号、１９はライト信号である。以下、１５
をＮＢＵＳＥＮＢＬ、１６をＮＭＥＭＥＮＢＬ、１７を
ＮＩＯＥＮＢＬ、１８をＮＣＹＣＬＥ、１９をＮＷＥと
記す。
【００１０】この情報装置のメモリマップを図２に示
す。図中、２３はＲＡＭ２に対して割り当てたＲＡＭ領
域、２４はデータ転送用に、ＲＡＭ２とＩ／Ｏチャネル
３の両方に同時にアクセスするデータ転送領域である。
す。図中、２３はＲＡＭ２に対して割り当てたＲＡＭ領
域、２４はデータ転送用に、ＲＡＭ２とＩ／Ｏチャネル
３の両方に同時にアクセスするデータ転送領域である。
【００１１】以上のように構成された本発明の情報装置
について、その動作を説明する。今、バス幅８ビットの
Ｉ／Ｏチャネル３からバス幅１６ビットのＲＡＭ２にデ
ータを転送する場合を説明する。ＣＰＵ１はデータ転送
領域に対してライトアクセスを指定する。例えば、アド
レス７で（０３００１０）を指定したとする。上位アド
レスとして（０３）が、アドレスデコード回路５に送出
される。アドレスデコード回路５は、上位アドレスをデ
コードし、ＲＡＭ２に対するイネーブル信号ＮＭＥＭＥ
ＮＢＬ１６、およびＩ／Ｏチャネル３に対するイネーブ
ル信号ＮＩＯＥＮＢＬ１７をイネーブルにする。さら
に、アドレスデコード回路５はメモリサイクルが起動中
であることを示すＮＣＹＣＬＥ１８をＲＥＡＤＹ発生回
路６に送出する。
について、その動作を説明する。今、バス幅８ビットの
Ｉ／Ｏチャネル３からバス幅１６ビットのＲＡＭ２にデ
ータを転送する場合を説明する。ＣＰＵ１はデータ転送
領域に対してライトアクセスを指定する。例えば、アド
レス７で（０３００１０）を指定したとする。上位アド
レスとして（０３）が、アドレスデコード回路５に送出
される。アドレスデコード回路５は、上位アドレスをデ
コードし、ＲＡＭ２に対するイネーブル信号ＮＭＥＭＥ
ＮＢＬ１６、およびＩ／Ｏチャネル３に対するイネーブ
ル信号ＮＩＯＥＮＢＬ１７をイネーブルにする。さら
に、アドレスデコード回路５はメモリサイクルが起動中
であることを示すＮＣＹＣＬＥ１８をＲＥＡＤＹ発生回
路６に送出する。
【００１２】また、バスバッファ４に対するイネーブル
信号ＮＢＵＳＥＮＢＬ１５をディセーブル状態にする。
なお、ＮＢＵＳＥＮＢＬ１５、ＮＭＥＭＥＮＢＬ１６、
ＮＩＯＥＮＢＬ１７、ＮＣＹＣＬＥ１８の各信号は負論
理の信号である。一方、ＣＰＵ１から出された負論理の
ライト信号ＮＷＥ１９はＲＡＭ２に送出されＲＡＭ２に
対して、ライト動作を行うことを指令する。さらにＮＷ
Ｅ１９はインバータ１２で反転され、Ｉ／Ｏチャネル３
に対してリード動作を行うことを指令する。Ｉ／Ｏチャ
ネル３は、ＮＩＯＥＮＢＬ１７がイネーブル状態になる
とデータのリードを開始し、リードデータ１３（Ｄ７〜
０）をバス幅８ビットのＩ／Ｏチャネルバス９に送出す
る。
信号ＮＢＵＳＥＮＢＬ１５をディセーブル状態にする。
なお、ＮＢＵＳＥＮＢＬ１５、ＮＭＥＭＥＮＢＬ１６、
ＮＩＯＥＮＢＬ１７、ＮＣＹＣＬＥ１８の各信号は負論
理の信号である。一方、ＣＰＵ１から出された負論理の
ライト信号ＮＷＥ１９はＲＡＭ２に送出されＲＡＭ２に
対して、ライト動作を行うことを指令する。さらにＮＷ
Ｅ１９はインバータ１２で反転され、Ｉ／Ｏチャネル３
に対してリード動作を行うことを指令する。Ｉ／Ｏチャ
ネル３は、ＮＩＯＥＮＢＬ１７がイネーブル状態になる
とデータのリードを開始し、リードデータ１３（Ｄ７〜
０）をバス幅８ビットのＩ／Ｏチャネルバス９に送出す
る。
【００１３】セレクタ回路２１は、ＮＷＥ１９がイネー
ブル状態になるとリードデータ１３（Ｄ７〜０）をバス
幅１６ビットのメモリバス２２の上位８ビット（ＤＭ１
５〜８）、下位８ビット（ＤＭ７〜０）のそれぞれにラ
イトデータ１４として送出する。ＲＡＭ２は、ＮＭＥＭ
ＥＮＢＬ１６がイネーブルになるとデータのライトを開
始する。メモリバス２２を介して送られたライトデータ
１４（ＤＭ７〜０）を、下位アドレス１１に指定される
領域（００１０）に記録する。ここで、Ｉ／Ｏチャネル
３から読み出されたリードデータ１３はＩ／Ｏチャネル
バス９、セレクタ、メモリバス２２を介してＲＡＭ２に
対するライトデータ１４となっており、リードデータ１
３とライトデータ１４は同一のものである。このように
して、Ｉ／Ｏチャネル３からＲＡＭ２へのデータ転送が
実行される。
ブル状態になるとリードデータ１３（Ｄ７〜０）をバス
幅１６ビットのメモリバス２２の上位８ビット（ＤＭ１
５〜８）、下位８ビット（ＤＭ７〜０）のそれぞれにラ
イトデータ１４として送出する。ＲＡＭ２は、ＮＭＥＭ
ＥＮＢＬ１６がイネーブルになるとデータのライトを開
始する。メモリバス２２を介して送られたライトデータ
１４（ＤＭ７〜０）を、下位アドレス１１に指定される
領域（００１０）に記録する。ここで、Ｉ／Ｏチャネル
３から読み出されたリードデータ１３はＩ／Ｏチャネル
バス９、セレクタ、メモリバス２２を介してＲＡＭ２に
対するライトデータ１４となっており、リードデータ１
３とライトデータ１４は同一のものである。このように
して、Ｉ／Ｏチャネル３からＲＡＭ２へのデータ転送が
実行される。
【００１４】以上のように、本発明の第１の実施形態の
情報装置では、ＣＰＵ１がデータ転送領域２４に対して
ライトアクセスすることにより、Ｉ／Ｏチャネル３から
メモリ２に１回のメモリアクセスでデータを転送するこ
とができる。また、データは下位アドレス１１の指定に
よってＲＡＭ領域２１の任意の位置に転送することがで
きる。
情報装置では、ＣＰＵ１がデータ転送領域２４に対して
ライトアクセスすることにより、Ｉ／Ｏチャネル３から
メモリ２に１回のメモリアクセスでデータを転送するこ
とができる。また、データは下位アドレス１１の指定に
よってＲＡＭ領域２１の任意の位置に転送することがで
きる。
【００１５】一方、データをＲＡＭ２からＩ／Ｏチャネ
ル３に転送する場合は、ＣＰＵ１がデータ転送領域２２
に対してリードアクセスすることにより、ライト信号Ｎ
ＷＥ１９はディスエーブルになり、ＲＡＭ２に対してリ
ード動作を行うことを指令する。さらにＮＷＥ１９はイ
ンバータ１２で反転され、Ｉ／Ｏチャネル３に対してラ
イト動作を行うことを指令する。ＲＡＭ２はデータのリ
ードを開始し、リードデータ１４をバス幅１６ビットの
メモリバス２２に送出する。
ル３に転送する場合は、ＣＰＵ１がデータ転送領域２２
に対してリードアクセスすることにより、ライト信号Ｎ
ＷＥ１９はディスエーブルになり、ＲＡＭ２に対してリ
ード動作を行うことを指令する。さらにＮＷＥ１９はイ
ンバータ１２で反転され、Ｉ／Ｏチャネル３に対してラ
イト動作を行うことを指令する。ＲＡＭ２はデータのリ
ードを開始し、リードデータ１４をバス幅１６ビットの
メモリバス２２に送出する。
【００１６】セレクタ回路２１は、ＮＷＥ１９がディセ
ーブル状態になると、アドレス０ビットによるデコード
で、リードデータ１４（ＤＭ７〜０）をバス幅８ビット
のＩ／Ｏチャネル９に送出する。Ｉ／Ｏチャネル３は、
ＮＩＯＥＮＢＬ１７がイネーブルになるとデータのライ
トを開始し、Ｉ／Ｏチャネル９を介して送られたリード
データ１４（ＤＭ７〜０）を、Ｉ／Ｏチャネル３に転送
する。ここで、ＲＡＭ２から読み出されたリードデータ
１４はメモリバス２２、セレクタ２１、Ｉ／Ｏチャネル
バス９を介してＩ／Ｏチャネル３に対するライトデータ
１３となっており、リードデータ１３とライトデータ１
４は同一のものである。すなわち、ＲＡＭ２からＩ／Ｏ
チャネル３へのデータ転送が実施される。このようにし
て、１回のメモリアクセスでデータを転送することがで
きる。また、Ｉ／Ｏチャネル３のデータを下位アドレス
１１の指定によってＲＡＭ領域２３の任意の位置に転送
することができる。
ーブル状態になると、アドレス０ビットによるデコード
で、リードデータ１４（ＤＭ７〜０）をバス幅８ビット
のＩ／Ｏチャネル９に送出する。Ｉ／Ｏチャネル３は、
ＮＩＯＥＮＢＬ１７がイネーブルになるとデータのライ
トを開始し、Ｉ／Ｏチャネル９を介して送られたリード
データ１４（ＤＭ７〜０）を、Ｉ／Ｏチャネル３に転送
する。ここで、ＲＡＭ２から読み出されたリードデータ
１４はメモリバス２２、セレクタ２１、Ｉ／Ｏチャネル
バス９を介してＩ／Ｏチャネル３に対するライトデータ
１３となっており、リードデータ１３とライトデータ１
４は同一のものである。すなわち、ＲＡＭ２からＩ／Ｏ
チャネル３へのデータ転送が実施される。このようにし
て、１回のメモリアクセスでデータを転送することがで
きる。また、Ｉ／Ｏチャネル３のデータを下位アドレス
１１の指定によってＲＡＭ領域２３の任意の位置に転送
することができる。
【００１７】図３に、セレクタ回路のより詳細な構成例
を示す。図中、２５はトライステートバッファ、２６は
ＮＡＮＤゲート、２７は上位バイトデータのメモリバ
ス、２８は下位バイトデータのメモリバス、２９はＩ／
Ｏチャネルのデータバスである。ＲＡＭ２からＩ／Ｏチ
ャネル３にデータを転送する場合、セレクタ２１は、ア
ドレス０ビットをデコード信号として、メモリバス２２
に読み出されたリードデータ１４（ＤＭ７〜０）をＩ／
Ｏチャネルバス９に送出する。またＮＷＥ１９によりバ
ス方向制御が行われる。
を示す。図中、２５はトライステートバッファ、２６は
ＮＡＮＤゲート、２７は上位バイトデータのメモリバ
ス、２８は下位バイトデータのメモリバス、２９はＩ／
Ｏチャネルのデータバスである。ＲＡＭ２からＩ／Ｏチ
ャネル３にデータを転送する場合、セレクタ２１は、ア
ドレス０ビットをデコード信号として、メモリバス２２
に読み出されたリードデータ１４（ＤＭ７〜０）をＩ／
Ｏチャネルバス９に送出する。またＮＷＥ１９によりバ
ス方向制御が行われる。
【００１８】本実施形態によれば、異なるバス幅で構成
されたＲＡＭ２、Ｉ／Ｏチャネル３の両方にアクセス可
能なデータ転送領域を設けることにより、ＣＰＵ１から
の１回のアクセスでＲＡＭ２とＩ／Ｏチャネル３の間の
データ転送を行うことができる。
されたＲＡＭ２、Ｉ／Ｏチャネル３の両方にアクセス可
能なデータ転送領域を設けることにより、ＣＰＵ１から
の１回のアクセスでＲＡＭ２とＩ／Ｏチャネル３の間の
データ転送を行うことができる。
【００１９】次に、図４に、本発明の第２の実施形態に
係る情報装置の構成図を示す。図４において、３０はＣ
ＰＵ、３１は半導体メモリ等で構成された第１のＲＡ
Ｍ、３２は第２のＲＡＭ、３３はＣＰＵ３０のデータバ
ス３７とメモリバスＡ５２を分離して両者を接続するた
めのバスバッファ、３４はＣＰＵ３０からのアドレス３
６の上位アドレスをデコードするアドレスデコード回
路、５３は下位アドレスlog2Ｎビットをセレクト信号と
しバス接続を制御するセレクタ、３５はカウンタ等で構
成され、所定のウエイト数でＸＲＥＡＤＹ信号４７を送
出し、ＣＰＵ３０にメモリサイクルの終了を通知するＲ
ＥＡＤＹ発生回路、４０は第２のＲＡＭ３２のメモリバ
スＢ、３８はアドレス、５１はメモリバスＢに接続され
るデータバス、５４はメモリバスＡに接続されるデータ
バス、３９は下位アドレス、４２はバスバッファ３３に
対するイネーブル信号、４３は第１のＲＡＭ３１に対す
るイネーブル信号、４４は第２のＲＡＭ３２に対するイ
ネーブル信号、５５はＲＥＡＤＹ発生回路３５に対して
メモリサイクルを実行中であることを示す信号、４６は
ライト信号、４１は排他的論理和回路である。以下、４
２をＮＢＵＳＥＮＢＬ、４３をＮＭＥＭ１ＥＮＢＬ、４
４をＮＭＥＭ２ＥＮＢＬ、５５をＮＣＹＣＬＥ、４６を
ＮＷＥと記す。
係る情報装置の構成図を示す。図４において、３０はＣ
ＰＵ、３１は半導体メモリ等で構成された第１のＲＡ
Ｍ、３２は第２のＲＡＭ、３３はＣＰＵ３０のデータバ
ス３７とメモリバスＡ５２を分離して両者を接続するた
めのバスバッファ、３４はＣＰＵ３０からのアドレス３
６の上位アドレスをデコードするアドレスデコード回
路、５３は下位アドレスlog2Ｎビットをセレクト信号と
しバス接続を制御するセレクタ、３５はカウンタ等で構
成され、所定のウエイト数でＸＲＥＡＤＹ信号４７を送
出し、ＣＰＵ３０にメモリサイクルの終了を通知するＲ
ＥＡＤＹ発生回路、４０は第２のＲＡＭ３２のメモリバ
スＢ、３８はアドレス、５１はメモリバスＢに接続され
るデータバス、５４はメモリバスＡに接続されるデータ
バス、３９は下位アドレス、４２はバスバッファ３３に
対するイネーブル信号、４３は第１のＲＡＭ３１に対す
るイネーブル信号、４４は第２のＲＡＭ３２に対するイ
ネーブル信号、５５はＲＥＡＤＹ発生回路３５に対して
メモリサイクルを実行中であることを示す信号、４６は
ライト信号、４１は排他的論理和回路である。以下、４
２をＮＢＵＳＥＮＢＬ、４３をＮＭＥＭ１ＥＮＢＬ、４
４をＮＭＥＭ２ＥＮＢＬ、５５をＮＣＹＣＬＥ、４６を
ＮＷＥと記す。
【００２０】この情報装置のメモリマップを図５に示
す。図中、４８は第１のＲＡＭ３１に対して割り当てた
ＲＡＭ領域、４９は第２のＲＡＭ３２に対して割り当て
たＲＡＭ領域、５０はデータ転送用に、第１のＲＡＭ３
１と第２のＲＡＭ３２の両方に同時にアクセスするデー
タ転送領域である。
す。図中、４８は第１のＲＡＭ３１に対して割り当てた
ＲＡＭ領域、４９は第２のＲＡＭ３２に対して割り当て
たＲＡＭ領域、５０はデータ転送用に、第１のＲＡＭ３
１と第２のＲＡＭ３２の両方に同時にアクセスするデー
タ転送領域である。
【００２１】以上のように構成された本発明の情報装置
について、その動作を説明する。今、バス幅８ビットの
第２のＲＡＭ３２からバス幅１６ビットの第１のＲＡＭ
３１にデータを転送する場合を説明する。ＣＰＵ３０は
データ転送領域５０に対してライトアクセスを指定す
る。例えば、アドレス３６で（０５００１０）を指定し
たとする。上位アドレスとして（０５）が、アドレスデ
コード回路３４に送出される。アドレスデコード回路３
４は、上位アドレスをデコードし、第１のＲＡＭ２に対
するイネーブル信号ＮＭＥＭ１ＥＮＢＬ４３、および第
２のＲＡＭ３に対するイネーブル信号ＮＭＥＭ２ＥＮＢ
Ｌ４４をイネーブルにする。さらに、アドレスデコード
回路３４はメモリサイクルを実行中であることを示すＮ
ＣＹＣＬＥ５５をＲＥＡＤＹ発生回路３５に送出する。
また、バスバッファ３３に対するイネーブル信号ＮＢＵ
ＳＥＮＢＬ４２をディセーブル状態にする。なお、ＮＢ
ＵＳＥＮＢＬ４２、ＮＭＥＭ１ＥＮＢＬ４３、ＮＭＥＭ
２ＥＮＢＬ４４、ＮＣＹＣＬＥ５５の各信号は負論理の
信号である。
について、その動作を説明する。今、バス幅８ビットの
第２のＲＡＭ３２からバス幅１６ビットの第１のＲＡＭ
３１にデータを転送する場合を説明する。ＣＰＵ３０は
データ転送領域５０に対してライトアクセスを指定す
る。例えば、アドレス３６で（０５００１０）を指定し
たとする。上位アドレスとして（０５）が、アドレスデ
コード回路３４に送出される。アドレスデコード回路３
４は、上位アドレスをデコードし、第１のＲＡＭ２に対
するイネーブル信号ＮＭＥＭ１ＥＮＢＬ４３、および第
２のＲＡＭ３に対するイネーブル信号ＮＭＥＭ２ＥＮＢ
Ｌ４４をイネーブルにする。さらに、アドレスデコード
回路３４はメモリサイクルを実行中であることを示すＮ
ＣＹＣＬＥ５５をＲＥＡＤＹ発生回路３５に送出する。
また、バスバッファ３３に対するイネーブル信号ＮＢＵ
ＳＥＮＢＬ４２をディセーブル状態にする。なお、ＮＢ
ＵＳＥＮＢＬ４２、ＮＭＥＭ１ＥＮＢＬ４３、ＮＭＥＭ
２ＥＮＢＬ４４、ＮＣＹＣＬＥ５５の各信号は負論理の
信号である。
【００２２】また、アドレスデコード回路３４から、デ
ータ転送領域５０が選択されたことを示す正論理の信号
ＤＴＴＲ４５（Ｈレベル）が出力される。一方、ＣＰＵ
３０から出力された負論理のライト信号ＮＷＥ４６は第
１のＲＡＭ３１に送出され第１のＲＡＭ３１に対して、
ライト動作を行うことを指令する。さらにＮＷＥ４６は
排他的論理和回路４１に入力され、ＤＴＴＲ４５がＨレ
ベルであることから、反転されて第２のＲＡＭ３２に対
してリード動作を行うことを指令する。
ータ転送領域５０が選択されたことを示す正論理の信号
ＤＴＴＲ４５（Ｈレベル）が出力される。一方、ＣＰＵ
３０から出力された負論理のライト信号ＮＷＥ４６は第
１のＲＡＭ３１に送出され第１のＲＡＭ３１に対して、
ライト動作を行うことを指令する。さらにＮＷＥ４６は
排他的論理和回路４１に入力され、ＤＴＴＲ４５がＨレ
ベルであることから、反転されて第２のＲＡＭ３２に対
してリード動作を行うことを指令する。
【００２３】第２のＲＡＭ３２は、ＮＭＥＭ２のＥＮＢ
Ｌ４４がイネーブル状態になるとデータのリードを開始
し、リードデータ５１（ＤＭ２：７〜０）をバス幅８ビ
ットのメモリバスＡ５２に送出する。セレクタ回路５３
は、ＮＷＥ４６がイネーブル状態になるとリードデータ
５１（ＤＭ２：７〜０）をバス幅１６ビットのメモリバ
スＢ４０の上位８ビット（ＤＭ１：１５〜８）、下位８
ビット（ＤＭ１：７〜０）のそれぞれにライトデータ５
４として送出する。第１のＲＡＭ３１は、ＮＭＥＭ１Ｅ
ＮＢＬ４３がイネーブルになるとデータのライトを開始
する。
Ｌ４４がイネーブル状態になるとデータのリードを開始
し、リードデータ５１（ＤＭ２：７〜０）をバス幅８ビ
ットのメモリバスＡ５２に送出する。セレクタ回路５３
は、ＮＷＥ４６がイネーブル状態になるとリードデータ
５１（ＤＭ２：７〜０）をバス幅１６ビットのメモリバ
スＢ４０の上位８ビット（ＤＭ１：１５〜８）、下位８
ビット（ＤＭ１：７〜０）のそれぞれにライトデータ５
４として送出する。第１のＲＡＭ３１は、ＮＭＥＭ１Ｅ
ＮＢＬ４３がイネーブルになるとデータのライトを開始
する。
【００２４】メモリバスＢ４０を介して送られたライト
データ５４（ＤＭ１：７〜０）を、下位アドレス３９に
指定される領域（００１０）に記録する。ここで、第２
のＲＡＭ３２から読み出されたリードデータ５１はメモ
リバスＢ４０、セレクタ５３、メモリバスＡ５２を介し
て第１のＲＡＭ２に対するライトデータ５４となってお
り、リードデータ５１とライトデータ５４は同一のもの
である。すなわち、第２のＲＡＭ３２から第１のＲＡＭ
３１へのデータ転送が実施される。
データ５４（ＤＭ１：７〜０）を、下位アドレス３９に
指定される領域（００１０）に記録する。ここで、第２
のＲＡＭ３２から読み出されたリードデータ５１はメモ
リバスＢ４０、セレクタ５３、メモリバスＡ５２を介し
て第１のＲＡＭ２に対するライトデータ５４となってお
り、リードデータ５１とライトデータ５４は同一のもの
である。すなわち、第２のＲＡＭ３２から第１のＲＡＭ
３１へのデータ転送が実施される。
【００２５】このように、本実施形態の情報装置では、
ＣＰＵ３０がデータ転送領域５０に対してライトアクセ
スすることにより、第２のＲＡＭ３２から第１のＲＡＭ
３１に１回のメモリアクセスでデータを転送することが
できる。
ＣＰＵ３０がデータ転送領域５０に対してライトアクセ
スすることにより、第２のＲＡＭ３２から第１のＲＡＭ
３１に１回のメモリアクセスでデータを転送することが
できる。
【００２６】一方、データを第１のＲＡＭ３１から第２
のＲＡＭ３２に転送する場合には、ＣＰＵ３０がデータ
転送領域５０に対してリードアクセスすることにより、
ライト信号ＮＷＥ４６はディセーブルになり、第１のＲ
ＡＭ３１に送出され第１のＲＡＭ３１に対して、リード
動作を行うことを指令する。さらにＮＷＥ４６は排他的
論理和回路４１で反転され、第２のＲＡＭ３２に対して
ライト動作を行うことを指令する。第１のＲＡＭ３１は
データのリードを開始し、リードデータ５４をバス幅１
６ビットのメモリバスＢ４０に送出する。セレクタ回路
５３は、ＮＷＥ４６がディセーブル状態になると、アド
レス０ビットをデコードし、リードデータ５４（ＤＭ
１：７〜０）をバス幅８ビットのメモリバスＡ５２に送
出する。第２のＲＡＭ３２は、ＮＭＥＭ２ＥＮＢＬ４４
がイネーブルになるとデータのライトを開始し、メモリ
バスＢ４０を介して送られたリードデータ５４（ＤＭ
１：７〜０）を、第２のＲＡＭ３２に転送する。ここ
で、第１のＲＡＭ３１から読み出されたリードデータ５
４はメモリバスＡ５２、セレクタ５３、メモリバスＢ４
０を介して第２のＲＡＭ３２に対するライトデータ５１
となっており、リードデータ５４とライトデータ５１は
同一のものである。すなわち、第１のＲＡＭ３１から第
２のＲＡＭ３２へのデータ転送が実施される。このよう
に、同様に１回のメモリアクセスでデータを転送するこ
とができる。
のＲＡＭ３２に転送する場合には、ＣＰＵ３０がデータ
転送領域５０に対してリードアクセスすることにより、
ライト信号ＮＷＥ４６はディセーブルになり、第１のＲ
ＡＭ３１に送出され第１のＲＡＭ３１に対して、リード
動作を行うことを指令する。さらにＮＷＥ４６は排他的
論理和回路４１で反転され、第２のＲＡＭ３２に対して
ライト動作を行うことを指令する。第１のＲＡＭ３１は
データのリードを開始し、リードデータ５４をバス幅１
６ビットのメモリバスＢ４０に送出する。セレクタ回路
５３は、ＮＷＥ４６がディセーブル状態になると、アド
レス０ビットをデコードし、リードデータ５４（ＤＭ
１：７〜０）をバス幅８ビットのメモリバスＡ５２に送
出する。第２のＲＡＭ３２は、ＮＭＥＭ２ＥＮＢＬ４４
がイネーブルになるとデータのライトを開始し、メモリ
バスＢ４０を介して送られたリードデータ５４（ＤＭ
１：７〜０）を、第２のＲＡＭ３２に転送する。ここ
で、第１のＲＡＭ３１から読み出されたリードデータ５
４はメモリバスＡ５２、セレクタ５３、メモリバスＢ４
０を介して第２のＲＡＭ３２に対するライトデータ５１
となっており、リードデータ５４とライトデータ５１は
同一のものである。すなわち、第１のＲＡＭ３１から第
２のＲＡＭ３２へのデータ転送が実施される。このよう
に、同様に１回のメモリアクセスでデータを転送するこ
とができる。
【００２７】また、個別に第１のＲＡＭ３１または第２
のＲＡＭ３２にアクセスするときは、第１のＲＡＭ領域
４８または第２のＲＡＭ領域４９にアクセスすることに
よりデータのリードライトを行うことができる。
のＲＡＭ３２にアクセスするときは、第１のＲＡＭ領域
４８または第２のＲＡＭ領域４９にアクセスすることに
よりデータのリードライトを行うことができる。
【００２８】本実施形態におけるセレクタ回路のより詳
細な構成例を図６に示す。図中、５６はトライステート
バッファ、５７はＮＡＮＤゲート、５８は上位バイトデ
ータの第1のメモリバス、５９は下位バイトデータの第1
のメモリバス、６０は第２のメモリバスである。第１の
ＲＡＭ３１から第２のＲＡＭ３２にデータを転送する場
合、セレクタ５３は、アドレス０ビットをデコード信号
として、メモリバスＡ５２に読み出されたリードデータ
５４（ＤＭ１：７〜０）をメモリバスＢ４０に送出す
る。またＮＷＥ４６によりバス方向制御が行われる。
細な構成例を図６に示す。図中、５６はトライステート
バッファ、５７はＮＡＮＤゲート、５８は上位バイトデ
ータの第1のメモリバス、５９は下位バイトデータの第1
のメモリバス、６０は第２のメモリバスである。第１の
ＲＡＭ３１から第２のＲＡＭ３２にデータを転送する場
合、セレクタ５３は、アドレス０ビットをデコード信号
として、メモリバスＡ５２に読み出されたリードデータ
５４（ＤＭ１：７〜０）をメモリバスＢ４０に送出す
る。またＮＷＥ４６によりバス方向制御が行われる。
【００２９】本実施形態によれば、第１のＲＡＭ３１お
よび第２のＲＡＭ３２の両方にアクセス可能なデータ転
送領域５０を設け、バス接続を制御するセレクタ回路５
３を付加することにより、ＣＰＵ３０からの１回のアク
セスで第１のＲＡＭ３１と第２のＲＡＭ３２の間のデー
タ転送を行うことができる。
よび第２のＲＡＭ３２の両方にアクセス可能なデータ転
送領域５０を設け、バス接続を制御するセレクタ回路５
３を付加することにより、ＣＰＵ３０からの１回のアク
セスで第１のＲＡＭ３１と第２のＲＡＭ３２の間のデー
タ転送を行うことができる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
異なるバス幅で構成されるメモリとＩ／Ｏチャネルとの
間、または、メモリとメモリとの間のデータ転送をＣＰ
Ｕからの１回のアクセスで行うことができ、高速のデー
タ転送が可能となる。
異なるバス幅で構成されるメモリとＩ／Ｏチャネルとの
間、または、メモリとメモリとの間のデータ転送をＣＰ
Ｕからの１回のアクセスで行うことができ、高速のデー
タ転送が可能となる。
【図１】本発明の第１の実施形態の情報装置を示すブロ
ック構成図
ック構成図
【図２】図１の情報装置のアドレスマップを示す図
【図３】図１の情報装置におけるセレクタ回路の回路図
【図４】本発明の第２の実施形態の情報装置を示すブロ
ック構成図
ック構成図
【図５】図４の情報装置のアドレスマップを示す図
【図６】図４の情報装置におけるセレクタ回路の回路図
１，３０ ＣＰＵ ２ ＲＡＭ ３ Ｉ／Ｏ ４，３３ バスバッファ ５，３４ アドレスデコード ６，３５ ＲＥＡＤＹ発生回路 ７，１０，３６，３８ アドレスバス ８，３７ データバス ９ Ｉ／Ｏバス １１，３９ 下位アドレス １２ インバータ １３ Ｉ／Ｏバス １４ メモリバス ２１，５３ セレクタ ２２ メモリバス ２３ ＲＡＭ領域 ２４，５０ データ転送領域 ２５，５６ トライステートバッファ ２６，５７ ＮＡＮＤゲート ２７ メモリデータ（上位バイト） ２８ メモリデータ（下位バイト） ２９ Ｉ／Ｏデータ ３１ 第１のＲＡＭ ３２ 第２のＲＡＭ ４０，５１ メモリバスＢ ４１ 排他的論理和回路 ４８ 第１のＲＡＭ領域 ４９ 第２のＲＡＭ領域 ５２，５４ メモリバスＡ ５８ 第１のメモリデータ（上位バイト） ５９ 第１のメモリデータ（下位バイト） ６０ 第２のメモリデータ
Claims (2)
- 【請求項１】 ＣＰＵ、メモリ、およびＩ／Ｏチャネル
を備えた情報装置において、 前記メモリのバスであるメモリバスと、前記Ｉ／Ｏチャ
ネルのバスであるＩ／Ｏチャネルバスと、前記メモリバ
スと前記ＣＰＵのデータバスとを切り離すバス制御手段
と、前記メモリバスおよびＩ／Ｏチャネルバスを介して
前記メモリおよびＩ／Ｏチャネル間のデータ転送を行う
ためのデータ転送用アドレス領域に前記ＣＰＵがアクセ
スした場合、前記メモリおよびＩ／Ｏチャネルの両方に
同時にアクセスするアドレスデコード手段と、前記ＣＰ
Ｕからのリードまたはライトのアクセス要求に対して前
記メモリと前記Ｉ／Ｏチャネルとで逆の動作を行うリー
ドライト反転手段とを備え、 前記メモリおよびＩ／Ｏチャネルのバス幅をそれぞれｂ
ｉｔＡ、ｂｉｔＢと表すとき、ｂｉｔＡ＝ＮｂｉｔＢ
（ｂｉｔＡ＞ｂｉｔＢ，Ｎは任意の整数）の関係、また
は、ｂｉｔＢ＝ＮｂｉｔＡ（ｂｉｔＢ＞ｂｉｔＡ，Ｎは
任意の整数）の関係にあるＮに対して、異なるバス幅で
構成されている前記メモリバスと前記Ｉ／Ｏチャネルバ
スとの間の接続を、前記データ転送用アドレスの下位lo
g2Ｎビットをセレクト信号として制御するバス接続制御
手段と、前記ＣＰＵにメモリサイクルの終了を通知する
ＲＥＡＤＹ発生回路とを備え、 前記ＣＰＵからの１回のアクセスで前記メモリと前記Ｉ
／Ｏチャネルとの間のデータ転送を行うことを特徴とす
る情報装置。 - 【請求項２】 ＣＰＵ、第１のメモリ、および第２のメ
モリを備えた情報装置において、 前記第１のメモリのバスであるメモリバスＡと、前記第
２のメモリのバスであるメモリバスＢと、前記メモリバ
スＡと前記ＣＰＵのデータバスとを切り離すバス制御手
段と、前記メモリバスＡおよびメモリバスＢを介して前
記第１および第２のメモリ間のデータ転送を行うための
データ転送用アドレス領域に前記ＣＰＵがアクセスした
場合、前記第１および第２のメモリの両方に同時にアク
セスするアドレスデコード手段と、前記ＣＰＵからのリ
ードまたはライトのアクセス要求に対して前記第１のメ
モリと前記第２のメモリとで逆の動作を行うリードライ
ト反転手段とを備え、 前記第１および第２のメモリのバス幅をそれぞれｂｉｔ
Ａ、ｂｉｔＢと表すとき、ｂｉｔＡ＝ＮｂｉｔＢ（ｂｉ
ｔＡ＞ｂｉｔＢ，Ｎは任意の整数）の関係、または、ｂ
ｉｔＢ＝ＮｂｉｔＡ（ｂｉｔＢ＞ｂｉｔＡ，Ｎは任意の
整数）の関係にあるＮに対して、異なるバス幅で構成さ
れている前記メモリバスＡと前記メモリバスＢとの間の
接続を、前記データ転送用アドレスの下位log2Ｎビット
をセレクト信号として制御するバス接続制御手段と、前
記ＣＰＵにメモリサイクルの終了を通知するＲＥＡＤＹ
発生回路とを備え、 前記ＣＰＵからの１回のアクセスで前記第１のメモリと
前記第２のメモリとの間のデータ転送を行うことを特徴
とする情報装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214296A JPH09204393A (ja) | 1996-01-26 | 1996-01-26 | 情報装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214296A JPH09204393A (ja) | 1996-01-26 | 1996-01-26 | 情報装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09204393A true JPH09204393A (ja) | 1997-08-05 |
Family
ID=11797262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214296A Pending JPH09204393A (ja) | 1996-01-26 | 1996-01-26 | 情報装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09204393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013092852A (ja) * | 2011-10-25 | 2013-05-16 | Renesas Electronics Corp | バス接続回路、半導体装置及びバス接続回路の動作方法 |
-
1996
- 1996-01-26 JP JP1214296A patent/JPH09204393A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013092852A (ja) * | 2011-10-25 | 2013-05-16 | Renesas Electronics Corp | バス接続回路、半導体装置及びバス接続回路の動作方法 |
| US9116783B2 (en) | 2011-10-25 | 2015-08-25 | Renesas Electronics Corporation | Bus connection circuit, semiconductor device and operation method of bus connection circuit for making procedure for switching between a 1-cycle transfer and a 2-cycle transfer unnecessary |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20050304 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050314 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20050510 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060413 |