JPS62187956A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
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- JPS62187956A JPS62187956A JP2952386A JP2952386A JPS62187956A JP S62187956 A JPS62187956 A JP S62187956A JP 2952386 A JP2952386 A JP 2952386A JP 2952386 A JP2952386 A JP 2952386A JP S62187956 A JPS62187956 A JP S62187956A
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- dma
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- 238000000034 method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims 1
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 206010010071 Coma Diseases 0.000 description 1
- 208000033748 Device issues Diseases 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機等の入出力装置とメモリ間のデータ
転送方式に係り、特にＣＰＵと独立にメモリを直接アク
セスしてデータ転送を行うＤＭＡ（Ｄｉｒｅｃｔ Ｍｅ
＠ｏｒｙ Ａｃｃｅｓｓ）制御回路の選択方式に関する
。
転送方式に係り、特にＣＰＵと独立にメモリを直接アク
セスしてデータ転送を行うＤＭＡ（Ｄｉｒｅｃｔ Ｍｅ
＠ｏｒｙ Ａｃｃｅｓｓ）制御回路の選択方式に関する
。
従来のＤＭＡ制御方式の構成例を第２図及び第３図を用
いて説明する。
いて説明する。
第２図は各入出力装置３の中に専用のＤＭＡ制御回路４
を内蔵している最も単純な構成例である。
を内蔵している最も単純な構成例である。
本例は例えば昭晃堂発行 森下巖著［マイクロコンピュ
ータ入門」 （昭和５４年９月１０日初版１刷発行）の
第１７４頁乃至第１７６頁に示されている。
ータ入門」 （昭和５４年９月１０日初版１刷発行）の
第１７４頁乃至第１７６頁に示されている。
第２図の動作は次の通りである。いま、入出力装置３か
らのデータをメモリ２に書き込むとする。
らのデータをメモリ２に書き込むとする。
まず、処理装置（ＣＰＵ）１はパスライン５を介して、
入出力装置３にデータの読出しを指定し、ＤＭＡ制御回
路４にメモリ２の書込み先頭アドレス、カウント数（デ
ータ長）等を指定する。その後、ＣＰＵＩはＤＭＡ制御
回路４に動作開始指令を発する。これに対して、ＤＭＡ
制御回路４は。
入出力装置３にデータの読出しを指定し、ＤＭＡ制御回
路４にメモリ２の書込み先頭アドレス、カウント数（デ
ータ長）等を指定する。その後、ＣＰＵＩはＤＭＡ制御
回路４に動作開始指令を発する。これに対して、ＤＭＡ
制御回路４は。
動作準備完了するとＣＰＵ１にＩＩ ＯＬ Ｄ信号７を
送る。ＣＰＵＩはＨＯＬＤ信号７を検出すると、命令の
実行を停止してパスライン５を該ＣＰＵから切り離し、
ＨＬ Ｄ Ａ （ＨＯＬ Ｄ Ａｃｋｎｏｗｌｅｄｇ
ｅ）信号８をＤＭＡ制御回路４に送る。これによりＤＭ
Ａ制御回路４はＤＭＡ動作を開始する。即ち、ＤＭＡ制
御回路４は、入出力装置３に動作開始を求めると共にパ
スライン５を介してメモリ２に書込み指示、アドレスを
送り、入出力袋［３からのデータをメモリ２に賽き込む
、１回のデータ転送が終了すると、アドレスを歩進し、
カウント数を減算する。このようにして、カウント数が
０になると、ＤＭＡ制御回路４はデータ転送終了をＣＰ
Ｕ１に通知する。メモリ２から入出力装置３ヘデータ転
送する場合も同様である。
送る。ＣＰＵＩはＨＯＬＤ信号７を検出すると、命令の
実行を停止してパスライン５を該ＣＰＵから切り離し、
ＨＬ Ｄ Ａ （ＨＯＬ Ｄ Ａｃｋｎｏｗｌｅｄｇ
ｅ）信号８をＤＭＡ制御回路４に送る。これによりＤＭ
Ａ制御回路４はＤＭＡ動作を開始する。即ち、ＤＭＡ制
御回路４は、入出力装置３に動作開始を求めると共にパ
スライン５を介してメモリ２に書込み指示、アドレスを
送り、入出力袋［３からのデータをメモリ２に賽き込む
、１回のデータ転送が終了すると、アドレスを歩進し、
カウント数を減算する。このようにして、カウント数が
０になると、ＤＭＡ制御回路４はデータ転送終了をＣＰ
Ｕ１に通知する。メモリ２から入出力装置３ヘデータ転
送する場合も同様である。
第３図は複数のチャネル（ＣＨ）からなるＤＭＡ制御回
路４が一つのＤＭＡ制御装［６に集積され、各入出力装
置：３と各ＤＭＡ制御回路（ＣＨ）が１対１に物理的に
対応付けされて接続された構成例である。本例は各入出
力装置に専用のＤＭＡ制御回路を有する第２図の構成に
比較して、各ＤＭＡ制御回路４の共通部分をＤＭＡ制御
装置６で共通化できるため、ＤＭＡ制御回路４の構成部
品を少なくできる。なお、この種のＤＭＡ制御装置６と
しては、例えばインテル社のチャネルコントローラ（８
２５７）がある。
路４が一つのＤＭＡ制御装［６に集積され、各入出力装
置：３と各ＤＭＡ制御回路（ＣＨ）が１対１に物理的に
対応付けされて接続された構成例である。本例は各入出
力装置に専用のＤＭＡ制御回路を有する第２図の構成に
比較して、各ＤＭＡ制御回路４の共通部分をＤＭＡ制御
装置６で共通化できるため、ＤＭＡ制御回路４の構成部
品を少なくできる。なお、この種のＤＭＡ制御装置６と
しては、例えばインテル社のチャネルコントローラ（８
２５７）がある。
第３図において、ＤＭＡ制御装置６は、入出力装置３か
らＤＭＡ制御回路４を介してＤＭＡ０作を要求するＤ
ＲＱ （Ｄ Ｍ Ａ Ｒａｑｕｅｓｔ）信号１１を受取
ると、ＣＰＵＩに対してパスライン使用要求を示すＨＯ
Ｌ Ｄ Ｗｒ号７を送出し、ＣＰＵＩからパスライン使
用許可を示すＨＬＤＡ信号８が返送されると、ＤＭＡ制
御回路４を介して入出力装置３へＤＭＡ動作要求に対す
る確認信号であるＤＡＣＫ （ＤＭＡ Ａｃｋｎｏｗｌ
ｅｄｇｅ）信号１２を返す。
らＤＭＡ制御回路４を介してＤＭＡ０作を要求するＤ
ＲＱ （Ｄ Ｍ Ａ Ｒａｑｕｅｓｔ）信号１１を受取
ると、ＣＰＵＩに対してパスライン使用要求を示すＨＯ
Ｌ Ｄ Ｗｒ号７を送出し、ＣＰＵＩからパスライン使
用許可を示すＨＬＤＡ信号８が返送されると、ＤＭＡ制
御回路４を介して入出力装置３へＤＭＡ動作要求に対す
る確認信号であるＤＡＣＫ （ＤＭＡ Ａｃｋｎｏｗｌ
ｅｄｇｅ）信号１２を返す。
その後のＤＭＡ制御回路４の動作は、第２図のＤＭＡ制
御回路４の場合と基本的に同様である。
御回路４の場合と基本的に同様である。
上記従来技術は、いずれもＤＭＡ制御回路の数が入出力
装置の数だけ必要であること、各ＤＭＡ制御回路と各入
出力装置は１対１に対応付けされ。
装置の数だけ必要であること、各ＤＭＡ制御回路と各入
出力装置は１対１に対応付けされ。
この対応付けは物理的に固定化されていることから、い
ずれかのＤＭＡ制御回路が故障すると、該ＤＭＡ制御回
路に対応する入出力装置は作動不能となってしまう問題
があった。
ずれかのＤＭＡ制御回路が故障すると、該ＤＭＡ制御回
路に対応する入出力装置は作動不能となってしまう問題
があった。
本発明の目的は、ＤＭＡ制御回路の数を低減すること一
１単数又は複数のＤＭＡ制御回路が故障しても、他の正
常なりＭＡ制御回路を使用して入出力装置を作動可能と
することで、装置の原価低減および信頼性を向上させる
ことにある。
１単数又は複数のＤＭＡ制御回路が故障しても、他の正
常なりＭＡ制御回路を使用して入出力装置を作動可能と
することで、装置の原価低減および信頼性を向上させる
ことにある。
本発明は、複数のチャネル（ＣＨ）からなるＤＭＡ制御
回路が一つのＤＭＡ制御装置に集積された構成とするこ
とは第３図と同様であるが、各入出力装置に任意のＤＭ
Ａ制御回路を指定するセレクタレジスタを設けると共に
、ＤＭＡ制御装置には前記セレクタレジスタで指定され
たＤＭＡ制御回路を選択するためのデコーダを設ける。
回路が一つのＤＭＡ制御装置に集積された構成とするこ
とは第３図と同様であるが、各入出力装置に任意のＤＭ
Ａ制御回路を指定するセレクタレジスタを設けると共に
、ＤＭＡ制御装置には前記セレクタレジスタで指定され
たＤＭＡ制御回路を選択するためのデコーダを設ける。
各入出力装置は自セレクタレジスタに使用したいＤＭＡ
制御回路のチャネル番号を設定しておく。
制御回路のチャネル番号を設定しておく。
該チャネル番号は、プログラマブルにＣＰＵから設定さ
れるのが一般的である。
れるのが一般的である。
入出力装置がＤＭＡ要求を発すると、ＤＭＡ制御装置は
該入出力装置のセレクタレジスタの値をデコーダにより
判定してＤＭＡ制御回路のチャネル番号を選択し、該選
択されたチャネルのＤＭＡ制御回路によってＤＭＡ動作
を実行せしめる。
該入出力装置のセレクタレジスタの値をデコーダにより
判定してＤＭＡ制御回路のチャネル番号を選択し、該選
択されたチャネルのＤＭＡ制御回路によってＤＭＡ動作
を実行せしめる。
従って、各入出力装置のセレクタレジスタに設定するチ
ャネル番外を、プログラマブルに変更したり、又は装置
の動作上、同時にＤＭＡ要求が発生することのない入出
力装置には同一チャネル番号を設定することができる。
ャネル番外を、プログラマブルに変更したり、又は装置
の動作上、同時にＤＭＡ要求が発生することのない入出
力装置には同一チャネル番号を設定することができる。
これにより、各入出力装置と同数のＤＭＡ制御回路を有
する必要もなく、又、各入出力装置と各ＤＭＡ制御回路
を物理的に１対１に対応付けして接続する必要もない８
【実施例〕 以下、本発明の一実施例について図面により説明する。
する必要もなく、又、各入出力装置と各ＤＭＡ制御回路
を物理的に１対１に対応付けして接続する必要もない８
【実施例〕 以下、本発明の一実施例について図面により説明する。
第１図は３個のチャネルＣｌｌ０−ＣＨ２からなるＤＭ
Ａ制御回路４がＤＭＡ制御装置６に集積され、これらの
ＤＭＡ制御回路４の中から適当な１個を選択し、入出力
装置３とメモリ２の間のデータ転送を行うＤＭＡ制御方
式の構成例を示したものである。各入出力装置３は任意
のＤＭＡ制御回路４を指定するためのセレクタレジスタ
９を具備し、ＤＭＡ制御装置６はセレクタレジスタ９の
内容をデコードするデコーダ１０を具備している。
Ａ制御回路４がＤＭＡ制御装置６に集積され、これらの
ＤＭＡ制御回路４の中から適当な１個を選択し、入出力
装置３とメモリ２の間のデータ転送を行うＤＭＡ制御方
式の構成例を示したものである。各入出力装置３は任意
のＤＭＡ制御回路４を指定するためのセレクタレジスタ
９を具備し、ＤＭＡ制御装置６はセレクタレジスタ９の
内容をデコードするデコーダ１０を具備している。
本例では、セレクタレジスタ９は２ビツトで構成されて
いるとしている。パスライン５はアドレスバス、データ
バス、及びメモリや入出力装置に対する読出し／書込み
制御線等よりなる。
いるとしている。パスライン５はアドレスバス、データ
バス、及びメモリや入出力装置に対する読出し／書込み
制御線等よりなる。
次に、第４図のタイミングチャートを参照しつき動作例
を説明する。入出力装置の動作に先立ち。
を説明する。入出力装置の動作に先立ち。
ＣＰＵＩはパスライン５を介して該当入出力装置３のセ
レクタレジスタ９に使用するＤＭＡ制御回路４のチャネ
ル番号を設定する。次に、ＣＰＵＩはパスライン５を介
し、ＤＭＡ制御装置６の該チャネル番号が示すＤＭＡ制
御回路４にメモリアドレス、カウント数及び書込み又は
読出し等の情報を設定した後、パスライン５を介し該当
入出力装置３に起動の指示を与える。
レクタレジスタ９に使用するＤＭＡ制御回路４のチャネ
ル番号を設定する。次に、ＣＰＵＩはパスライン５を介
し、ＤＭＡ制御装置６の該チャネル番号が示すＤＭＡ制
御回路４にメモリアドレス、カウント数及び書込み又は
読出し等の情報を設定した後、パスライン５を介し該当
入出力装置３に起動の指示を与える。
入出力装置３はＤＭＡ要求が発生すると、ＤＭＡ制御装
置６にＤＭＡ動作を要求するＤＲＱ信号１１を送出する
。ＤＲＱ信号１１を受は取ったＤＭＡ制御装置６はＣＰ
Ｕ１に対してバス使用要求を示すＨＯＬＤ信号７を送出
する。このＨＯＬＤ信号７によりＣＰＵＩは命令の実行
を停止すると共に、パスライン５を切離した後、パスラ
イン使用許可を示すＨＬＤＡ信号８をＤＭＡ制御装［６
へ返す、ＨＬＤＡ信号８を受は取ったＤＭＡ制御装置６
はＤＡＣＫ信号１２を出力する＠ＤＲＱ（ｆｉ号１１を
出している入出力袋５１ｉ３が、このＤＡＣＫ信号１２
を受取り、セレクタレジスタ９の値をＤＭＡ制御装置６
に送出する。ＤＭＡ制御装置ｉｔ６はこのセレクタレジ
スタ９の値をデコーダ１０によってデコードし、該当Ｄ
ＭＡ回路４を選択する。
置６にＤＭＡ動作を要求するＤＲＱ信号１１を送出する
。ＤＲＱ信号１１を受は取ったＤＭＡ制御装置６はＣＰ
Ｕ１に対してバス使用要求を示すＨＯＬＤ信号７を送出
する。このＨＯＬＤ信号７によりＣＰＵＩは命令の実行
を停止すると共に、パスライン５を切離した後、パスラ
イン使用許可を示すＨＬＤＡ信号８をＤＭＡ制御装［６
へ返す、ＨＬＤＡ信号８を受は取ったＤＭＡ制御装置６
はＤＡＣＫ信号１２を出力する＠ＤＲＱ（ｆｉ号１１を
出している入出力袋５１ｉ３が、このＤＡＣＫ信号１２
を受取り、セレクタレジスタ９の値をＤＭＡ制御装置６
に送出する。ＤＭＡ制御装置ｉｔ６はこのセレクタレジ
スタ９の値をデコーダ１０によってデコードし、該当Ｄ
ＭＡ回路４を選択する。
選択されたＤＭＡ制御回路４は、あらかじめ設定されて
いるメモリアドレス、カウント数、及び、書込み又は読
出し等の情報に従って、ＤＭＡ要求を出した入出力装置
３とメモリ２の間のデータ転送をＤＭＡ制御で行う、Ｄ
ＭＡ制御回路４のＤＭＡ動作自体は従来と同様であるの
で、詳細な説明は省略する。ＤＭＡ動作が完了すると、
ＤＭＡ制御装置６はＨＯＬＤ信号７をオフにしてＣＰＵ
Ｉにパスライン使用終了を知らせる。二へでＣＰＵ１は
パスライン５を再び接続し１通常処理に戻る。
いるメモリアドレス、カウント数、及び、書込み又は読
出し等の情報に従って、ＤＭＡ要求を出した入出力装置
３とメモリ２の間のデータ転送をＤＭＡ制御で行う、Ｄ
ＭＡ制御回路４のＤＭＡ動作自体は従来と同様であるの
で、詳細な説明は省略する。ＤＭＡ動作が完了すると、
ＤＭＡ制御装置６はＨＯＬＤ信号７をオフにしてＣＰＵ
Ｉにパスライン使用終了を知らせる。二へでＣＰＵ１は
パスライン５を再び接続し１通常処理に戻る。
このように、セレクタレジスタ９を用いて、複数個のＤ
ＭＡ制御回路４の中から適当な１個をプログラマブルに
選択して使用する方式をとることにより、ＤＭＡ制御回
路４のうちいくつかが使用不能になったとしても、各入
出力装置３は動作可能であり、ＤＭＡ動作の信頼性が向
上する。また、従来方式の様にＤＭＡ制御回路４と入出
力装置３が物理的に１対１に固定しておらず、プログラ
マブルにＤＭＡ制御回路４が選択できる。従って。
ＭＡ制御回路４の中から適当な１個をプログラマブルに
選択して使用する方式をとることにより、ＤＭＡ制御回
路４のうちいくつかが使用不能になったとしても、各入
出力装置３は動作可能であり、ＤＭＡ動作の信頼性が向
上する。また、従来方式の様にＤＭＡ制御回路４と入出
力装置３が物理的に１対１に固定しておらず、プログラ
マブルにＤＭＡ制御回路４が選択できる。従って。
同時にＤＭＡ要求が発生することのない複数の入出力装
置３には同じＤＭＡ制御回路４を割りあてる等の操作が
できることから、入出力装置３の数よりもＤＭＡ制御回
路４を少なくしてもＤＭＡ動作は可能であり、ＤＭＡ制
御回路４の数を減らして、装置原価を低減することがで
きる。
置３には同じＤＭＡ制御回路４を割りあてる等の操作が
できることから、入出力装置３の数よりもＤＭＡ制御回
路４を少なくしてもＤＭＡ動作は可能であり、ＤＭＡ制
御回路４の数を減らして、装置原価を低減することがで
きる。
本発明によれば、ＤＭＡ制御回路のうちのいくつかが使
用不能になった場合にも、各入出力装置はすべて正常動
作が可能であり、ＤＭＡ動作の信頼性を向上させる効果
がある。また、必ずしも入出力装置と同数のＤＭＡ制御
回路が必要ではなく、その数を減らすことによる装置原
価の低減が可能である。
用不能になった場合にも、各入出力装置はすべて正常動
作が可能であり、ＤＭＡ動作の信頼性を向上させる効果
がある。また、必ずしも入出力装置と同数のＤＭＡ制御
回路が必要ではなく、その数を減らすことによる装置原
価の低減が可能である。
第１図は本発明のＤＭＡ制御方式の一実施例の構成図、
第２図及び第３図は従来のＤＭＡ制御方式の一例を示す
構成図、第４図は、第１図におけるＤＭＡ！ｔｉｌ１作
を示すタイミングチャートである。 １・・・処理装置（ＣＰ Ｕ）、 ２・・・メモリ。 ３・・・入出力装置、 ４・・・ＤＭＡ制御回路。 ５・・・パスライン、 ６・・・ＤＭＡ制御装置。 ９・・・セレクタレジスタ、 １０・・・デコーダ。 １１．）−、＋ Ｉ ＣＰＵ ５ ””スライン
９１！、フタし５゛スク２ メぞソ
６ ＣＯＭＡ潤４岬翌濱、 １０ テ
゛〕−ダ。 第４図
第２図及び第３図は従来のＤＭＡ制御方式の一例を示す
構成図、第４図は、第１図におけるＤＭＡ！ｔｉｌ１作
を示すタイミングチャートである。 １・・・処理装置（ＣＰ Ｕ）、 ２・・・メモリ。 ３・・・入出力装置、 ４・・・ＤＭＡ制御回路。 ５・・・パスライン、 ６・・・ＤＭＡ制御装置。 ９・・・セレクタレジスタ、 １０・・・デコーダ。 １１．）−、＋ Ｉ ＣＰＵ ５ ””スライン
９１！、フタし５゛スク２ メぞソ
６ ＣＯＭＡ潤４岬翌濱、 １０ テ
゛〕−ダ。 第４図
Claims (1)
- １、処理装置とメモリと複数の入出力装置と複数のＤＭ
Ａ制御回路を内蔵したＤＭＡ制御装置とを具備し、メモ
リと入出力装置間のデータ転送を処理装置とは独立にＤ
ＭＡ制御回路で行うデータ処理装置において、入出力装
置に任意のＤＭＡ制御回路を指定するセレクタレジスタ
を設けると共に、ＤＭＡ制御装置に前記セレクタレジス
タの内容をデコードするデコーダを設け、入出力装置か
らのＤＭＡ要求に対して、ＤＭＡ制御装置が前記セレク
タレジスタの内容をデコードして複数のＤＭＡ制御回路
の中から任意の一つを選択し、該選択されたＤＭＡ制御
回路によってメモリと該当入出力装置間のデータ転送制
御を実行することを特徴とするＤＭＡ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2952386A JPS62187956A (ja) | 1986-02-13 | 1986-02-13 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2952386A JPS62187956A (ja) | 1986-02-13 | 1986-02-13 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62187956A true JPS62187956A (ja) | 1987-08-17 |
Family
ID=12278462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2952386A Pending JPS62187956A (ja) | 1986-02-13 | 1986-02-13 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62187956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278173A (ja) * | 1988-04-28 | 1989-11-08 | Canon Inc | 画像読取装置 |
-
1986
- 1986-02-13 JP JP2952386A patent/JPS62187956A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278173A (ja) * | 1988-04-28 | 1989-11-08 | Canon Inc | 画像読取装置 |
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