JPS63300346A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
- Publication number
- JPS63300346A JPS63300346A JP13632587A JP13632587A JPS63300346A JP S63300346 A JPS63300346 A JP S63300346A JP 13632587 A JP13632587 A JP 13632587A JP 13632587 A JP13632587 A JP 13632587A JP S63300346 A JPS63300346 A JP S63300346A
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- JP
- Japan
- Prior art keywords
- microprocessor
- dma
- input
- system bus
- logically
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明はマイクローンピユータシステムに用いられるＤ
ＭＡ制御方式に関する。
ＭＡ制御方式に関する。
（従来の技術）
近年、半導体技術の進歩により、メモリＬＳＩ 。
周辺制御用ＬＳＩ （ＤＭＡコントローラ、割込みコン
トローラ、表示コントローラ、ディスクコントローラ、
キー？−ドコントローラ等）、マイクロプロセッサが安
価に供給される様になり、これらを適宜組合せることに
より、比較的高性能なコンビ、−タシステムを構築出来
る様になりた。
トローラ、表示コントローラ、ディスクコントローラ、
キー？−ドコントローラ等）、マイクロプロセッサが安
価に供給される様になり、これらを適宜組合せることに
より、比較的高性能なコンビ、−タシステムを構築出来
る様になりた。
第２図に上記コンビ、−タシステムの構成列を示す。図
において、マイクロプロセッサＣＭＰＣ２１）とＤＭＡ
コントローラ２２は、アドレス・データ・コントロール
のためのラインが複数本で成るシステムバス２５を共有
している。２３はメインメモリ、２４は入出力デバイス
である。一般的にＤＭＡ転送は入出力デバイス２４Ｖｃ
その主導権がアシ、以下のように行なわれる。
において、マイクロプロセッサＣＭＰＣ２１）とＤＭＡ
コントローラ２２は、アドレス・データ・コントロール
のためのラインが複数本で成るシステムバス２５を共有
している。２３はメインメモリ、２４は入出力デバイス
である。一般的にＤＭＡ転送は入出力デバイス２４Ｖｃ
その主導権がアシ、以下のように行なわれる。
（１）入出力デバイス２４がＤＭＡコントローラ２２に
対してデータ転送要求を出力する。
対してデータ転送要求を出力する。
（２） ＤＭＡコントローラ２２は（１）の要求により
、マイクロプロセッサ２１に対してシステム・バス２５
の使用を要求する。
、マイクロプロセッサ２１に対してシステム・バス２５
の使用を要求する。
（３）マイクロプロセッサ２１は（２）の要求によりＤ
ＭＡコントローラ２２にシステム・バス２５の使用を許
可する。
ＭＡコントローラ２２にシステム・バス２５の使用を許
可する。
（４） ＤＭＡコントローラ２２は（３）の許可によっ
て、アドレス−コントロール信号ヲシステム・バス２５
へ出力する。これによシタインメモリ２３と入出力デバ
イス２４の間でデータの転送が行なわれる。
て、アドレス−コントロール信号ヲシステム・バス２５
へ出力する。これによシタインメモリ２３と入出力デバ
イス２４の間でデータの転送が行なわれる。
（５）入出力デバイス２４がＤＭＡ要求信号を消し、Ｄ
ＭＡコントローラ２２がバス権要求信号を消し、このこ
とにより、マイクロプロセッサ２１は通常動作に戻る。
ＭＡコントローラ２２がバス権要求信号を消し、このこ
とにより、マイクロプロセッサ２１は通常動作に戻る。
（発明が解決しようとする問題点）
しかしながら上記コンピユータフステムでは、ＤＭＡに
よるデータ転送中マイクロプロセッサがバス使用権をも
っていない為、プログラムによるメモリの読み書きや、
入出力動作をすることができない。また、マイクロプロ
セッサの処理スピードが速いと、ＤＭＡコントローラを
使う方が処理速度が低下することもｈｖえる。一方、Ｄ
ＭＡコントローラにはプログラミングのじ易さというメ
リットがある。即ち、入出力デバイスとのタイミング調
整という煩わしさからは解放される。
よるデータ転送中マイクロプロセッサがバス使用権をも
っていない為、プログラムによるメモリの読み書きや、
入出力動作をすることができない。また、マイクロプロ
セッサの処理スピードが速いと、ＤＭＡコントローラを
使う方が処理速度が低下することもｈｖえる。一方、Ｄ
ＭＡコントローラにはプログラミングのじ易さというメ
リットがある。即ち、入出力デバイスとのタイミング調
整という煩わしさからは解放される。
本発明は上記諸々の事情に鑑みてなされたものであり、
ＤＭＡ転送中もマイクロプロセッサを動作可とし、シス
テムのスループットを向上させ九〇ＭＡ ｆｉｌｌ １
１方式を提供することを目的とする。
ＤＭＡ転送中もマイクロプロセッサを動作可とし、シス
テムのスループットを向上させ九〇ＭＡ ｆｉｌｌ １
１方式を提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明はこの種システムが従来から持つコンポーネント
にマイクロプロセッサが持つシスーｙ−ムバスとは別の
ＤＭＡ転送専用のシステムバスとバッファメモリを付加
し、更に、ＤＭＡ転送時、該当するメモリ空間と入出力
デバイスをマイクロプロセッサが持つシステムバスから
論理的に切離す手段と、ＤＭＡコントローラから発せら
れる割込みに従がいデータ転送の終了を知シ、先に切離
したメモリ空間にバッファメモリを論理的に接続する手
段を付加したものである。
にマイクロプロセッサが持つシスーｙ−ムバスとは別の
ＤＭＡ転送専用のシステムバスとバッファメモリを付加
し、更に、ＤＭＡ転送時、該当するメモリ空間と入出力
デバイスをマイクロプロセッサが持つシステムバスから
論理的に切離す手段と、ＤＭＡコントローラから発せら
れる割込みに従がいデータ転送の終了を知シ、先に切離
したメモリ空間にバッファメモリを論理的に接続する手
段を付加したものである。
（作用）
上記構成において、まずマイクロプロセッサはＤＭＡコ
ントローラに対しＤＭＡ転送に必要なパラメーラ設定を
行なう。この時、該当するメモリ空間と入出力デバイス
をシステムバスから論理的に切離す。データ転送が終了
するとＤＭＡコントローラよりマイクロプロセッサに対
し終了割込みが発せられ、マイクロプロセッサは、この
割込みを受信することにより先に切離したメモリ空間に
バッファメモリを論理的に接続する。
ントローラに対しＤＭＡ転送に必要なパラメーラ設定を
行なう。この時、該当するメモリ空間と入出力デバイス
をシステムバスから論理的に切離す。データ転送が終了
するとＤＭＡコントローラよりマイクロプロセッサに対
し終了割込みが発せられ、マイクロプロセッサは、この
割込みを受信することにより先に切離したメモリ空間に
バッファメモリを論理的に接続する。
このことによｐ ＤＭＡ転送中、マイクロプロセッサは
動作が可となり、マイクロプロセッサの使用効率を上げ
ることが出来る。
動作が可となり、マイクロプロセッサの使用効率を上げ
ることが出来る。
（実施例）
以下、図面を使用して本発明実施す１について詳細に説
明する。第１図は本発明の実施例を示すブロック図であ
る。図において、１１はシステムの制御中枢となるマイ
クロプロセッサ（ＭＰＣ）であり、メインメモリ１３に
記憶されたプログラムを読出しシステムに接続される各
デバイスのコントロールを行なう。１２はＤＭＡコント
ローラテアリ、本発明実施例では米国Ｉｎｔｅ１社より
販売されている１８２３７相当品を使用するものとする
。
明する。第１図は本発明の実施例を示すブロック図であ
る。図において、１１はシステムの制御中枢となるマイ
クロプロセッサ（ＭＰＣ）であり、メインメモリ１３に
記憶されたプログラムを読出しシステムに接続される各
デバイスのコントロールを行なう。１２はＤＭＡコント
ローラテアリ、本発明実施例では米国Ｉｎｔｅ１社より
販売されている１８２３７相当品を使用するものとする
。
１４はＤＭＡ装置である例えばフロッピーディスク。
磁気ディスク等の入出力デバイスでおる。上記各モジュ
ール１２，１３，１４ｔｌ’１マイクロプロセッサ１１
が持つシステムバス１５に共通に接続される。
ール１２，１３，１４ｔｌ’１マイクロプロセッサ１１
が持つシステムバス１５に共通に接続される。
１６は本発明により付加されるバッファメモリであり、
６４にバイト容量を持つ。１７は同じく本発明により付
加されるＤＭＡ専用のシステムバスであり、上述したシ
ステムバス１５と同じく、アドレス・データ・コントロ
ールのためのラインが複数本から成る。
６４にバイト容量を持つ。１７は同じく本発明により付
加されるＤＭＡ専用のシステムバスであり、上述したシ
ステムバス１５と同じく、アドレス・データ・コントロ
ールのためのラインが複数本から成る。
以下、本発明実施列の動作について詳細に説明する。ま
ず、マイクロプロセッサ１１は、ＤＭＡコントローラ１
２に対して、メモリ・アドレス・データ転送長といった
パラメータ情報を、あらかじめセットする。このとき該
当するメモリ空間（バッファメモリ１３）と入出力デバ
イス１４ｔ−システムバス１５かずロジカルに切り離す
。そしてＤＭＡコントローラ１２に対して動作を指示す
る。
ず、マイクロプロセッサ１１は、ＤＭＡコントローラ１
２に対して、メモリ・アドレス・データ転送長といった
パラメータ情報を、あらかじめセットする。このとき該
当するメモリ空間（バッファメモリ１３）と入出力デバ
イス１４ｔ−システムバス１５かずロジカルに切り離す
。そしてＤＭＡコントローラ１２に対して動作を指示す
る。
次にＤＭＡコントローラ１２は入出力デバイス１４の要
求（ＤＲＥＱ ）に応答（ＤＡＣＫ ） Ｌ、、て、専
用のパッファメモリエ」と入出力デバイス１５０間で、
データ転送を実行する。データ転送の終了は、ＤＭＡコ
ントローラ１２からのＴＣ（ターミナルΦカウント）信
号によって、マイクロプロセッサ１１へ割込みを要求す
ることにより通知される。マイクロプロセッサ１１はこ
の割込みで先に切離したメモリ空間に、バッファメモリ
１ｓｔ−ロジカルに接続するとともに、入出力デバイス
１５を元に戻す。
求（ＤＲＥＱ ）に応答（ＤＡＣＫ ） Ｌ、、て、専
用のパッファメモリエ」と入出力デバイス１５０間で、
データ転送を実行する。データ転送の終了は、ＤＭＡコ
ントローラ１２からのＴＣ（ターミナルΦカウント）信
号によって、マイクロプロセッサ１１へ割込みを要求す
ることにより通知される。マイクロプロセッサ１１はこ
の割込みで先に切離したメモリ空間に、バッファメモリ
１ｓｔ−ロジカルに接続するとともに、入出力デバイス
１５を元に戻す。
尚、以上の説明はＤＭＡ制御用のバッファメモリを任意
のアドレス空間に配置することとしているが、特定のア
ドレス空間に固定し、データ転送前後にマイクロプロセ
ッサがメモリ間のデータ転送をすることにしても、近時
のマイクロプロセッサが持つ処理スピードであれば充分
でめる。
のアドレス空間に配置することとしているが、特定のア
ドレス空間に固定し、データ転送前後にマイクロプロセ
ッサがメモリ間のデータ転送をすることにしても、近時
のマイクロプロセッサが持つ処理スピードであれば充分
でめる。
［発明の効果コ
以上説明の様に本発明に従えば、ＤＭＡ転送中のマイク
ロプロセッサを動作させること出来、システムのスルー
プットが向上する。
ロプロセッサを動作させること出来、システムのスルー
プットが向上する。
第１因は本発明の実施例を示すブロック図。
第２図は従来におけるマイクロコンビ、−タシステムの
構成例を示すブロック図である。 １１・・・マイクロプロセッサ（ＭＰＵ）、２２・・・
ＤＭＡコントローラ、１３・・・メインメモリ、１４・
・・入出力デバイス、１５．ｌ’ｌ・・・システムバス
、１６・・・バッファメモリ。
構成例を示すブロック図である。 １１・・・マイクロプロセッサ（ＭＰＵ）、２２・・・
ＤＭＡコントローラ、１３・・・メインメモリ、１４・
・・入出力デバイス、１５．ｌ’ｌ・・・システムバス
、１６・・・バッファメモリ。
Claims (1)
- マイクロプロセッサと、このマイクロプロセッサが持つ
システムバスを介して接続される主メモリ、ＤＭＡコン
トローラ、入出力デバイスで成るマイクロコンピュータ
システムにおいて、上記システムバスにＤＭＡ転送の際
に用いる専用のバッファメモリを接続すると共に、ＤＭ
Ａ転送の際用いる上記システムバスとは独立した専用の
バスを付加し、マイクロプロセッサは更に、ＤＭＡコン
トローラに対しＤＭＡ転送に必要なパラメータ情報をセ
ットする手段と、該当するメモリ空間と入出力デバイス
を上記システムバスから論理的に切離す手段と、上記Ｄ
ＭＡコントローラから発せられる割込みに従がいデータ
転送の終了を知り、先に切離したメモリ空間に上記バッ
ファメモリを論理的に接続する手段とを具備し、上記専
用のバスを用いバッファメモリと入出力デバイスの間で
ＤＭＡ転送を行なうことを特徴とするＤＭＡ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13632587A JPS63300346A (ja) | 1987-05-30 | 1987-05-30 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13632587A JPS63300346A (ja) | 1987-05-30 | 1987-05-30 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63300346A true JPS63300346A (ja) | 1988-12-07 |
Family
ID=15172584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13632587A Pending JPS63300346A (ja) | 1987-05-30 | 1987-05-30 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300346A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499350B1 (ko) * | 1997-10-25 | 2005-09-30 | 삼성전자주식회사 | 다중및단일채널을갖는다이렉트메모리억세스의데이터전송방법 |
-
1987
- 1987-05-30 JP JP13632587A patent/JPS63300346A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499350B1 (ko) * | 1997-10-25 | 2005-09-30 | 삼성전자주식회사 | 다중및단일채널을갖는다이렉트메모리억세스의데이터전송방법 |
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