KR100499350B1 - 다중및단일채널을갖는다이렉트메모리억세스의데이터전송방법 - Google Patents

Abstract

본 발명은 복수개의 IO 디바이스들과 메모리간에 데이터를 전송하기 위한 적어도 하나 이상의 채널을 갖는 DMA의 데이터 전송 방법에 관한 것이다. 데이터 전송 방법은 제 1 DMA를 통해 메모리에서 디바이스로 또는 디바이스에서 메모리로 데이터를 전송하는 단계와; 그리고 데이터 전송이 완료될 때 제 2 DMA를 데이터 전송 상태로 초기화시키는 단계를 포함한다. 상기 제 2 DMA의 초기화는 상기 데이터 전송이 완료될 때 상기 제 1 DMA에서 생성되는 데이터 완료 인터럽트에 의해서 행해진다.

Description

다중 및 단일 채널을 갖는 다이렉트 메모리 억세스의 데이터 전송 방법{data transfer method of direct memory access having multi and single channel}

본 발명은 데이터 전송 방법에 관한 것으로서, 더 구체적으로는 컴퓨터 시스템내에서 DMA(direct memory access)를 이용한 데이터 전송 방법에 관한 것이다.

도 1은 DMA의 내부 구성을 개략적으로 보여주는 블록도이다.

DMA는 컨트롤 레지스터(control register, 10), DMA 컨트롤 유니트(DMA control unit, 20), 그리고 소오스 어드레스 레지스터(source address register ,40), 도착 어드레스 레지스터(destination address register, 50), 그리고 카운터 레지스터(counter register, 30)로 구성되어 있다. 컨트롤 유니트(20)는 데이터를 전송하는 주임무를 맡고 있으며, 카운터 레지스터(30)는 전송할 데이터의 사이즈(size) 값을 설정한다. 그리고 소오스 어드레스 레지스터(40)는 원래 전송하고자하는 데이터가 있는 곳의 어드레스가 저장되어 있고, 도착 어드레스 레지스터(50)는 데이터가 최종적으로 전송되는 곳의 어드레스가 저장되어 있다. 이는 컨트롤 레지스터값이 설정되고, 전송할 데이터의 사이즈에 해당되는 값이 카운터 레지스터(30)에 설정되면 데이터가 전송하고자 하는 도착 지점으로 전송된다. 그후 전송이 완료되면 상기 전송 완료 인터럽트(DMA done interrupt)가 발생되어 인터럽트 서비트 루틴(interrupt service routine)에서 다음 데이터 전송을 위한 준비를 함으로써 데이터들을 지속적으로 전송할 수 있다.

도 2는 종래 기술에 따른 DMA를 통해 데이터 전송을 보여주는 도면이다.

복수개의 DMA 채널을 통하여 메모리 대 메모리(memory to memory), 병렬 포트 대 메모리(parallel to memory), 메모리 대 직렬 포트(memory to serial port)로 데이터 전송을 수행할 수 있다. 만일 병렬 포트에서 직렬 포트로의 데이터를 전송한다고 하면, 먼저 두 개의 DMA채널들(DMA0, DMA1) 중 DMA0에 의해 병렬 포트에서 메모리로 데이터가 전송된다. 그런 다음에는 DMA0를 통한 데이터의 전송이 끝났음을 알리는 DMA0 완료 인터럽트가 발생되고, 이때 DMA0의 인터럽트 서비스 루틴안에서 다음 DMA1를 동작시킨다. 그로 인해 메모리에서 직렬 포트로 데이터가 전송되고, 이때 역시 데이터 전송이 완료되었음을 알리는 DMA1 완료 인터럽트가 발생되면 바로 DMA1의 인터럽트 서비스 루틴안에서 DMA0를 다시 동작시킬 준비를 하게 된다.

그러나, 상술한 바와 같은 DMA를 이용하여 병렬포트에서 직렬 포트로 데이터를 전송하고자 한다면, 여러개의 DMA를 각각 동작시키기 위해서 소프트 웨어가 개입하여 각 DMA를 매번 초기화시켜주어야 하는 번거로움이 발생하게 된다. 또한 DMA의 채널이 하나밖에 없는 경우에는 병렬 포트에서 메모리로, 메모리에서 직렬 포트로의 데이터를 동시에 전송할 수 없는 문제점이 발생하게 된다.

따라서, 본 발명의 목적은 여러 채널을 갖는 DMA를 데이터 전송시 소프트 웨어가 개입하여 각 DMA를 초기화하지 않아도 이를 동작시킬 수 있고 동시에, 단일 채널을 갖는 DMA로도 다중 데이터들을 전송할 수 있도록 하기 위함이다.

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 복수개의 디바이스들 및 메모리 또는 IO 디바이스간에 데이터를 전송하기 위한 적어도 하나 이상의 다중 채널을 갖는 N 개의 DMA들을 통한 데이터 전송 방법에 있어서, 상기 디바이스들 중 제 1 디바이스로부터 제 2 디바이스로 또는 제 2 디바이스에서 제 1 디바이스로 데이터가 제 1 DMA와 제 2 DMA를 통해 전달될 때, 데이터 전송 완료를 알리는 신호가 출력되어 전송 채널을 통해 다음 DMA에 전달하고, 이것에 의해 다음 DMA를 초기화시키는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 전송 채널은 복수개의 DMA들에 공통으로 대응되는 것을 특징으로 한다.

본 발명의 또 다른 특징에 의하면, 단일 채널을 갖는 DMA를 통해 다중 데이터들을 전송하는 방법에 있어서, 전달하고자 하는 데이터가 저장된 곳의 초기 어드레스를 지정하는 제 1 어드레스 레지스터, 상기 데이터가 최종적으로 전달되는 곳의 어드레스를 지정하는 제 2 어드레스 레지스터, 카운터 레지스터를 테이블로 만들고, 인덱스 레지스터에 의해 각각의 데이터 전송 작업 순서를 표시하며, 인덱스 카운터에 의해 인덱스 레지스터가 지시하는 곳의 데이터 전송을 수행하고, 상기 인덱스 카운터 레지스터는 데이터 전송 작업이 종료될 때마다 전송 완료 신호를 DMA제어유니트로부터 인가받아 비트수가 증가하고, 전송하고자 하는 데이터의 비트수가 N비트를 초과하게 되면 오어풀로우 신호가 출력되어 인덱스 카운터는 초기화되어 다음 데이터를 전송할 준비를 하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 인덱스 카운터는 인덱스 레지스터의 위치를 지정하여 지정된 곳의 데이터가 전송되도록 하고, 상기 DMA제어 유니트로부터 데이터 전송 완료 신호가 인가되면 카운팅하여 인덱스 레지스터의 다음 위치를 지정하고 다음 데이터 전송 작업이 수행되는 것을 특징으로 한다.

이와 같은 방법에 의해서, 데이터의 전송시 DMA를 소프트웨에서 초기화하지 않아도 전송채널을 통해 초기화가 이루어진다.

(제 1 실시예)

이하 본 발명의 바람직한 제 1 실시예에 따른 참도면 도 3에 의거하여 설명한다.

도 3은 본 발명의 실시예에 따른 다중 채널을 갖는 DMA를 통한 데이터 전송을 보여주고 있다.

도 3을 참조하면, 다중 채널들의 DMAn과 메모리 및 IO디바이스들{(IO device0‥‥ IO device(n-2)}이 서로 동일한 방향으로 순차적으로 배열되고, 상기 메모리 및 디바이스들과 DMA 사이에 어드레스 버스(address bus)와 데이터 버스(data bus)를 포함하는 시스템 버스가 다중 채널의 DMA들(DMA0∼DMAn-1)과 동일한 방향으로 배열되어 있다. 그리고 상기 DMA들(DMA0∼DMAn-1)은 데이터 통신 버스(data communtication bus)에 모두 공통으로 대응되어 있어 서로의 상태를 점검할 수 있다.

계속해서, 상기 각각의 DMA는 도 1의 그것과 내부 구조는 동일하지만 전체적으로는 DMA들이 전송채널로 서로의 신호를 주고 받을 수 있어 각각의 DMA에 대해 소프트 웨어의 개입없이도 DMA를 초기화시킬 수 있다. 메모리 대 IO디바이스, IO 디바이스 대 메모리로의 데이터 전송시 각각의 DMA로부터 데이터 전송 완료신호가 발생할 때마다 인터럽트 서비스 루틴안에서 동작시키고자 하는 DMA를 초기화시켜야 한다. 그러나, 이는 DMA간의 동작 상태를 점검할 수 있는 전송 채널로 인해서, 데이터 전송이 완료되면 데이터 전송 완료 인터럽트 서비스 루틴과 같은 소프트 웨어의 개입 없이도 데이터 전송 완료 신호가 상기 전송 채널에 전달됨으로써 이를 통해 다음 DMA로 신호가 전달되어 데이터를 전송할 준비를 하게 된다.

이로써, 다중 채널의 DMA가 존재하고 여러 주변 IO디바이스들과 메모리가 서로 데이터를 주고받아야하는 경우 소프트 웨어가 개입해서 데이터가 전송되도록 하려하면 DMA들을 각각 초기화시켜야 하므로 소프트 웨어 구성이 복잡해지고, 데이터 전송의 제어가 더욱 어려워지게 된다. 그러나 본 발명에서는 DMA간에 전송 채널이 존재함으로써 소프트 웨어의 개입 없이도 전송 채널로의 신호가 전달되어 메모리와 IO 디바이스들간에 데이터 전송이 가능하다. 상기 전송 채널은 DMA들에 공통으로 대응되어 있어 DMA들간에 상호상태를 파악할 수 있다. 그리고 전송 채널로 인해서 메모리에서 IO디바이스, IO디바이스에서 메모리 또는 메모리에서 메모리간의 데이터 전송만이 아니라 IO디바이스들에서 메모리로, 메모리에서 IO 디바이스들로의 데이터 다중 전송이 가능하다. 뿐만 아니라 메모리를 거치지 않고도 IO디바이스들간의 데이터 전송도 가능해진다.

(제 2 실시예)

이하 본 발명의 바람직한 제 2 실시예에 따른 참고도면 도 4a 및 도 4b에 의거하여 설명하면 다음과 같다.

도 4a는 본 발명의 실시예에 따른 DMA구조를 보여주는 도면이고, 도 4b는 병렬포트에서 직렬 포트로의 데이터 전송을 보여주는 블록도이다.

도 4a를 참조하면, 하나의 DMA를 이용하여 계속적으로 다중 데이터 전송을 이루기 위한 것으로서, 단일 채널의 DMA내부는 도 1의 그것과는 달리 컨트롤 레지스터(10), DMA 컨트롤 유니트(20), 인덱스 카운터(60), 그리고 데이터 전송 그룹으로 구비된다. 상기 데이터 전송 그룹은 상기 인덱스 카운터(60)로부터 N 번째 인덱스 레지스터(70)가 지정되면 이에 해당되는 카운터 레지스터(30), 소오스 어드레스 레지스터(40), 목적지 어드레스 레지스터(50)의 한 그룹이 선택된다. 예를 들면, 인덱스 레지스터 0에서는 병렬 포트에서 직렬 포트로 데이터가 전송된다. 그런 다음에는 인덱스 레지스터(index register, 70)에 의해 각각의 어드레스에 위치한 메모리나 병렬 포트나 직렬 포트로의 데이터 전송 작업(data transfer job) 각각을 인덱싱(indexing) 한다. 그리고 인덱스 카운터(60)로부터 발생되는 카운트값에 의해 인덱스 레지스터(70)가 가리키는 곳(0∼n-1)의 데이터 전송이 이루어지며, 이때 인덱스 카운터(60)는 DMA 컨트롤 유니트(20)에 의해 데이터 전송 완료 신호를 인가받아 비트 수가 증가하게 된다. 만일 N 비트의 인덱스 카운터(60)가 상기 비트수 이상으로 증가하게 되면 오버 풀로우 신호(over flow signal)를 발생하여 이에 의해 카운터를 리셋하여 다음 데이터 전송을 위한 준비를 하게 된다. 상기 카운터의 리셋(reset)으로 인해 계속적으로 다중 데이터 전송이 가능함에 따라 여러 DMA를 갖추지 않아도 되는 이점이 있다.

도 4b를 참조하면, 병렬포트에서 직렬 포트로 데이터를 전송하고자 할 때 종래 채널 두개의 DMA를 갖추어야만 했는데 본 발명에서는 DMA내부의 인덱스 카운터(60)로부터 발생되는 신호로 인해 인덱스 레지스터(70)가 지정하는 곳에서 병렬포트에서 메모리로 데이터가 전송되고, 그 다음에는 인덱스 카운터(60)로부터 또 다른 신호가 발생되어 메모리에서 직렬 포트로 데이터가 전송됨에 따라 최종적으로 병렬 포트에서 직렬 포트로 데이터가 전송된다. 그러므로 본 발명은 DMA 컨트롤 유니트(20)로부터 데이터 전송이 완료될 때마다 데이터 전송 완료 신호가 인덱스 카운터(60)로 출력되고, 상기 인덱스 카운터(60)는 카운팅 동작을 수행하여 전체 데이터 전송 작업들 중 선택된 인덱스 레지스터(70)가 지정하는 곳에서 메모리와 IO 디바이스들간에 데이터 전송작업이 이루어지도록 한다. 상기와 같은 방법에 의해서 단일 채널의 DMA로도 다중 데이터를 전송할 수 있다.

상기 DMA가 인덱스 카운터(60)와 함께 인덱스 레지스터(70)를 구비함에 따라 상기 인덱스 카운터로(60)부터 인가되는 신호에 따라 선택된 인덱스 레지스터(70)에 대응되는 소오스 어드레스 레지스터(40), 목적지 어드레스 레지스터(50)의 메모리와 디바이스간에 데이터 전송이 이루어진다.

본 발명은 다중 채널의 DMA를 통한 데이터 전송시 소프트웨어의 개입없이 각 DMA를 초기화시킬수 있고, 동시에 단일 채널의 DMA만으로도 다중 데이터들을 전송할 수 있는 효과가 있다.

도 1은 DMA의 구성을 보여주는 블록도:

도 2는 종래 기술에 따른 DMA를 이용한 데이터 전송을 보여주는 도면;

도 3은 본 발명의 제 1 실시예에 따른 DMA를 이용한 데이터 전송을 보여주는 블록도:

도 4a는 본 발명의 제 2 실시예예 따른 단일 DMA를 이용한 데이터 전송을 보여주는 블록도:

도 4b는 본 발명의 제 2 실시에예 따른 병렬 포트에서 직렬포트로의 데이터 전송을 개략적으로 보여주는 블록도:

*도면의 주요부분에 대한 부호 설명

10 : 컨트롤 레지스터 20 : 컨트롤 유니트

30 : 카운터 레지스터 40 : 소오스 어드레스 레지스터

50 : 도착 어드레스 레지스터 60 : 인덱스 카운터

70 :인덱스 레지스터

Claims (4)

1. 복수개의 IO 디바이스들과 메모리간에 데이터를 전송하기 위한 적어도 하나 이상의 채널을 갖는 DMA의 데이터 전송 방법에 있어서,

   제 1 DMA를 통해 메모리에서 디바이스로 또는 디바이스에서 메모리로 데이터를 전송하는 단계와; 그리고

   데이터 전송이 완료될 때 제 2 DMA를 데이터 전송 상태로 초기화시키는 단계를 포함하되,

   상기 제 2 DMA의 초기화는 상기 데이터 전송이 완료될 때 상기 제 1 DMA에서 생성되는 데이터 완료 인터럽트에 의해서 행해지는 것을 특징으로 하는 DMA 데이터 전송 방법.
2. 제 1 항에 있어서,

   상기 제 1 DMA는 대응하는 데이터 전송 동작이 종료될 때 상기 데이터 완료 인터럽트를 발생하고, 상기 데이터 완료 인터럽트는 상기 제 1 및 제 2 DMA에 공통으로 연결된 전송 채널을 통해 상기 제 2 DMA로 전송되는 것을 특징으로 하는 DMA 데이터 전송 방법.
3. 데이터 전송 작업 순서를 지정하기 위한 인덱스 레지스터, 전달하고자 하는 데이터가 저장된 곳의 초기 어드레스를 지정하기 위한 소오스 어드레스 레지스터, 상기 데이터가 전달되는 목적지의 어드레스를 지정하는 목적지 어드레스 레지스터, 그리고 전송할 데이터의 사이즈 값을 지정하기 위한 카운터 레지스터로 구성된 데이터 전송 그룹과;

   요구되는 데이터 전송이 완료될 때 데이터 전송 완료 신호를 발생하는 DMA 컨트롤 유니트와;

   상기 DMA 컨트롤러 유니트로부터의 데이터 전송 완료 신호에 따라 카운트 동작을 수행하는 인덱스 카운터를 포함하며,

   상기 인덱스 카운터의 값에 의해서 지정된 상기 인덱스 레지스터의 값에 대응하는 데이터 전송이 수행되며; 상기 인덱스 카운터의 값은 상기 인덱스 레지스터에 의해서 지정된 데이터 전송 작업이 종료될 때마다 생성되는 상기 데이터 전송 완료 신호에 의해서 증가되고; 상기 인덱스 카운터의 값이 기준값을 초과할 때, 상기 인덱스 카운터는 오버 플로우 신호를 발생하되, 상기 인덱스 카운터는 상기 오버 플로우 신호에 의해서 리셋되어 다음의 데이터 전송을 준비하는 단일 채널 DMA 장치.
4. 제 3 항에 있어서,

   상기 인덱스 카운터는 상기 인덱스 레지스터의 위치를 지정하여 지정된 곳의 데이터가 전송되도록 하고, 다음 데이터 전송 작업이 수행되도록 상기 DMA 컨트로로 유니트로부터 데이터 전송 완료 신호에 응답하여 상기 인덱스 레지스터의 다음 위치를 지정하는 단일 채널 DMA 장치.

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