JP3096405B2 - コンピュータシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】２つのデータバス間でデータを伝
送するインタフェース回路であり、該インタフェース回
路は、データを両方向に伝送するためにチャネル毎にＦ
ＩＦＯバッファを含み、データのソース及び目的地は、
伝送されているデータにさらなる柔軟性を提供するよう
にリアルタイムにスイッチされることができる。

【０００２】

【従来の技術及び発明が解決しようとする課題】数や文
字のコード化されたテキストの形式でデータを処理する
標準的なコンピュータシステムでは、データ転送率は通
常あまり高くなく、おそらく文字に対しては８ビット、
数字に対しては４ビットであり、ページ当り数千ビット
ということになる。この場合システムは、通常ソフトウ
ェアにおいてデータを処理することが可能である。しか
しながら、画像を処理するシステムでは、データ転送率
は非常に高く、容易にページ当り数百万ビットに達し、
またコンピュータにプリンタの速度を維持させるため
に、「アクセル」カードが頻繁に使用される。これらは
圧縮、圧縮解除、及び画像回転等の特定的な画像処理機
能を実行する、特別に設計されたハードウェア回路であ
る。

【０００３】通常これらのアクセルカードは、ＣＰＵバ
ックプレーンに接続され得ると共に、既存のデータバス
上でデータを伝送する予備回路基板である。しかしなが
ら高速システムでは、アクセルカード同士間で伝送され
るデータの量は、データバスをオーバーロードする。１
つの解決法としては、システムバス即ちＳバスに加えて
アクセルカードに対して独立したデータバスを提供する
ことであり、そのようなデータバスはローカルバス即ち
Ｌバスと呼ばれる。その場合これらの２つのバスの間に
は、インタフェース回路が存在しなくてはならない。

【０００４】データが圧縮解除又は回転された後、デー
タがプリンタに送られることが頻繁に起こる。同様に、
スキャナから受け取られたデータは圧縮され得る。従っ
て、システムの最適化という点から見て、スキャナ及び
プリンタ等のＩ／ＯデバイスもＬバスに接続されるべき
だということが理解される。

【０００５】一方ディスクは、プリンタに比べて非常に
制限された速度を有し、画像は、全体的なページの印刷
が可能である前に、メインメモリに伝送され且つ該メモ
リに集積される必要がある。このことは、ＬバスとＳバ
スの間のインタフェース回路を通って大量の画像データ
が頻繁に伝送されることを必要とする。

【０００６】インタフェース回路にかかわる問題は、イ
ンタフェース設計の後で、インタフェース設計には含ま
れなかった新たな使用が生じ得るということである。一
例としては、予定されるデータの流れは；画像が必要と
なるまで画像を格納するために、入力スキャナからコン
プレッサ、そしてディスクへ；画像を一時的に格納する
ために、ディスクからメインメモリへ；そして最終的に
メインメモリからデコンプレッサ、そしてプリンタへ；
と伝送されると仮定する。その後現像サイクルにおい
て、又は顧客がプロダクト（製品）を使用している時で
さえ、その後の使用のために、完全に収集整理されたペ
ージビットマップをディスクに格納することが有効であ
ることがわかっている。このためには、メインメモリか
らディスクへの直接的な移送が必要である。しかしなが
ら元々の設計では、メインメモリからディスクへの移送
は計画されていない。この場合、新たなデータ経路を追
加できるように、基板が再設計される必要がある。接続
がソフトウェアの制御下にあり、その結果ソフトウェア
の要求により新たなデータ経路が設けられることができ
るとすれば、それが有利である。

【０００７】

【課題を解決するための手段及び作用】本発明は、多く
のマルチプレクサを制御するデータ要求（ＤＲｅｑ）コ
マンドにより、そしてソフトウェアにおいてこのような
コマンドを生成することにより、全ての相互接続を制御
可能にすることによって、上記目的を達成する。そし
て、新たなＤＲｅｑを生成するだけで、新たなデータ経
路が設けられる。

【０００８】本発明の一態様は、０〜（ｎ−１）と番号
を付けられた複数のｎ個のデータソースデバイスと、０
〜（ｎ−１）と番号を付けられたｎ個のデータ目的地デ
バイスと、どのソースデバイスが各目的地デバイスに接
続されるかを決定する回路と、を有するシステムであっ
て；ｎ個のデータソースデバイスを有し、前記データソ
ースデバイスの各々が、データを出力する用意があるこ
とを示すデータ要求信号を生成し；ｎ個のデータ目的地
デバイスを有し、前記目的地デバイスの各々が、データ
を受け取る用意があることを示すデータ要求信号を生成
し；ｎ個の多重化手段を有し、その各々が、ｎ個の入力
ラインを有し、前記入力ラインの各々が、前記目的地デ
バイスの各々のデータ要求信号出力に連結され、各多重
化手段が１つの出力を有し、０〜（ｎ−１）と番号付け
られた前記多重化手段の出力ラインがソースデバイスが
データを伝送しようとする前記目的地デバイスの番号を
識別し；前記多重化手段の各々がさらに、前記各多重化
手段への前記入力ラインのうちのどれが各マルチプレク
サの出力ラインに連結されるかを制御するための複数ビ
ットを有するレジスタを含み；上記システムが；前記レ
ジスタに制御ビットをロードして、各マルチプレクサの
どの入力ラインが各マルチプレクサの出力ラインに連結
されるかを決定する手段を有し；番号付けされたソース
から目的地までデータを伝送する手段であって、該目的
地は、マルチプレクサ手段への入力により識別され、同
じ番号のマルチプレクサ手段の出力に帰することとな
る、データ伝送手段を有する；ことを特徴とする。

【０００９】

【実施例】図１はＣＰＵ１０と、システム（Ｓ）バス１
８により接続されるシステムメモリ（メインメモリ）１
１とを示す。高速の画像処理の場合、コンプレッサ／デ
コンプレッサカード１６等のいくつかのアクセルカード
と、画像回転回路２０とが設けられる。これらは、ロー
カル（Ｌ）バス１９により接続される。システムスキャ
ナ１５からのデータは通常、格納の前に圧縮されるの
で、プリンタへのデータは印刷の前に圧縮解除され、ス
キャナインタフェースカード１５及びプリンタ駆動回路
１３もＬバス１９に接続される。Ｌバスに接続され得る
カードのその他の例としては、ディスク駆動回路１４と
画像スケーリング回路１７がある。

【００１０】最終的に、Ｌバス１９とＳバス１８は、実
質上８チャネルであるインタフェース１２により接続さ
れ、チャネルの各々は、１つを例外として、各方向（Ｓ
〜Ｌ、及びＬ〜Ｓ）に１つずつ２つのＦＩＦＯバッファ
を有している。データの伝送はＬバス上のカード同士間
で頻繁に行われるので、Ｌ〜Ｓバッファは、伝送がＬバ
スからＬバスへ伝送し返されることが可能であるように
構成されなければならない。これは概念上スイッチ９に
より示されるが、あらゆる他の相当するソフトウェアや
ハードウェアを代わりに用いることができる。換言すれ
ば、例えばデコンプレッサ１６の出力は、プリンタ１３
に直接送られずに、インタフェースバッファ１２を介し
て送られる。

【００１１】デバイスがデータを必要とする時、又はデ
バイスがデータを伝送しようとする時、デバイスは制御
ライン上のデータリクエスト（ＤＲｅｑ）をインタフェ
ース１２に送る。インタフェースは、８つまでのＤＲｅ
ｑを格納する。コンプレッサ等のいくつかのデバイス
は、データの受け取り及び伝送の両方が可能であるの
で、２つの制御ラインを必要とする。プリンタ駆動回路
のようにデータを要求することのみ可能であるその他の
カードは、１種類のＤＲｅｑを出力することだけが可能
であるので、ただ１つの制御ラインを有する。このよう
なルールを用いれば、コンプレッサ機能が２つ（１つは
データが入力される必要があることを識別するためのも
のであり、そしてもう１つはデータが出力される必要が
あることを識別するためのものである）、そしてデコン
プレッサが２つを必要とするため、コンプレッサ／デコ
ンプレッサカードは実際４つのラインを必要とする。イ
ンタフェースはリクエストラインを８つのみ処理するこ
とが可能であるということを考えれば、この実施例で
は、一度には限定された数のカードしか動作可能であり
得ない。しかしながら、このようなことが必要であれ
ば、ＤＲｅｑラインの数は８より大きい数に拡大される
ことができる。

【００１２】以下は、コントロールラインを対にする組
み合わせ方を示す例である。

【００１３】 ０ デコンプレッサ Ｉｎ １ コンプレッサ Ｉｎ ２ ディスク Ｉｎ ３ ＩＯＴ Ｉｎ ４ デコンプレッサ Ｏｕｔ ５ コンプレッサ Ｏｕｔ ６ ディスク Ｏｕｔ ７ スキャナ Ｏｕｔ

【００１４】回路は、最初の４つからの１ラインと次の
４つからの１ラインとを作動してそれらラインを対にし
て組み合わせてＤＲｅｑを形成することに制限されるた
め、示されるように全ての入力機能及び出力機能が一緒
にグループ化されることが必要である。デバイス同士間
の可能な伝送の例は、画像格納のための、インタフェー
スを介するスキャナからコンプレッサへのＬバス〜Ｌバ
スの生データの伝送、そしてインタフェースを介する
（コンプレッサから）ディスクへのＬバス〜Ｌバスの伝
送である。この全体的な転送は、インタフェースを介す
る２つの行程を必要とし、従って２つのＤＲｅｑが必要
である。別の例では、一時的な格納のための、インタフ
ェースを介するディスクからメインメモリへの圧縮デー
タのＬバス〜Ｓバス伝送、画像に圧縮解除するための、
インタフェースを介する（メインメモリから）デコンプ
レッサへのＳバス〜Ｌバス伝送、そして印刷のための、
インタフェースを介する（デコンプレッサから）プリン
タへの画像のＬ〜Ｌ伝送である。これには、３つのＤＲ
ｅｑが必要である。この全体的なシーケンスは結局、画
像の走査及び印刷の標準的なプロセスであると共に、プ
リンタより一層低速で動作するディスクを呈する。ディ
スクがプリンタと同じくらい速く動作すれば、データは
ディスクからプリンタに直接的に送られることができ
る。同様に、スキャナがプリンタと同じくらい速く動作
すれば、データはスキャナからプリンタに送られること
が可能である。

【００１５】元々の製品の設計には含まれなかったが、
有益なオプションであると後になって判断されたデータ
転送の一例としては、デコンプレッサからコンプレッサ
へのデータの転送がある。これは、データが或るフォー
マットで圧縮されると共に、結果的にそれとは異なるフ
ォーマットで必要とされる場合に有益である。これは、
従来技術のインタフェースのインタフェース基板を再設
計することを必要とするプロセスの一例であるが、それ
はこの実施例におけるソフトウェア制御により容易に提
供されることができる。

【００１６】上記例において示すように、ライン７は
「アウト」データ要求制御ラインをスキャナ１５に接続
され、ライン１は「イン」データ要求制御ラインをコン
プレッサに接続され、そしてインタフェースはライン１
をライン７に接続するように構成されたと仮定する。ラ
イン１とライン７の両ラインが能動化されると、インタ
フェースはスキャナからＬバスでデータを取り入れ、そ
のデータをＬバスに戻してコンプレッサに送るが、これ
は先のパラグラフで述べた第１のステップである。その
他全ての転送も同様に実行される。

【００１７】例えば０〜３が４〜７にそれぞれ連結され
る等のあらゆるラインのセットは、デフォルトとして割
り当てられることができるが、リアルタイムにあらゆる
他の配列に変化されることが可能である。しかしなが
ら、第１のグループから第２のグループへのデバイス変
更は許容されない。言い換えれば、デコンプレッサは、
第２グループの４つのラインのうちの１つを使用しなけ
ればならないと共に、プリンタ駆動回路とディスク駆動
回路の両駆動回路は、第１の４つのラインのうちの１つ
を使用しなければならない。従って、コンプレッサから
スキャナへのデータの転送はあり得ない。また、Ｓ〜Ｌ
又はＬ〜Ｓの転送では、１つのラインが使用されるが、
それはなぜなら、Ｓバス上にはＳ〜Ｌ又はＬ〜Ｓの転送
の場合の一方のデバイスであると理解されるＣＰＵメモ
リというただ１つのデバイスしかなく、Ｌバス上のただ
１つのデバイスが宣言されるだけでよいからである。し
かしながら、Ｌ〜Ｌの転送の場合には、２つのデバイス
を指名するために２つの要求ラインが必要とされる。こ
の関係を再び述べるにあたって、第１の４つのラインを
グループＡとすると共に、第２の４つのラインをグルー
プＢとすると、Ｌ〜Ｌ転送は、異なるグループに属する
ＤＲｅｑ同士間でのみ可能であり、Ｌ〜Ｌ転送でないも
のは、同じグループのＤＲｅｑ同士間で許容される。

【００１８】図２は、この要求のマッチングがソフトウ
ェアによりどのように変化されることができるかを示
す。示される回路は、２つのグループのうちの１つに対
するものであると共に、４つのマルチプレクサ（Mux ）
３０〜３３と、８制御ビットを有する１つの制御レジス
タ（Ctrl Reg）３４から構成される。マルチプレクサ３
０〜３３の各々は、１つの出力を有すると共に、ＤＲｅ
ｑ０〜３をラベルづけされる。入力は４〜７の番号付け
されたＤＲｅｑである。制御レジスタは、各マルチプレ
クサが、出力として使用されるべき所定の入力を選択す
るように、ＣＰＵによりロードされる。このように、例
えばマルチプレクサ３０は、ＤＲｅｑ１〜７のいずれか
を選択し、その出力ＤＲｅｑ０として使用することが可
能である。デフォルトコンディションでは、４はへ、５
は１へ等と進行する。このデフォルトコンディションは
通常、Ｌ〜Ｌ転送のために使用される。その他の可能な
組合せの全てがプログラム化されなければならない。示
されるように、ＤＲｅｑ０〜３は常に、変更されない状
態で左側にあり、最後４つのＤＲｅｑのみが多重化され
る。

【００１９】各可能な組合せは、以下の例で示されるよ
うに一度許容されるが、このような組合せは、偶然にも
ミスプログラミングされることがある。これを防止する
ために、小さいアレイが用いられて、可能な組合せが一
度のみ選択されるようにチェックする。まず、レジスタ
の内容はＯＲ回路に送られて、各選択ライン４−７が少
なくとも一度選択されているかどうかを決定する。次
に、すべてのＯＲ出力ビットがチェックされて、全てが
少なくとも一度選択されたかどうかが確かめられる。エ
ラーは０出力ビットにより示され、エラー割込みがセッ
トされる。

【００２０】以下に例を示す。ＤＲｅｑ０はＤＲｅｑ６
と組み合わされ、制御ビット（ctrl bits ）[09-08] は
１０である。ＤＲｅｑ１はＤＲｅｑ４と組み合わされ、
制御ビット[11-10] は００である。ＤＲｅｑ２はＤＲｅ
ｑ７と組み合わされ、制御ビット[13-12] は１１であ
る。ＤＲｅｑ３はＤＲｅｑ５と組み合わされ、制御ビッ
ト[15-14] は０１である。

【００２１】アルゴリズムは以下の通りである。 １．スイッチの状態を反映するテーブルが作成される。

【００２２】７、６、５、４と組み合わせられるＤＲｅｑ ＤＲｅｑ０ ０ １ ０ ０ （ＤＲｅｑ６が用いられるため、１がポジション６にセ
ットされる） ＤＲｅｑ１ ０ ０ ０ １ ＤＲｅｑ２ １ ０ ０ ０ ＤＲｅｑ３ ０ ０ １ ０

【００２３】２．縦列は単一の横列に論理ＯＲ処理され
る。３．新たに作成された横列のビットは次いで、共に
論理ＡＮＤ処理される。４．プログラミングが正しけれ
ば、ＡＮＤ処理の結果は「１」とされるべきである。

【００２４】正しいプログラミングを以下に示す。

【００２５】ポジション ７ ６ ５ ４ ＤＲｅｑ０ ０ １ ０ ０ ＤＲｅｑ１ ０ ０ ０ １ ＤＲｅｑ２ １ ０ ０ ０ＤＲｅｑ３ ０ ０ １ ０ 縦列 ＯＲ １ １ １ １ 横列 ＡＮＤ １、そしてエラー割込みは作動されな
い。

【００２６】誤ったプログラミングを示す。

【００２７】ポジション ７ ６ ５ ４ ＤＲｅｑ０ ０ １ ０ ０ ＤＲｅｑ１ ０ １ ０ ０ ＤＲｅｑ２ １ ０ ０ ０ＤＲｅｑ３ ０ ０ １ ０ 縦列 ＯＲ １ １ １ ０ 横列 ＡＮＤ ０、そしてエラー割込みがセットされ
る。

【００２８】図３は、ＦＩＦＯバッファと周辺回路の組
織図を示す。ＦＩＦＯバッファ全体は１６のバッファか
ら成り、その各々は８パケットを格納することができ、
各パケットは３２バイトの長さである。データは両方向
に移動しており、ピンポン組織があるので、４つのバッ
ファ２１−２４の合計は、２つのチャネルに対して必要
とされ、それをこの図で示す。さらに、各ＦＩＦＯは、
「フル」及び「空」の信号を出力する。

【００２９】データの転送は、チェーン制御ブロック
（ＣＣＢ）と呼ばれるインフォメーションブロックによ
り制御され、ＣＣＢは、コンピュータ１０からＣＣＢレ
ジスタ４９にロードされる。各ＣＣＢは、転送されるべ
きデータパケットのソース及び目的地のアドレスと、デ
ータの幅（８又は１６ビット）と、（３２バイトパケッ
トにおける）パケットカウントとを含む。典型的なダイ
レクトメモリアクセス（ＤＭＡ）オペレーションでは、
データのパケットは、指示されたロケーションにおいて
メモリを始動させ、データはＣＰＵの介在なしで直接的
に入力される。このような適用では、データは、ＤＭＡ
シーケンスによりメインメモリとデバイスとの間か、又
は同じシーケンスを用いて２つのデバイス同士間かのど
ちらかで伝送される。

【００３０】ここで示されるデバイスの例は、デバイス
Ａ（参照番号４０）と、デバイスＢ（参照番号４２）と
ラベルづけされ、また上に説明したように組合せはソフ
トウェア制御の下で行われるので、これらのデバイスは
８チャネルのうちのあらゆる２つに組み合わせられるこ
とが可能である。この例では、デバイスＡはデータソー
スとして示され、デバイスＢはデータシンクとして示さ
れる。デバイスＡがデータ伝送の用意がある場合、デバ
イスＡはパケット利用可能（ＰＡ）信号（これもレジス
タ４８にセーブされる）と内部データ要求ＩＤＲｅｑと
を発する。変更例では、或るその他のデバイス、又はメ
インメモリが、デバイスＡからのデータを要求している
場合に、要求しているデバイスは外部データ要求ＸＤＲ
ｅｑを発し、デバイスＡからの利用可能なパケットを求
めて待機する。ＯＲゲート４３の入力において要求があ
る場合には、ＯＲゲート出力がオンとなり、パケットが
利用可能である場合には、ＡＮＤゲート４４の出力が高
くなる。

【００３１】デバイスＢの回路は、それがデータシンク
であることを除けば同様である。従って、パケット利用
可能信号は、意図されるデータソースから入ってくる。

【００３２】いくつかのデータチャネルがデータの転送
を同時にリクエストしているといった一般的な場合に
は、アービトレータ（arbitrator）４７が種々のＣＣ
Ｂ、パケット利用可能信号、及びゲート４４、４６を推
察し、どのデバイスの組合せが次の伝送に対する２つの
データバスを制御するかを優先度として決定する。アー
ビトレータの出力は、デバイスの組合せを特定する数で
ある。

【００３３】単一の信号チャネルがフリーズされなけれ
ばならない場合には、ＯＲゲート４３、４５のうちの対
応する１つにフリーズ信号が適用される。これは、デー
タソースデバイスのＤＲｅｑをブロッキングする効果を
有する。あるいは、グローバルフリーズ信号がアービト
レータに与えられることが可能であり、それは全てのＤ
Ｒｅｑをブロッキングする効果を有する。この場合、バ
ッファ２１−２４の全てにおけるデータと、ＣＣＢレジ
スタ４９やメインメモリ１１等のレジスタの全てにおけ
るデータが変更されることができる。最終的に、フリー
ズ信号は除去されて、オペレーションが続行する。

【００３４】デバイスを接続する論理回路とアービトレ
ータの他の実施例を図４に示す。デバイス６４、６５か
らのスイッチャ６３に対する８つのＤＲｅｑ入力が示さ
れ、該８つのＤＲｅｑ入力は、グループＡから４つ、そ
してグループＢから４つである。スイッチャは、入力の
組合せをマッチングするように構成されると共に、結合
された出力（例えばここでは結合されたＡＢ出力として
示す）を出力する。パケットがＦＩＦＯ６１から利用可
能、又はＦＩＦＯ６１に対して利用可能である場合、デ
バイスＡＢ信号が存在する場合、そして「非フリーズ」
信号がハイである場合には、ゲート６２がアービトレー
タに対する出力を生成する。

【００３５】

【発明の効果】本発明では、多くのマルチプレクサを制
御するデータ要求（ＤＲｅｑ）コマンドにより、そして
ソフトウェアにおいてこのようなコマンドを生成するこ
とにより、全ての相互接続を制御可能にすることによっ
て、ソフトウェアの要求により新たなデータ経路が設け
られることができると共に、新たなＤＲｅｇを生成する
だけで、新たなデータ経路が設けられる。

【図面の簡単な説明】

【図１】システムの全体的なブロック図である。

【図２】ＤＲｅｑラインのプログラム可能性を示す。

【図３】インタフェースバッファのブロック図である。

【図４】デバイスを接続する論理回路とアービトレータ
の他の実施例を示す。

【符号の説明】

１０ ＣＰＵ １１ メインメモリ １２ インタフェース １３ プリンタ １４ ディスク １５ スキャナ １６ コンプレッサ／デコンプレッサ １７ 画像スケーリング回路 １８ Ｓバス １９ Ｌバス ２０ 画像回転回路

フロントページの続き (72)発明者 サム ス アメリカ合衆国 カリフォルニア州 91748 ロウランド ハイツ メイスト ーン プレイス 2204 (72)発明者 リ−フング チェウング アメリカ合衆国 カリフォルニア州 91803 アルハンブラ サウス エレク トリック アヴェニュー 426 １／２ (72)発明者 ジョージ アポストル アメリカ合衆国 カリフォルニア州 95050 サンタ クララ デ ヴァロナ プレイス 2331

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 複数のデータソースデバイスと、複数の
   データ目的地デバイスと、どのソースデバイスが各目的
   地デバイスに接続されるかを決定する回路と、を含むコ
   ンピュータシステムであって、 ０〜（ｎ−１）と番号付けられたｎ個のデータソースデ
   バイスを有し、前記データソースデバイスの各々が、デ
   ータを出力する用意があることを示すデータ要求信号を
   生成し、 ０〜（ｎ−１）と番号付けられたｎ個のデータ目的地デ
   バイスを有し、前記目的地デバイスの各々が、データを
   受け取る用意があることを示すデータ要求信号を生成
   し、 ｎ個の多重化手段を有し、その各々が、ｎ個の入力ライ
   ンを有し、前記入力ラインの各々が、前記目的地デバイ
   スの各々のデータ要求信号に連結され、各多重化手段が
   １つの出力ラインを有し、０〜（ｎ−１）と番号付けら
   れた前記多重化手段の出力ラインが、協働されるソース
   デバイスの番号を識別し、 前記多重化手段の各々がさらに、その多重化手段への前
   記入力ラインのうちでどの入力ラインが選択されて当該
   多重化手段の出力ラインに結合されるかを制御するため
   の多数の制御ビットを有するレジスタを含み、 上記システムは更に、 前記レジスタに前記制御ビットをロードする手段を有
   し、 番号付けられたソースデバイスと選択された目的地デバ
   イスの両方によりデータ要求信号が生成された時に、前
   記番号付けられたソースデバイスから前記選択された目
   的地デバイスにデータ伝送用のラインを介しデータを伝
   送する手段を有する、 ことを特徴とするコンピュータシステム。