JPS6214866B2 - - Google Patents
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- Publication number
- JPS6214866B2 JPS6214866B2 JP53127977A JP12797778A JPS6214866B2 JP S6214866 B2 JPS6214866 B2 JP S6214866B2 JP 53127977 A JP53127977 A JP 53127977A JP 12797778 A JP12797778 A JP 12797778A JP S6214866 B2 JPS6214866 B2 JP S6214866B2
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- Japan
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- signal
- controller
- reset
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- Expired
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- 230000010365 information processing Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
- 101100432135 Caenorhabditis elegans lap-2 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
Description
【発明の詳細な説明】
本発明は情報処理装置に関し、特に入出力端子
を有する情報処理装置に関する。
を有する情報処理装置に関する。
今日、大規模集積回路（以下、LSIと記す）は
その高集積化に伴つて装置機能が拡大し入出力端
子の本数も増え続けているが、LSIのパツケージ
は１４，１６，２４，２８，４０，４２，６４ピ
ン等が一般的で、ほぼ統一されている。又パツケ
ージ原価はLSIの原材料費の半分以上を占めてお
り、できる限りピン数を減らした方が原価を下げ
る事ができる。
その高集積化に伴つて装置機能が拡大し入出力端
子の本数も増え続けているが、LSIのパツケージ
は１４，１６，２４，２８，４０，４２，６４ピ
ン等が一般的で、ほぼ統一されている。又パツケ
ージ原価はLSIの原材料費の半分以上を占めてお
り、できる限りピン数を減らした方が原価を下げ
る事ができる。
従来からこのパツケージの入出力端子数を制限
するためデータ転送のシリアル化、アドレス及び
データ・アドレスのマルチプレクス化等により
LSIの入出力端子数を減らす工夫がなされている
ものの、装置の機能向上の比率は入出力端子数の
減少比より大きく、入出力端子数により装置の機
能が制限されるのが現状である。
するためデータ転送のシリアル化、アドレス及び
データ・アドレスのマルチプレクス化等により
LSIの入出力端子数を減らす工夫がなされている
ものの、装置の機能向上の比率は入出力端子数の
減少比より大きく、入出力端子数により装置の機
能が制限されるのが現状である。
本発明の目的は、装置自体の機能を失う事なく
入出力端子数を減少させた情報処理装置を提供す
る事にある。
入出力端子数を減少させた情報処理装置を提供す
る事にある。
以下、図面を参照して本発明の情報処理装置の
一実施例を詳細に説明する。
一実施例を詳細に説明する。
第１図は本発明の情報処理装置を含む情報シス
テムの概略を示している。
テムの概略を示している。
同図において１はマイクロプロセツサ（以下
CPUと略する）で入出力コントローラ（以下
Ｉ／Ｏコントローラと略する）２を通して入出力
装置（以下Ｉ／Ｏと略する）３からデータを受
け、演算、制御などの処理を行ない、その結果を
Ｉ／Ｏコントローラ２を通してＩ／Ｏ３に送る。
ここでＩ／Ｏコントローラ（入出力コントロー
ラ）２は、CPU１とＩ／Ｏ３とのインターフエ
イスをとつておりCPU１からのコマンド（命
令）等によつてＩ／Ｏ３に特定の動作をさせる機
能を有している。Ｉ／Ｏ（入出力装置）３は
CPU１に必要なデータを送つたりCPU１からデ
ータを受けて実行したりする、例えば磁気テープ
やキーボード等の周辺装置に相当する。
CPUと略する）で入出力コントローラ（以下
Ｉ／Ｏコントローラと略する）２を通して入出力
装置（以下Ｉ／Ｏと略する）３からデータを受
け、演算、制御などの処理を行ない、その結果を
Ｉ／Ｏコントローラ２を通してＩ／Ｏ３に送る。
ここでＩ／Ｏコントローラ（入出力コントロー
ラ）２は、CPU１とＩ／Ｏ３とのインターフエ
イスをとつておりCPU１からのコマンド（命
令）等によつてＩ／Ｏ３に特定の動作をさせる機
能を有している。Ｉ／Ｏ（入出力装置）３は
CPU１に必要なデータを送つたりCPU１からデ
ータを受けて実行したりする、例えば磁気テープ
やキーボード等の周辺装置に相当する。
次にCPU１とＩ／Ｏ３との間のデータの送受
信の方法を述べる。
信の方法を述べる。
CPU１からＩ／Ｏ３にデータを送る時は、
CPU１はチツプ選択信号（CSと記す）をハイレ
ベル（“１”レベル）にし、Ｉ／Ｏコントローラ
２とＩ／Ｏ３を選択し、書込み信号（WRと記
す）の“１”レベルに同期させて複数本のビツト
線からなるデータバス（DBと記す）を介してデ
ータをＩ／Ｏコントローラ２に送る。Ｉ／Ｏコン
トローラ２は送られてきたデータを必要な形に変
換してＩ／Ｏ３に送る。逆にＩ／Ｏ３からCPU
１にデータを送る時は、Ｉ／Ｏコントローラ２は
Ｉ／Ｏ３から送られたデータを変換して、Ｉ／Ｏ
コントローラ２の内部レジスタに一時蓄え、
CPU１にはインタラプト（割込）要求信号（INT
と記す）を送る。CPU１はＩ／Ｏコントローラ
２からインタラプト信号を受けると、現在実行し
ている命令あるいはＩ／Ｏコントローラ２からの
インタラプト信号よりも優先順位の高い命令を実
行し終つた後で、インタラプト受付信号（INTA
と記す）とチツプ選択信号（CS）を“１”レベ
ルにする。Ｉ／Ｏコントローラ２はこの２個の
“１”レベル信号を受けて内部レジスタに入つて
いるデータをデータバスDBに出力し、CPU１は
Ｉ／Ｏ３からのデータを受け取る。
CPU１はチツプ選択信号（CSと記す）をハイレ
ベル（“１”レベル）にし、Ｉ／Ｏコントローラ
２とＩ／Ｏ３を選択し、書込み信号（WRと記
す）の“１”レベルに同期させて複数本のビツト
線からなるデータバス（DBと記す）を介してデ
ータをＩ／Ｏコントローラ２に送る。Ｉ／Ｏコン
トローラ２は送られてきたデータを必要な形に変
換してＩ／Ｏ３に送る。逆にＩ／Ｏ３からCPU
１にデータを送る時は、Ｉ／Ｏコントローラ２は
Ｉ／Ｏ３から送られたデータを変換して、Ｉ／Ｏ
コントローラ２の内部レジスタに一時蓄え、
CPU１にはインタラプト（割込）要求信号（INT
と記す）を送る。CPU１はＩ／Ｏコントローラ
２からインタラプト信号を受けると、現在実行し
ている命令あるいはＩ／Ｏコントローラ２からの
インタラプト信号よりも優先順位の高い命令を実
行し終つた後で、インタラプト受付信号（INTA
と記す）とチツプ選択信号（CS）を“１”レベ
ルにする。Ｉ／Ｏコントローラ２はこの２個の
“１”レベル信号を受けて内部レジスタに入つて
いるデータをデータバスDBに出力し、CPU１は
Ｉ／Ｏ３からのデータを受け取る。
上記の送受信の例からわかるようにチツプＩ／
Ｏコントロー２が選択されたCS＝“１”状態で
は、送信でも受信でもない書き込み信号
（WR）、及びインタラプト受付信号（INTA）は
使用されておらず、共に“０”レベルの状態であ
る。従つてＩ／Ｏコントローラ２に若干のハード
ウエアを付加すればこれらWR，INTA信号を基
にして全く別の機能を有する信号を作り出すこと
ができ、この機能を有する入出力端子を減少させ
ることができる。
Ｏコントロー２が選択されたCS＝“１”状態で
は、送信でも受信でもない書き込み信号
（WR）、及びインタラプト受付信号（INTA）は
使用されておらず、共に“０”レベルの状態であ
る。従つてＩ／Ｏコントローラ２に若干のハード
ウエアを付加すればこれらWR，INTA信号を基
にして全く別の機能を有する信号を作り出すこと
ができ、この機能を有する入出力端子を減少させ
ることができる。
本発明の情報処理装置（Ｉ／Ｏコントローラ）
は前述のWR及びINTA信号からリセツト信号を
作る一実施例を第２図を参照して説明する。同図
はＩ／Ｏコントローラ２内にありリセツト信号を
作り出すリセツト回路の一実施例である。この回
路ではチツプ選択信号CSが“１”レベル状態
で、WR，INTAともに“０”の時CSが“１”か
ら“０”に戻るエツジで、Ｉ／Ｏコントローラの
内部リセツト信号を作り出す動作を行なう。同図
において２１はインバーターでCSの反転信号を
出す。２２，２３は単安定マルチバイブレーター
でＤへの入力信号が“０”から“１”に変化する
エツジで、Ｑ出力に一定時間だけ“１”を出力す
る。従つて単安定マルチバイブレータ２３はCS
が“０”から“１”に変わると同時に“１”を出
力し、単安定マルチバイブレータ２２は逆にCS
が“１”から“０”に変わると同時に“１”を出
力する事になる。２４は論理和（オア）ゲートで
ある。２５，２７は論理積（アンド）ゲートであ
る。２６はＲ／ＳラツチでＳのセツト入力に
“１”が入ればＱ出力は“１”になり、Ｒのリセ
ツト入力に“１”が入ればＱは“０”になる。
Ｓ，Ｒの両入力とも“０”のときは前の状態を保
ち、又Ｓ，Ｒの両入力とも“１”のときはリセツ
トＲ側の“１”信号が優先となりＱ出力は“０”
となる。
は前述のWR及びINTA信号からリセツト信号を
作る一実施例を第２図を参照して説明する。同図
はＩ／Ｏコントローラ２内にありリセツト信号を
作り出すリセツト回路の一実施例である。この回
路ではチツプ選択信号CSが“１”レベル状態
で、WR，INTAともに“０”の時CSが“１”か
ら“０”に戻るエツジで、Ｉ／Ｏコントローラの
内部リセツト信号を作り出す動作を行なう。同図
において２１はインバーターでCSの反転信号を
出す。２２，２３は単安定マルチバイブレーター
でＤへの入力信号が“０”から“１”に変化する
エツジで、Ｑ出力に一定時間だけ“１”を出力す
る。従つて単安定マルチバイブレータ２３はCS
が“０”から“１”に変わると同時に“１”を出
力し、単安定マルチバイブレータ２２は逆にCS
が“１”から“０”に変わると同時に“１”を出
力する事になる。２４は論理和（オア）ゲートで
ある。２５，２７は論理積（アンド）ゲートであ
る。２６はＲ／ＳラツチでＳのセツト入力に
“１”が入ればＱ出力は“１”になり、Ｒのリセ
ツト入力に“１”が入ればＱは“０”になる。
Ｓ，Ｒの両入力とも“０”のときは前の状態を保
ち、又Ｓ，Ｒの両入力とも“１”のときはリセツ
トＲ側の“１”信号が優先となりＱ出力は“０”
となる。
第２図の回路の動作を説明すると、チツプ選択
信号CSが“０”から“１”になると単安定マル
チバイブレータ２３が有効になり、出力“１”を
一定時間出した後“０”に戻る。Ｒ／Ｓラツプ２
６のセツト入力Ｓはこの“１”を受けてセツトさ
れＱ出力からは“１”が出力される。この時点か
らチツプ選択信号CSが“１”期間中、WR，
INTAがともに“０”を保持している時はオアゲ
ート２４、アンドゲート２５の出力は“０”とな
る。従つてＲ／Ｓラツチ２６のリセツト入力Ｒに
は“０”が入るため、Ｒ／Ｓラツチ２６の出力は
“Ｈ”が保持され、アンドゲート２７の一方に入
る。ここでCSが“１”から“０”に変わると今
度は単安マルチバイブレータ２２が有効になり出
力“１”を一定時間出力した後“０”に戻る。従
つてアンドゲート２７の出力は単安定マルチバイ
ブレータ２２の出力と同じ出力“１”が一定時間
出力され、Ｉ／Ｏ３及びＩ／Ｏコントローラ２の
内部リセツト信号として使用される。
信号CSが“０”から“１”になると単安定マル
チバイブレータ２３が有効になり、出力“１”を
一定時間出した後“０”に戻る。Ｒ／Ｓラツプ２
６のセツト入力Ｓはこの“１”を受けてセツトさ
れＱ出力からは“１”が出力される。この時点か
らチツプ選択信号CSが“１”期間中、WR，
INTAがともに“０”を保持している時はオアゲ
ート２４、アンドゲート２５の出力は“０”とな
る。従つてＲ／Ｓラツチ２６のリセツト入力Ｒに
は“０”が入るため、Ｒ／Ｓラツチ２６の出力は
“Ｈ”が保持され、アンドゲート２７の一方に入
る。ここでCSが“１”から“０”に変わると今
度は単安マルチバイブレータ２２が有効になり出
力“１”を一定時間出力した後“０”に戻る。従
つてアンドゲート２７の出力は単安定マルチバイ
ブレータ２２の出力と同じ出力“１”が一定時間
出力され、Ｉ／Ｏ３及びＩ／Ｏコントローラ２の
内部リセツト信号として使用される。
次にチツプ選択信号CSが“１”期間中、WRか
INTAのどちらかが“１”となれば、オアゲート
２４、アンドゲート２５の出力は“１”になる。
このためＲ／Ｓラツチ２６のリセツト入力Ｒには
“１”が加わり、Ｒ／Ｓラツチ２６の出力は
“１”から“０”に変わる。従つてチツプ選択信
号CSが“１”から“０”になつて単安定マルチ
バイブレータ２２から一定時間“１”が出力され
ても、アンドゲート２７の出力は“０”のままと
なり、Ｉ／Ｏ３及びＩ／Ｏコントローラ２には内
部リセツト信号が生じない。
INTAのどちらかが“１”となれば、オアゲート
２４、アンドゲート２５の出力は“１”になる。
このためＲ／Ｓラツチ２６のリセツト入力Ｒには
“１”が加わり、Ｒ／Ｓラツチ２６の出力は
“１”から“０”に変わる。従つてチツプ選択信
号CSが“１”から“０”になつて単安定マルチ
バイブレータ２２から一定時間“１”が出力され
ても、アンドゲート２７の出力は“０”のままと
なり、Ｉ／Ｏ３及びＩ／Ｏコントローラ２には内
部リセツト信号が生じない。
このように本実施例によればＩ／Ｏコントロー
ラ２にわずかなハードウエアを付加するだけで、
CPU１にほとんど負坦をかける事なく高速で内
部リセツトを行なう事ができ、従来リセツト信号
の入力端子として必要であつたリセツト端子を省
略する事ができる。
ラ２にわずかなハードウエアを付加するだけで、
CPU１にほとんど負坦をかける事なく高速で内
部リセツトを行なう事ができ、従来リセツト信号
の入力端子として必要であつたリセツト端子を省
略する事ができる。
本実施例では、動作レベルは全て“１”に統一
して行つたが“０”レベルで動作させても何ら差
支えはない。又CPU１につながるＩ／Ｏ３と
Ｉ／Ｏコントローラ２は夫々１個で説明したが複
数個接続されていてもCSによつて各Ｉ／Ｏを単
独にリセツトしたり、まとめてリセツトを行う事
も十分可能である。
して行つたが“０”レベルで動作させても何ら差
支えはない。又CPU１につながるＩ／Ｏ３と
Ｉ／Ｏコントローラ２は夫々１個で説明したが複
数個接続されていてもCSによつて各Ｉ／Ｏを単
独にリセツトしたり、まとめてリセツトを行う事
も十分可能である。
又、本実施例では書込み信号（WR）、インタ
ラプト受付信号（INTA）に基いて、リセツト信
号を作り出す例を提示したが、他の信号を基準と
して別の機能を有する信号を装置内部で作り出す
ことにより、入出力端子数を減少する本発明の思
想においてその応用範囲は極めて広いものであ
る。
ラプト受付信号（INTA）に基いて、リセツト信
号を作り出す例を提示したが、他の信号を基準と
して別の機能を有する信号を装置内部で作り出す
ことにより、入出力端子数を減少する本発明の思
想においてその応用範囲は極めて広いものであ
る。
第１図は本発明の情報処理装置の一実施例を含
む情報処理システムのブロツク図を示し、第２図
は本発明を入出力コントローラに適用した一実施
例を示す回路図である。 １……CPU（中央処理装置）、２……入出力コ
ントローラ（Ｉ／Ｏコントローラ）、３……入出
力装置（Ｉ／Ｏ）、２１……インバータ、２４…
…オアゲート、２５，２７……アンドゲート、２
２，２３……単安定マルチバイブレータ、２６…
…Ｒ／Ｓラツチ回路、DB……データバス、CS…
…チツプ選択信号、WR……書き込み信号、INT
……割込要求信号、INTA……割込受付信号。
む情報処理システムのブロツク図を示し、第２図
は本発明を入出力コントローラに適用した一実施
例を示す回路図である。 １……CPU（中央処理装置）、２……入出力コ
ントローラ（Ｉ／Ｏコントローラ）、３……入出
力装置（Ｉ／Ｏ）、２１……インバータ、２４…
…オアゲート、２５，２７……アンドゲート、２
２，２３……単安定マルチバイブレータ、２６…
…Ｒ／Ｓラツチ回路、DB……データバス、CS…
…チツプ選択信号、WR……書き込み信号、INT
……割込要求信号、INTA……割込受付信号。
Claims (1)
- １ データ送受信回路を含むLSIチツプを有する
情報処理装置において、前記LSIチツプは外部か
らチツプ選択信号を入力する入力端子と、前記デ
ータ送受信回路を制御する制御信号を入力する端
子と、リセツト回路とを有し、前記リセツト回路
は前記チツプ選択信号が第１のレベルから第２の
レベルに変化した後、前記制御信号が入力された
場合はリセツト信号を発生せず、前記制御信号が
入力されないまま前記チツプ選択信号が前記第２
のレベルから前記第１のレベルに変化した時に、
所定の期間リセツト信号を発生することを特徴と
する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12797778A JPS5553761A (en) | 1978-10-18 | 1978-10-18 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12797778A JPS5553761A (en) | 1978-10-18 | 1978-10-18 | Information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5553761A JPS5553761A (en) | 1980-04-19 |
| JPS6214866B2 true JPS6214866B2 (ja) | 1987-04-04 |
Family
ID=14973370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12797778A Granted JPS5553761A (en) | 1978-10-18 | 1978-10-18 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5553761A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284937U (ja) * | 1988-12-15 | 1990-07-03 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113546A (en) * | 1975-03-31 | 1976-10-06 | Hitachi Ltd | Information transmitting system |
-
1978
- 1978-10-18 JP JP12797778A patent/JPS5553761A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113546A (en) * | 1975-03-31 | 1976-10-06 | Hitachi Ltd | Information transmitting system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5553761A (en) | 1980-04-19 |
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