JP2722908B2 - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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Description
【０００１】
【産業上の利用分野】本発明は、単一半導体基板上に、
メモリ機能およびコンピュータ機能を集積化してなるシ
ングルチップマイクロコンピュータに関し、特にホール
ド機能および割込み機能を有するシングルチップマイク
ロコンピュータに関する。
メモリ機能およびコンピュータ機能を集積化してなるシ
ングルチップマイクロコンピュータに関し、特にホール
ド機能および割込み機能を有するシングルチップマイク
ロコンピュータに関する。
【０００２】
【従来の技術】近年、ＬＳＩ製造技術の進歩により、シ
ングルチップマイクロコンピュータの分野においても高
集積化が進み、多機能化も著しくなってきている。ま
た、シングルチップマイクロコンピュータの応用分野も
広がりそれに伴い、チップ外部にメモリを有し、ＤＭＡ
コントローラを使用してシステムを構成する例も多くな
ってきている。
ングルチップマイクロコンピュータの分野においても高
集積化が進み、多機能化も著しくなってきている。ま
た、シングルチップマイクロコンピュータの応用分野も
広がりそれに伴い、チップ外部にメモリを有し、ＤＭＡ
コントローラを使用してシステムを構成する例も多くな
ってきている。
【０００３】ＤＭＡが採用されたシステムでは、ＤＭＡ
コントローラは上記シングルチップマイクロコンピュー
タに対しホールド要求を出力し、中央処理装置（以下、
ＣＰＵと記す）をホールド状態にした後で外部バスを専
有しＤＭＡ転送を行なう。
コントローラは上記シングルチップマイクロコンピュー
タに対しホールド要求を出力し、中央処理装置（以下、
ＣＰＵと記す）をホールド状態にした後で外部バスを専
有しＤＭＡ転送を行なう。
【０００４】図４は、この種従来のシングルチップマイ
クロコンピュータの構成を示すブロック図である。シン
グルチップマイクロコンピュータ４００は、割込み制御
回路１、ＣＰＵ２、外部インターフェイス（以下、外部
Ｉ／Ｆと記す）３、ＲＡＭ４、ＲＯＭ５、周辺部６、内
部バス７〜９およびその信号線により構成されている。
ＲＯＭ５は、ユーザプログラムおよび固定データの格納
に用いる読み出し専用メモリである。ＲＡＭ４は、デー
タの格納に用いる読み出し、書き込みがともに可能なメ
モリである。
クロコンピュータの構成を示すブロック図である。シン
グルチップマイクロコンピュータ４００は、割込み制御
回路１、ＣＰＵ２、外部インターフェイス（以下、外部
Ｉ／Ｆと記す）３、ＲＡＭ４、ＲＯＭ５、周辺部６、内
部バス７〜９およびその信号線により構成されている。
ＲＯＭ５は、ユーザプログラムおよび固定データの格納
に用いる読み出し専用メモリである。ＲＡＭ４は、デー
タの格納に用いる読み出し、書き込みがともに可能なメ
モリである。
【０００５】内部バス７は、アドレスおよびデータを時
分割に転送するバスである。内部バス８は、外部メモリ
アクセス時に外部Ｉ／Ｆ３を介して内部バス７からアド
レスを転送する際に用いるバスである。内部バス９は、
外部メモリアクセス時に外部Ｉ／Ｆ３を介して内部バス
７からデータを転送する際に用いるバスである。
分割に転送するバスである。内部バス８は、外部メモリ
アクセス時に外部Ｉ／Ｆ３を介して内部バス７からアド
レスを転送する際に用いるバスである。内部バス９は、
外部メモリアクセス時に外部Ｉ／Ｆ３を介して内部バス
７からデータを転送する際に用いるバスである。
【０００６】ＣＰＵ２は、ＲＯＭ５および外部メモリに
格納されたプログラムに従ってデータ処理を行う。ＣＰ
Ｕ２内のプログラムカウンタ（以下、ＰＣと記す）２ａ
は、フェッチする命令のアドレスを格納するレジスタで
ある。ＣＰＵ２は、ホールド要求信号ＨＬＤＲが“１”
になると、ホールドアクノリッジ信号ＨＬＤＡを“１”
として、ホールド状態に入る。
格納されたプログラムに従ってデータ処理を行う。ＣＰ
Ｕ２内のプログラムカウンタ（以下、ＰＣと記す）２ａ
は、フェッチする命令のアドレスを格納するレジスタで
ある。ＣＰＵ２は、ホールド要求信号ＨＬＤＲが“１”
になると、ホールドアクノリッジ信号ＨＬＤＡを“１”
として、ホールド状態に入る。
【０００７】周辺部６は、チップ外部との通信を行なう
ためのポート等から構成され、内部バス７を介して入力
したデータを外部端子６ａに出力し、外部端子６ａから
入力したデータを、内部バス７に出力する機能を持つ。
ためのポート等から構成され、内部バス７を介して入力
したデータを外部端子６ａに出力し、外部端子６ａから
入力したデータを、内部バス７に出力する機能を持つ。
【０００８】割込み制御部１は、外部より割込み処理要
求信号ＩＮＴＰＲが入力されると、ＣＰＵ２に対し割込
み要求信号ＩＮＴＲを出力する。その後、ＣＰＵ２の出
力する割込み受け付け信号ＩＮＴＡに同期して割込みベ
クタを内部バス７に出力する。ＣＰＵ２は、割込みベク
タに応じて割込み処理プログラムを実行する。
求信号ＩＮＴＰＲが入力されると、ＣＰＵ２に対し割込
み要求信号ＩＮＴＲを出力する。その後、ＣＰＵ２の出
力する割込み受け付け信号ＩＮＴＡに同期して割込みベ
クタを内部バス７に出力する。ＣＰＵ２は、割込みベク
タに応じて割込み処理プログラムを実行する。
【０００９】外部Ｉ／Ｆ３は、ホールドアクノリッジ信
号ＨＬＤＡが“１”の時、リードストローブ信号ＲＳＴ
Ｂ、ライトストローブ信号ＷＳＴＢ、アドレス信号Ａ
Ｄ、データ信号ＤＴを入、出力する回路を全てハイ・イ
ンピーダンス状態とする。ホールドアクノリッジ信号Ｈ
ＬＤＡが“０”となり、ホールド状態が解除されると、
リードストローブ信号ＲＳＴＢ、ライトストローブ信号
ＷＳＴＢ、アドレス信号ＡＤ、およびデータ信号ＤＴは
全て活性化される。
号ＨＬＤＡが“１”の時、リードストローブ信号ＲＳＴ
Ｂ、ライトストローブ信号ＷＳＴＢ、アドレス信号Ａ
Ｄ、データ信号ＤＴを入、出力する回路を全てハイ・イ
ンピーダンス状態とする。ホールドアクノリッジ信号Ｈ
ＬＤＡが“０”となり、ホールド状態が解除されると、
リードストローブ信号ＲＳＴＢ、ライトストローブ信号
ＷＳＴＢ、アドレス信号ＡＤ、およびデータ信号ＤＴは
全て活性化される。
【００１０】次に、本従来例のホールド要求信号ＨＬＤ
Ｒ入力時の動作について説明する。チップ外部より入力
されるホールド要求信号ＨＬＤＲが“１”となると、Ｃ
ＰＵ２は、ＰＣ２ａの格納値に従い、以下のように動作
する。 ＰＣ２ａの格納値がチップ内部のＲＯＭ５を指して
いる場合 ＣＰＵ２は、ホールドアクノリッジ信号ＨＬＤＡをチッ
プ外および外部Ｉ／Ｆ３に出力した後、処理を続行す
る。また、外部Ｉ／Ｆ３は、外部回路と接続された入、
出力回路を全てハイ・インピーダンス状態とする。
Ｒ入力時の動作について説明する。チップ外部より入力
されるホールド要求信号ＨＬＤＲが“１”となると、Ｃ
ＰＵ２は、ＰＣ２ａの格納値に従い、以下のように動作
する。 ＰＣ２ａの格納値がチップ内部のＲＯＭ５を指して
いる場合 ＣＰＵ２は、ホールドアクノリッジ信号ＨＬＤＡをチッ
プ外および外部Ｉ／Ｆ３に出力した後、処理を続行す
る。また、外部Ｉ／Ｆ３は、外部回路と接続された入、
出力回路を全てハイ・インピーダンス状態とする。
【００１１】 ＰＣ２ａの格納値がチップ外のメモリ
領域を指している場合 ＣＰＵ２は、ホールドアクノリッジ信号ＨＬＤＡをチッ
プ外および外部Ｉ／Ｆ３に出力した後、処理を中断し、
停止する。また、外部Ｉ／Ｆ３は、外部回路と接続され
た入、出力回路を全てハイ・インピーダンス状態とす
る。
領域を指している場合 ＣＰＵ２は、ホールドアクノリッジ信号ＨＬＤＡをチッ
プ外および外部Ｉ／Ｆ３に出力した後、処理を中断し、
停止する。また、外部Ｉ／Ｆ３は、外部回路と接続され
た入、出力回路を全てハイ・インピーダンス状態とす
る。
【００１２】チップ外部より入力されたホールド要求信
号ＨＬＤＲが“０”となると、以下のように動作する。 ＰＣ２ａの格納値がチップ内部のＲＯＭ５を指して
いる場合 ＣＰＵ２は、処理続行のまま、ホールドアクノリッジＨ
ＬＤＡを“０”とし、また外部Ｉ／Ｆ３は、自己の入、
出力回路のハイ・インピーダンス状態を解除する。 ＰＣ２ａの格納値がチップ外のメモリ領域を指して
いる場合 ＣＰＵ２は、ホールドアクノリッジ信号ＨＬＤＡを
“０”とし、処理を再開する。外部Ｉ／Ｆ３は、自己の
入、出力回路のハイ・インピーダンス状態を解除する。
号ＨＬＤＲが“０”となると、以下のように動作する。 ＰＣ２ａの格納値がチップ内部のＲＯＭ５を指して
いる場合 ＣＰＵ２は、処理続行のまま、ホールドアクノリッジＨ
ＬＤＡを“０”とし、また外部Ｉ／Ｆ３は、自己の入、
出力回路のハイ・インピーダンス状態を解除する。 ＰＣ２ａの格納値がチップ外のメモリ領域を指して
いる場合 ＣＰＵ２は、ホールドアクノリッジ信号ＨＬＤＡを
“０”とし、処理を再開する。外部Ｉ／Ｆ３は、自己の
入、出力回路のハイ・インピーダンス状態を解除する。
【００１３】以上述べたように、従来のシングルチップ
マイクロコンピュータにおいては、チップ外部に格納し
たプログラムを実行中にホールド要求信号が入力される
と、ＣＰＵの処理が停止する。
マイクロコンピュータにおいては、チップ外部に格納し
たプログラムを実行中にホールド要求信号が入力される
と、ＣＰＵの処理が停止する。
【００１４】
【発明が解決しようとする課題】上述した従来のシング
ルチップマイクロコンピュータにおいては、外部メモリ
に格納したプログラムを実行中に外部からホールド要求
が発生すると、ＣＰＵは、その処理を中断し、以後、ホ
ールド状態が解除になるまで割込み要求があってもこれ
を受け付けない。そのため高速の応答を要する割込み要
求があってもこれに応じられないという不都合があっ
た。また、従来はホールド状態ではＣＰＵが単に休止し
ているだけのことがあったためＣＰＵの使用効率が悪く
システムのスループットが低下するという欠点があっ
た。
ルチップマイクロコンピュータにおいては、外部メモリ
に格納したプログラムを実行中に外部からホールド要求
が発生すると、ＣＰＵは、その処理を中断し、以後、ホ
ールド状態が解除になるまで割込み要求があってもこれ
を受け付けない。そのため高速の応答を要する割込み要
求があってもこれに応じられないという不都合があっ
た。また、従来はホールド状態ではＣＰＵが単に休止し
ているだけのことがあったためＣＰＵの使用効率が悪く
システムのスループットが低下するという欠点があっ
た。
【００１５】
【課題を解決するための手段】本発明のシングルチップ
マイクロコンピュータは、単一半導体基板上に、ＣＰ
Ｕ、記憶部、割込み制御部および外部インターフェース
部が構成され、ＣＰＵに対しホールド要求を行えるよう
にしたものにおいて、動作指定回路を追加し、前記動作
指定回路に対して、外部より選択制御信号を入力し、該
選択制御信号に従って前記動作指定回路がホールド要求
時にＣＰＵに動作停止を指示するか否かを選択できるよ
うにしたものである。
マイクロコンピュータは、単一半導体基板上に、ＣＰ
Ｕ、記憶部、割込み制御部および外部インターフェース
部が構成され、ＣＰＵに対しホールド要求を行えるよう
にしたものにおいて、動作指定回路を追加し、前記動作
指定回路に対して、外部より選択制御信号を入力し、該
選択制御信号に従って前記動作指定回路がホールド要求
時にＣＰＵに動作停止を指示するか否かを選択できるよ
うにしたものである。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。本実施例のシングルチップマイクロコン
ピュータ１００は、本発明に従って新たに動作指定回路
１０が追加された点と、割込み制御回路１に動作指定回
路１０との間で信号の授受が行われるようになされてい
る点で図４の従来例と相違しているが、他の点では従来
例と同じであるので、以下、動作指定回路１０を中心に
説明する。
て説明する。図１は、本発明の第１の実施例を示すブロ
ック図である。本実施例のシングルチップマイクロコン
ピュータ１００は、本発明に従って新たに動作指定回路
１０が追加された点と、割込み制御回路１に動作指定回
路１０との間で信号の授受が行われるようになされてい
る点で図４の従来例と相違しているが、他の点では従来
例と同じであるので、以下、動作指定回路１０を中心に
説明する。
【００１７】動作指定回路１０に入力される制御信号Ｃ
ＮＴＬは、予めユーザにより“１”または“０”に設定
されている信号である。そして、動作指定回路１０は、
制御信号ＣＮＴＬに従って、ホールド要求信号ＨＬＤＲ
を要求信号ＲＱ0 または要求信号ＲＱ1 として出力し、
かつアクノリッジ信号ＡＫ0 またはアクノリッジ信号Ａ
Ｋ1 をホールドアクノリッジ信号ＨＬＤＡとして出力す
る機能を有する。
ＮＴＬは、予めユーザにより“１”または“０”に設定
されている信号である。そして、動作指定回路１０は、
制御信号ＣＮＴＬに従って、ホールド要求信号ＨＬＤＲ
を要求信号ＲＱ0 または要求信号ＲＱ1 として出力し、
かつアクノリッジ信号ＡＫ0 またはアクノリッジ信号Ａ
Ｋ1 をホールドアクノリッジ信号ＨＬＤＡとして出力す
る機能を有する。
【００１８】以下、動作指定回路１０について、その構
成および動作を図２を参照して説明する。動作指定回路
１０はマルチプレクサ１０ａ、デマルチプレクサ１０ｂ
から構成されるブロックである。マルチプレクサ１０ａ
は、制御信号ＣＴＲＬが“１”の時、割込み制御回路１
から出力されるアクノリッジ信号ＡＫ1 をホールドアク
ノリッジ信号ＨＬＤＡとして出力し、また、ＣＴＮＬが
“０”の時、ＣＰＵ２から出力されるアクノリッジ信号
ＡＫ0 をホールドアクノリッジ信号ＨＬＤＡとして出力
する。
成および動作を図２を参照して説明する。動作指定回路
１０はマルチプレクサ１０ａ、デマルチプレクサ１０ｂ
から構成されるブロックである。マルチプレクサ１０ａ
は、制御信号ＣＴＲＬが“１”の時、割込み制御回路１
から出力されるアクノリッジ信号ＡＫ1 をホールドアク
ノリッジ信号ＨＬＤＡとして出力し、また、ＣＴＮＬが
“０”の時、ＣＰＵ２から出力されるアクノリッジ信号
ＡＫ0 をホールドアクノリッジ信号ＨＬＤＡとして出力
する。
【００１９】デマルチプレクサ１０ｂは、制御信号ＣＴ
ＲＬが“１”の時、ホールド要求信号ＨＬＤＲを要求信
号ＲＱ1 として割込み制御回路１へ出力し、また、ＣＮ
ＴＬが“０”の時、ホールド要求信号ＨＬＤＲを要求信
号ＲＱ0 としてＣＰＵ２へ出力する。
ＲＬが“１”の時、ホールド要求信号ＨＬＤＲを要求信
号ＲＱ1 として割込み制御回路１へ出力し、また、ＣＮ
ＴＬが“０”の時、ホールド要求信号ＨＬＤＲを要求信
号ＲＱ0 としてＣＰＵ２へ出力する。
【００２０】次に、外部ＤＭＡコントローラ等によりホ
ールド要求信号ＨＬＤＲが“１”になされた場合の本実
施例の動作について説明する。動作指定回路１０は、制
御信号ＣＴＲＬのレベルに従って、以下のように動作す
る。 制御信号ＣＮＴＬが“１”の場合 動作指定回路１０は、要求信号ＲＱ1 を出力し、割込み
制御回路１は、上記信号を割込み処理要求として受信す
る。割込み制御回路１は、割込み要求信号ＩＮＴＲを
“１”とし、ＣＰＵ２に対し割込み処理を要求する。Ｃ
ＰＵ２は、命令実行の最終タイミングにて割込み処理要
求を受け付け、割込み受け付け信号ＩＮＴＡを出力す
る。
ールド要求信号ＨＬＤＲが“１”になされた場合の本実
施例の動作について説明する。動作指定回路１０は、制
御信号ＣＴＲＬのレベルに従って、以下のように動作す
る。 制御信号ＣＮＴＬが“１”の場合 動作指定回路１０は、要求信号ＲＱ1 を出力し、割込み
制御回路１は、上記信号を割込み処理要求として受信す
る。割込み制御回路１は、割込み要求信号ＩＮＴＲを
“１”とし、ＣＰＵ２に対し割込み処理を要求する。Ｃ
ＰＵ２は、命令実行の最終タイミングにて割込み処理要
求を受け付け、割込み受け付け信号ＩＮＴＡを出力す
る。
【００２１】割込み制御回路１は、割込み受け付け信号
ＩＮＴＡに同期し割込みベクタ情報を出力し、アクノリ
ッジ信号ＡＫ1 を“１”とする。ＣＰＵ２は、割込みベ
クタ情報に従って、内部ＲＯＭ５に格納した割込み処理
プログラムに分岐する。続いて、ＣＰＵ２はＰＣ２ａの
格納値に従って、待機状態となる（処理プログラムが外
部メモリに展開している場合）か、元のプログラムに復
帰する（処理プログラムがチップ内のＲＯＭ５上に存在
している場合）。
ＩＮＴＡに同期し割込みベクタ情報を出力し、アクノリ
ッジ信号ＡＫ1 を“１”とする。ＣＰＵ２は、割込みベ
クタ情報に従って、内部ＲＯＭ５に格納した割込み処理
プログラムに分岐する。続いて、ＣＰＵ２はＰＣ２ａの
格納値に従って、待機状態となる（処理プログラムが外
部メモリに展開している場合）か、元のプログラムに復
帰する（処理プログラムがチップ内のＲＯＭ５上に存在
している場合）。
【００２２】動作制御回路１０は、制御信号ＣＮＴＬが
“１”であるためアクノリッジ信号ＡＫ1 を選択して
“１”のホールドアクノリッジ信号ＨＬＤＡを出力す
る。外部Ｉ／Ｆ３は、外部回路と接続された入、出力回
路を全てハイ・インピーダンス状態とする。この状態
で、割込み処理要求信号ＩＮＴＰＲが“１”となった場
合、ＣＰＵ２ではこの割込み要求について処理を行う。
“１”であるためアクノリッジ信号ＡＫ1 を選択して
“１”のホールドアクノリッジ信号ＨＬＤＡを出力す
る。外部Ｉ／Ｆ３は、外部回路と接続された入、出力回
路を全てハイ・インピーダンス状態とする。この状態
で、割込み処理要求信号ＩＮＴＰＲが“１”となった場
合、ＣＰＵ２ではこの割込み要求について処理を行う。
【００２３】 制御信号ＣＴＲＬが“０”の場合 動作指定回路１０は、“１”のホールド要求信号ＨＬＤ
Ｒを要求信号ＲＱ0 として出力し、ＣＰＵ２は、上記信
号をホールド要求信号として受信する。ＣＰＵ２は、動
作を停止しホールド状態に移行するとともに、アクノリ
ッジ信号ＡＫ0 を“１”とする。動作指定回路１０は、
制御信号ＣＴＲＬが“０”のためアクノリッジ信号ＡＫ
0 を選択して、“１”のホールドアクノリッジ信号ＨＬ
ＤＡを出力する。外部Ｉ／Ｆ３は、外部回路と接続され
た入、出力回路を全てハイ・インピーダンス状態とす
る。この状態では外部から割込み要求が入力されてもＣ
ＰＵ２はこの要求を受け付けない。
Ｒを要求信号ＲＱ0 として出力し、ＣＰＵ２は、上記信
号をホールド要求信号として受信する。ＣＰＵ２は、動
作を停止しホールド状態に移行するとともに、アクノリ
ッジ信号ＡＫ0 を“１”とする。動作指定回路１０は、
制御信号ＣＴＲＬが“０”のためアクノリッジ信号ＡＫ
0 を選択して、“１”のホールドアクノリッジ信号ＨＬ
ＤＡを出力する。外部Ｉ／Ｆ３は、外部回路と接続され
た入、出力回路を全てハイ・インピーダンス状態とす
る。この状態では外部から割込み要求が入力されてもＣ
ＰＵ２はこの要求を受け付けない。
【００２４】次に、ホールド要求信号ＨＬＤＲが“０”
となった時の本実施例の動作について説明する。 制御信号ＣＮＴＬが“１”の場合 動作指定回路１０は、“０”の要求信号ＲＱ1 を割込み
制御回路１へ出力し、割込み制御回路１は、割込み処理
要求なしと判断する。ＣＰＵ２はＲＯＭ５上のプログラ
ムで動作している場合は処理をそのまま続行する。ま
た、外部メモリのプログラムの実行途中で待機状態とな
っていた場合には、待機状態を解除して、そのプログラ
ムの実行を再開する。割込み制御回路１は、アクノリッ
ジ信号ＡＫ1 を“０”とする。動作指定回路１０は、制
御信号ＣＴＲＬが“１”であるためアクノリッジ信号Ａ
Ｋ1 を選択して、“０”のホールドアクノリッジ信号Ｈ
ＬＤＡを出力する。外部Ｉ／Ｆ３は、その入、出力回路
のハイ・インピーダンス状態を解除する。
となった時の本実施例の動作について説明する。 制御信号ＣＮＴＬが“１”の場合 動作指定回路１０は、“０”の要求信号ＲＱ1 を割込み
制御回路１へ出力し、割込み制御回路１は、割込み処理
要求なしと判断する。ＣＰＵ２はＲＯＭ５上のプログラ
ムで動作している場合は処理をそのまま続行する。ま
た、外部メモリのプログラムの実行途中で待機状態とな
っていた場合には、待機状態を解除して、そのプログラ
ムの実行を再開する。割込み制御回路１は、アクノリッ
ジ信号ＡＫ1 を“０”とする。動作指定回路１０は、制
御信号ＣＴＲＬが“１”であるためアクノリッジ信号Ａ
Ｋ1 を選択して、“０”のホールドアクノリッジ信号Ｈ
ＬＤＡを出力する。外部Ｉ／Ｆ３は、その入、出力回路
のハイ・インピーダンス状態を解除する。
【００２５】 制御信号ＣＴＲＬが“０”の場合 動作指定回路１０は、“０”の要求信号ＲＱ0 を出力
し、ＣＰＵ２はこの信号をホールド解除信号として受信
する。ＣＰＵ２は、動作を再開しホールド状態を解除す
るとともに、アクノリッジ信号ＡＫ0 を“０”とする。
動作指定回路１０は、制御信号ＣＴＲＬが“０”である
ためアクノリッジ信号ＡＫ0 を選択して、“０”のホー
ルドアクノリッジ信号ＨＬＤＡを出力する。外部Ｉ／Ｆ
３は、その入、出力回路のハイ・インピーダンス状態を
解除する。
し、ＣＰＵ２はこの信号をホールド解除信号として受信
する。ＣＰＵ２は、動作を再開しホールド状態を解除す
るとともに、アクノリッジ信号ＡＫ0 を“０”とする。
動作指定回路１０は、制御信号ＣＴＲＬが“０”である
ためアクノリッジ信号ＡＫ0 を選択して、“０”のホー
ルドアクノリッジ信号ＨＬＤＡを出力する。外部Ｉ／Ｆ
３は、その入、出力回路のハイ・インピーダンス状態を
解除する。
【００２６】以上述べたように、第１の実施例において
は、簡単なハードウエアから構成される動作指定回路を
付加し、その制御信号の値を適宜設定することにより、
ホールド要求入力時におけるＣＰＵの動作を、割込みモ
ードあるいはホールドモードのいずれかに指定できる。
割込みモードに指定した場合には、ホールド要求入力時
であっても内部ＲＯＭに格納したプログラムを割込み処
理として実行することが可能であり、ホールド状態にお
いて発生した割込み処理要求もすみやかに処理すること
ができる。ホールド状態は、例えばＤＭＡ転送の場合数
１００μｓｅｃにも及ぶ場合があるが、本実施例ではこ
の間に数１００個の命令を実行させることができる。
は、簡単なハードウエアから構成される動作指定回路を
付加し、その制御信号の値を適宜設定することにより、
ホールド要求入力時におけるＣＰＵの動作を、割込みモ
ードあるいはホールドモードのいずれかに指定できる。
割込みモードに指定した場合には、ホールド要求入力時
であっても内部ＲＯＭに格納したプログラムを割込み処
理として実行することが可能であり、ホールド状態にお
いて発生した割込み処理要求もすみやかに処理すること
ができる。ホールド状態は、例えばＤＭＡ転送の場合数
１００μｓｅｃにも及ぶ場合があるが、本実施例ではこ
の間に数１００個の命令を実行させることができる。
【００２７】図３は、本発明の第２の実施例を示すブロ
ック図である。本実施例のシングルチップマイクロコン
ピュータ３００の、図１に示した実施例と相違する点
は、先の実施例では動作指定回路１０に対する制御信号
ＣＮＴＬがユーザによって予め与えられたものであるの
に対し、本実施例ではこの信号が割込み制御回路１の内
蔵する割込みマスクフラグ１ａから出力されるようにな
されている点である。
ック図である。本実施例のシングルチップマイクロコン
ピュータ３００の、図１に示した実施例と相違する点
は、先の実施例では動作指定回路１０に対する制御信号
ＣＮＴＬがユーザによって予め与えられたものであるの
に対し、本実施例ではこの信号が割込み制御回路１の内
蔵する割込みマスクフラグ１ａから出力されるようにな
されている点である。
【００２８】この割込みマスクフラグ１ａの格納値は、
ＣＰＵ２により内部バス７を介して書き換えが可能であ
る。即ち、先の実施例では制御信号ＣＮＴＬは予め設定
された値が用いられたのに対し、本実施例ではユーザプ
ログラム等により適宜指定することができるため、より
多様な用途に対応することができる。
ＣＰＵ２により内部バス７を介して書き換えが可能であ
る。即ち、先の実施例では制御信号ＣＮＴＬは予め設定
された値が用いられたのに対し、本実施例ではユーザプ
ログラム等により適宜指定することができるため、より
多様な用途に対応することができる。
【００２９】なお、割込みマスクフラグ１ａの格納値が
“１”または“０”である場合の、即ち、制御信号ＣＴ
ＲＬが“１”または“０”である場合の、シングルチッ
プマイクロコンピュータへホールド要求がなされたとき
の動作は、先の実施例の場合と同様であるのでその説明
は省略する。
“１”または“０”である場合の、即ち、制御信号ＣＴ
ＲＬが“１”または“０”である場合の、シングルチッ
プマイクロコンピュータへホールド要求がなされたとき
の動作は、先の実施例の場合と同様であるのでその説明
は省略する。
【００３０】
【発明の効果】以上説明したように、本発明のシングル
チップマイクロコンピュータは、簡単な回路構成の動作
指定回路を備え、制御信号によりホールド要求時にＣＰ
Ｕの動作を割込みモードに指定できるようになされたも
のであるので、本発明によれば、ホールド要求が提起さ
れたときに従来のようにＣＰＵを停止させないようにす
ることができる。従って、本発明によれば、ホールド状
態にあるときにもＣＰＵに割込み処理を行わせることが
できるようになるので、資源の有効利用が可能となりマ
イクロコンピュータの処理能力を向上させることができ
る。
チップマイクロコンピュータは、簡単な回路構成の動作
指定回路を備え、制御信号によりホールド要求時にＣＰ
Ｕの動作を割込みモードに指定できるようになされたも
のであるので、本発明によれば、ホールド要求が提起さ
れたときに従来のようにＣＰＵを停止させないようにす
ることができる。従って、本発明によれば、ホールド状
態にあるときにもＣＰＵに割込み処理を行わせることが
できるようになるので、資源の有効利用が可能となりマ
イクロコンピュータの処理能力を向上させることができ
る。
【図１】 本発明の第１の実施例を示すブロック図。
【図２】 本発明の第１の実施例に用いられる動作指定
回路のブロック図。
回路のブロック図。
【図３】 本発明の第２の実施例を示すブロック図。
【図４】 従来例のブロック図。
１ 割込み制御回路 １ａ 割込みマスクフラグ ２ 中央処理装置（ＣＰＵ） ２ａ プログラムカウンタ（ＰＣ） ３ 外部インターフェイス部（外部Ｉ／Ｆ） ４ ＲＡＭ ５ ＲＯＭ ６ 周辺部 ６ａ 外部端子 ７、８、９ 内部バス １０ 動作指定回路 １０ａ マルチプレクサ １０ｂ デマルチプレクサ １００、３００、４００ シングルチップマイクロコン
ピュータ ＡＫ0 、ＡＫ1 アクノリッジ信号 ＣＴＲＬ 制御信号 ＨＬＤＡ ホールドアクノリッジ信号 ＨＬＤＲ ホールド要求信号 ＩＮＴＡ 割込み受け付け信号 ＩＮＴＰＲ 割込み処理要求信号 ＩＮＴＲ 割込み要求信号 ＲＱ0 、ＲＱ1 要求信号 ＲＳＴＢ リードストローブ信号 ＷＳＴＢ ライトストローブ信号
ピュータ ＡＫ0 、ＡＫ1 アクノリッジ信号 ＣＴＲＬ 制御信号 ＨＬＤＡ ホールドアクノリッジ信号 ＨＬＤＲ ホールド要求信号 ＩＮＴＡ 割込み受け付け信号 ＩＮＴＰＲ 割込み処理要求信号 ＩＮＴＲ 割込み要求信号 ＲＱ0 、ＲＱ1 要求信号 ＲＳＴＢ リードストローブ信号 ＷＳＴＢ ライトストローブ信号
Claims (2)
- 【請求項１】 中央処理装置と、 ＲＯＭおよびＲＡＭからなる内部メモリと、 割込み制御回路と、 選択制御信号が入力されており、ホールド要求信号が入
力された場合に、前記ホールド要求信号を前記中央処理
装置へ伝達し該中央処理装置の動作を停止させ入、出力
端子をハイインピーダンス状態にする第１の動作モード
と、前記ホールド要求信号を割込み要求信号として前記
割込み制御回路を介して前記中央処理装置へ伝達し入、
出力端子をハイインピーダンス状態にする第２の動作モ
ードと、を前記選択制御信号の状態によって指定するよ
うに構成されている動作指定回路と、 を単一半導体基板上に具備するシングルチップマイクロ
コンピュータであって、前記第２の動作モード時にあっ
ては前記中央処理装置は割込み処理を終了した後は前記
割込み制御回路を介して割込み処理要求を受け付けるこ
とができる状態で待機することを特徴とするシングルチ
ップマイクロコンピュータ。 - 【請求項２】 前記動作指定回路が、 前記選択制御信号の状態により、ホールド要求信号を前
記割込み制御回路、前記中央処理装置のいずれかに伝達
するデマルチプレクサと、 前記選択制御信号の状態により、前記割込み制御回路が
出力するアクノリッジ信号、前記中央処理装置が出力す
るアクノリッジ信号のいずれかをホールドアクノリッジ
信号として出力するマルチプレクサと、を備えている請
求項１記載のシングルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355223A JP2722908B2 (ja) | 1991-12-20 | 1991-12-20 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355223A JP2722908B2 (ja) | 1991-12-20 | 1991-12-20 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05173803A JPH05173803A (ja) | 1993-07-13 |
| JP2722908B2 true JP2722908B2 (ja) | 1998-03-09 |
Family
ID=18442672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3355223A Expired - Lifetime JP2722908B2 (ja) | 1991-12-20 | 1991-12-20 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722908B2 (ja) |
-
1991
- 1991-12-20 JP JP3355223A patent/JP2722908B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05173803A (ja) | 1993-07-13 |
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