JPS58169660A - マルチプロセツサシステムの構成方法 - Google Patents
マルチプロセツサシステムの構成方法Info
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- JPS58169660A JPS58169660A JP5290282A JP5290282A JPS58169660A JP S58169660 A JPS58169660 A JP S58169660A JP 5290282 A JP5290282 A JP 5290282A JP 5290282 A JP5290282 A JP 5290282A JP S58169660 A JPS58169660 A JP S58169660A
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- Japan
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- control
- main processor
- bus
- processors
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- Engineering & Computer Science (AREA)
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（＆）発明の技術分野
本発明は情報錫塩システムにおけるマルチプロセッサシ
ステムとりわけ異質のマイクロプロセッサの組合せによ
るマルチプロセッサシステムの構成方法に関する。
ステムとりわけ異質のマイクロプロセッサの組合せによ
るマルチプロセッサシステムの構成方法に関する。
（ｂ） 技術の背景
情報処理システムは近年の半導体における集積技術の著
し゛い進展によりて１チツプまたは少数チップによりて
構成される廉価なマイクロプロセッサの普及に伴ってハ
ードウェア部品に対する概念を更新させ、情報処理シス
テムの従来におけるシステムの実現すべき処理機能、制
御機構ｔ１台のプロセッサに集中化し可能な＠夛汎用化
を目指す構成から処理機能あるいは負荷を複数のプロセ
ッサに分割・分散させ、これ等の複合処理によりてシス
テム全体の機能ｔ−実現する手段が数多く提案されるよ
うＫなった。本発明もこの領域に関するものである。
し゛い進展によりて１チツプまたは少数チップによりて
構成される廉価なマイクロプロセッサの普及に伴ってハ
ードウェア部品に対する概念を更新させ、情報処理シス
テムの従来におけるシステムの実現すべき処理機能、制
御機構ｔ１台のプロセッサに集中化し可能な＠夛汎用化
を目指す構成から処理機能あるいは負荷を複数のプロセ
ッサに分割・分散させ、これ等の複合処理によりてシス
テム全体の機能ｔ−実現する手段が数多く提案されるよ
うＫなった。本発明もこの領域に関するものである。
（ｓ＋） 従来技術と間融点
Ｉｎのマイクロプロセッサシステムは通常単一のプロセ
ッサによシ構成されてお）骸プ四セッサを中心とする基
本機能ｈｉミソ定化されているので機能の拡張を計るＫ
Ｆｉ付加回路の増設によるしか手段がなく、システムを
構成するハードウェアおよびこれに伴うソフトウェアが
複雑にな９その割ＫＦ１基本機能に制約され例えばプロ
セッサおよびメモリが一系列の場合はメモリのアクセス
が逐−的になるため機能向上が得られない欠点があり九
〇また複数のマイクロプロセッサによるマルチプロセッ
サシステムを構成して機能の向上を計る場合、複数のプ
ロセッサ間を両立して動作させるためＫは結合するバス
およびメモリの競合による損失を避けるためのソフトウ
ェアが複雑になったシ、異質のプロセッサ間圧おいては
プロセ、すのハードウェア機能を統一する必要があシ、
特に割込みおよびバス支配権制御の方法でプロセッサ間
の違いがある場合には従来の両プロセッサ用プログラム
とは全く異る別の新しいプログラムが必要になる等ソフ
トウェアの量が増加する欠点があった０ （ｄ） 発明の目的 本発明の目的ＪＩ′ｉ異質のマイクロプロセッサを組合
せるに際し相違の多い割込み、ＩＯＣ制御およびバス支
配権制御の機能をメインプロセッサのみに保有させ、オ
プシ璽ンプロセッサのハードおよびソフトウェアの量を
軽減させてバスおよびメモリにおける競合をなくして、
プロセッサ間の並行処理による処理能力の向上および専
用化による低価格を達成する手段を提供しようとするも
のである０ （ｅ） 発明の構成 そしてこの目的は本発明による複数のマイクロプロセッ
サ、メモリおよび入出力装置コントローラ（ＩＯＣ）ｔ
−共通のバスに結合してなシ、メインプロセッサは割込
み制御、ＩＯＣ制御およびバス支配権制御の機能を備え
、単数または複数のオプシ■ン７′ロセッサおよび複数
のメモリならびにｌ０Ｃｔ制御し、オプシ曽ンプロセッ
サは誼メインプロセッサの錫今に従って複数のメモリを
制御すると共に、メインプロセッサに割込み制御を行い
メインプロセッサに対して複数のＩＯＣの制御を依頼す
る機能を備え、異質のプロセッサの組合せＫよって情報
処理システムを構成し命令毎に分散処１ｌｔ−行うこと
ｔ−特徴とするマルチプロセラすシステムの構成方法を
提供することによって達成する仁とが出来る〇 億）発明の実施例 以下本発明の一実施例について図面を参照しつ＼説明す
る。＃！１図は本発明の一実施例におけるマルチプロセ
ッサシステムの構成方法管示すブロック図％＃！２図は
システムを構成するメインおよびオグシ冒／プロセッサ
ならびにＩＯＣ間の動作時における信号送受およびバス
支配権の移動を示す流れ図を示す。図において１ｉＦ１
メインプロセッサ、１１ａはオプシ冒ンプロセッサ、１
２ｔｌ■に、１２１はオプク冒ンＩＯＣ，ｘ３Ｆｉメモ
リ、１３＆はオグシ■ンメモリ、２０ａ！アドレスバス
、２０ｂはデータバス、２０ｃはｌ０ＩＩＩＩＩ＠パス
、２１はバッファ、１２１はプリンタ、１２２はディス
プレイ、１２３はキーボードおよび１２４は過信制御装
置である。
ッサによシ構成されてお）骸プ四セッサを中心とする基
本機能ｈｉミソ定化されているので機能の拡張を計るＫ
Ｆｉ付加回路の増設によるしか手段がなく、システムを
構成するハードウェアおよびこれに伴うソフトウェアが
複雑にな９その割ＫＦ１基本機能に制約され例えばプロ
セッサおよびメモリが一系列の場合はメモリのアクセス
が逐−的になるため機能向上が得られない欠点があり九
〇また複数のマイクロプロセッサによるマルチプロセッ
サシステムを構成して機能の向上を計る場合、複数のプ
ロセッサ間を両立して動作させるためＫは結合するバス
およびメモリの競合による損失を避けるためのソフトウ
ェアが複雑になったシ、異質のプロセッサ間圧おいては
プロセ、すのハードウェア機能を統一する必要があシ、
特に割込みおよびバス支配権制御の方法でプロセッサ間
の違いがある場合には従来の両プロセッサ用プログラム
とは全く異る別の新しいプログラムが必要になる等ソフ
トウェアの量が増加する欠点があった０ （ｄ） 発明の目的 本発明の目的ＪＩ′ｉ異質のマイクロプロセッサを組合
せるに際し相違の多い割込み、ＩＯＣ制御およびバス支
配権制御の機能をメインプロセッサのみに保有させ、オ
プシ璽ンプロセッサのハードおよびソフトウェアの量を
軽減させてバスおよびメモリにおける競合をなくして、
プロセッサ間の並行処理による処理能力の向上および専
用化による低価格を達成する手段を提供しようとするも
のである０ （ｅ） 発明の構成 そしてこの目的は本発明による複数のマイクロプロセッ
サ、メモリおよび入出力装置コントローラ（ＩＯＣ）ｔ
−共通のバスに結合してなシ、メインプロセッサは割込
み制御、ＩＯＣ制御およびバス支配権制御の機能を備え
、単数または複数のオプシ■ン７′ロセッサおよび複数
のメモリならびにｌ０Ｃｔ制御し、オプシ曽ンプロセッ
サは誼メインプロセッサの錫今に従って複数のメモリを
制御すると共に、メインプロセッサに割込み制御を行い
メインプロセッサに対して複数のＩＯＣの制御を依頼す
る機能を備え、異質のプロセッサの組合せＫよって情報
処理システムを構成し命令毎に分散処１ｌｔ−行うこと
ｔ−特徴とするマルチプロセラすシステムの構成方法を
提供することによって達成する仁とが出来る〇 億）発明の実施例 以下本発明の一実施例について図面を参照しつ＼説明す
る。＃！１図は本発明の一実施例におけるマルチプロセ
ッサシステムの構成方法管示すブロック図％＃！２図は
システムを構成するメインおよびオグシ冒／プロセッサ
ならびにＩＯＣ間の動作時における信号送受およびバス
支配権の移動を示す流れ図を示す。図において１ｉＦ１
メインプロセッサ、１１ａはオプシ冒ンプロセッサ、１
２ｔｌ■に、１２１はオプク冒ンＩＯＣ，ｘ３Ｆｉメモ
リ、１３＆はオグシ■ンメモリ、２０ａ！アドレスバス
、２０ｂはデータバス、２０ｃはｌ０ＩＩＩＩＩ＠パス
、２１はバッファ、１２１はプリンタ、１２２はディス
プレイ、１２３はキーボードおよび１２４は過信制御装
置である。
メインプロセッサ１１はｌ０Ｃ１２、おヨヒバッ７ア２
１ｔ−介してメモリ１３更に別のバッファ２１ｔ−介し
てオプシ嘗ンメモリ１２＆、オブシ冒ンＩ ＯＣ１２ｍ
ならびにオプシ１ンプロセッサｌ１ｍのすべてを制御す
る。オプシ璽ンプロセッサ１ｌａａメモリ１３およびオ
プシ冒ンメモリ１３ａ’１制御する他メインプロ七ツサ
１１に対して割込みを発生することが出来る。
１ｔ−介してメモリ１３更に別のバッファ２１ｔ−介し
てオプシ嘗ンメモリ１２＆、オブシ冒ンＩ ＯＣ１２ｍ
ならびにオプシ１ンプロセッサｌ１ｍのすべてを制御す
る。オプシ璽ンプロセッサ１ｌａａメモリ１３およびオ
プシ冒ンメモリ１３ａ’１制御する他メインプロ七ツサ
１１に対して割込みを発生することが出来る。
■メインプロセッサ１１がオブシ■ンプロセッサｆｌａ
ｔ作動させるとＩは、予めメモリ１３またはオプシ■ン
メモリ１３ａＫオブシ冒ンプロセッサ１１ａＩＣアクセ
スさせるプログラムおよびデータ領域を設定して起動を
かける０（以下０８字は第２図における○数字の示す信
号の流れに対応する０）■オプシ曹ンプロセッサｌｌａ
は起動がか＼るとバス支配権をメインプロセッサＩＩＫ
要求する０■オブシ璽ンプロ七ツサｌ１ｍがバス支配権
をメインプロセッサ１．１より獲得するとバス２０ｂを
介しメモリ１３にアクセスしてプログラムｔ−冥行する
０ ■オプシ冒ンフーロセッサｌｌａはプログラム災行中に
ＩＯ処理嶽求が発生するとメモリ１３またはオプシ璽ン
メモリ１３ａ上にファイルコントロールブロック（ＰＣ
Ｂ）ｆ、作成して、メインプロセッサ１１に割込みをか
ける。
ｔ作動させるとＩは、予めメモリ１３またはオプシ■ン
メモリ１３ａＫオブシ冒ンプロセッサ１１ａＩＣアクセ
スさせるプログラムおよびデータ領域を設定して起動を
かける０（以下０８字は第２図における○数字の示す信
号の流れに対応する０）■オプシ曹ンプロセッサｌｌａ
は起動がか＼るとバス支配権をメインプロセッサＩＩＫ
要求する０■オブシ璽ンプロ七ツサｌ１ｍがバス支配権
をメインプロセッサ１．１より獲得するとバス２０ｂを
介しメモリ１３にアクセスしてプログラムｔ−冥行する
０ ■オプシ冒ンフーロセッサｌｌａはプログラム災行中に
ＩＯ処理嶽求が発生するとメモリ１３またはオプシ璽ン
メモリ１３ａ上にファイルコントロールブロック（ＰＣ
Ｂ）ｆ、作成して、メインプロセッサ１１に割込みをか
ける。
■メインプｐセッサｌｉｔ；を何らかの割込みが発生す
るとオプシ冒ンプロセッサ１１ａにパス支配権の解放を
要求する。
るとオプシ冒ンプロセッサ１１ａにパス支配権の解放を
要求する。
■バス２０ｂが解放されると割込み処理を冥行する０
■オプシ璽ンプロセッサ１１ａＨバス２０ｂを解放した
後でメモリ１３ｔ−アクセスする時点でパス支配権１要
求して待ち状態となる。
後でメモリ１３ｔ−アクセスする時点でパス支配権１要
求して待ち状態となる。
■メインプロセッサ１１は割込み要因を解析し、ＰＣＢ
に従ってｌ０Ｃ１２を起動する。
に従ってｌ０Ｃ１２を起動する。
■メインプロセッサ１１Ｆｉ割込み処理を終了すること
によりバス支配権をオプシ讐ンプロセッサ１１＆に移譲
し、オプシ曽ンプロセッサ１１ａＦｉパス２０ｂ を介
しメモリ１３にアクセスしてプログラムを継続する。
によりバス支配権をオプシ讐ンプロセッサ１１＆に移譲
し、オプシ曽ンプロセッサ１１ａＦｉパス２０ｂ を介
しメモリ１３にアクセスしてプログラムを継続する。
［相］ｌ０Ｃ１２（こ＼では例えば通信制御装置１１２
４のデータ転送）の準備が出来るとバス支配権ｔ＊■メ
インプロセッサ１１はパス支配権要求受信でオプシ■ン
プロセッサｌ１ｍにパス支配権解放を要求する。
４のデータ転送）の準備が出来るとバス支配権ｔ＊■メ
インプロセッサ１１はパス支配権要求受信でオプシ■ン
プロセッサｌ１ｍにパス支配権解放を要求する。
＠オプシ智ンプロセッサ１２ａはバス支配権をｌ０Ｃ１
２に移譲する。
２に移譲する。
０オブシ■ンプロセツサは引続き処理すべきプログラム
があればバス支配権を要求する６０ＩＱＣはバス支配権
を獲得するとデータを転送して終了後パス支配権を移譲
する。
があればバス支配権を要求する６０ＩＱＣはバス支配権
を獲得するとデータを転送して終了後パス支配権を移譲
する。
＠ｌ０ＣＦｉデータ転送発生の都度パス支配権を要求し
、 ０メインプロセツサ１１は例えばオプシ冒ンプロセッサ
ｌ１ｍにバス支配権を、 ＠ｌ０Ｃ１２に移譲させてデータ伝送を繰返し最后のデ
ータ転送の後に、 ［相］メインプロセッサ１１に終了割込みをかけて停止
する。尚０はパス支配権要求、■はバス支配権移験であ
る。
、 ０メインプロセツサ１１は例えばオプシ冒ンプロセッサ
ｌ１ｍにバス支配権を、 ＠ｌ０Ｃ１２に移譲させてデータ伝送を繰返し最后のデ
ータ転送の後に、 ［相］メインプロセッサ１１に終了割込みをかけて停止
する。尚０はパス支配権要求、■はバス支配権移験であ
る。
［相］メインプロセッサ１１は割込みによりパス支配権
解放を要求し、 ［相］バス２１ｂが解放されると、 ［相］メインプロセッサ１１は割込み処理により要因を
解析し、ＦＣＢ１２終了情報を設定して、オプシ璽ンプ
ロセッサｌｌａにＩＯ処処理終了へみをかけて割込み処
理を終了して、 ［相］バスを解放する。オプシ叢ンプロセッサｌ１ｍは
割込み処理でＦＣＢ１２よりＩＯ処理が終了したことを
知シブログラムを継続する。
解放を要求し、 ［相］バス２１ｂが解放されると、 ［相］メインプロセッサ１１は割込み処理により要因を
解析し、ＦＣＢ１２終了情報を設定して、オプシ璽ンプ
ロセッサｌｌａにＩＯ処処理終了へみをかけて割込み処
理を終了して、 ［相］バスを解放する。オプシ叢ンプロセッサｌ１ｍは
割込み処理でＦＣＢ１２よりＩＯ処理が終了したことを
知シブログラムを継続する。
［相］オプシ冒ンプロセッサ１ｌａｔｉプログラムが終
了すると、メインプロセッサ１１に終了割込みを発生す
る。
了すると、メインプロセッサ１１に終了割込みを発生す
る。
■メインプロセッサ１１は割込み要因を解析して、
［株］オプシ嘗ンプロセッサを停止する。［相］はバス
支配権要求、［相］はバス支配権移譲である。
支配権要求、［相］はバス支配権移譲である。
億）発明の効果
以上説明したように本発明によれば増設する一オプシ璽
ンプロセッサはメモリアクセス機能、メインプロセッサ
への割込み要求の送受信およびパス支配権制御のハード
ウェアを持てばメインプロセッサのプログラムを利用し
てＩＯＣＯ御用のプログラムをオブシ璽ンプロセッサ毎
に作成することなくマルチプロセッサシステムを構成出
来、複数のプロセッサによるパスおよびメモリの競合を
なくして並行処理による機能の向上をハードおよびソフ
トウェアの節減による低価格にて達成することが出来る
。
ンプロセッサはメモリアクセス機能、メインプロセッサ
への割込み要求の送受信およびパス支配権制御のハード
ウェアを持てばメインプロセッサのプログラムを利用し
てＩＯＣＯ御用のプログラムをオブシ璽ンプロセッサ毎
に作成することなくマルチプロセッサシステムを構成出
来、複数のプロセッサによるパスおよびメモリの競合を
なくして並行処理による機能の向上をハードおよびソフ
トウェアの節減による低価格にて達成することが出来る
。
第１図は本発明の一実施例におけるマルチプロセッサシ
ステムの楕成方法を示すブロック図、第２図はシステム
構成費嵩量の動作時における信号およびバス支配権の流
れ図を示す。 図において、１１はメインプロセッサ、１１ａはオプシ
嘗ンブロセッサ、１２はＩＯＣ，１２ａはオプシ■ンＩ
ＯＣ，１３はメモリ、１３ａはオプシ■ンメモリ、２０
ａ、 ｂ、 ｃはパスである。
ステムの楕成方法を示すブロック図、第２図はシステム
構成費嵩量の動作時における信号およびバス支配権の流
れ図を示す。 図において、１１はメインプロセッサ、１１ａはオプシ
嘗ンブロセッサ、１２はＩＯＣ，１２ａはオプシ■ンＩ
ＯＣ，１３はメモリ、１３ａはオプシ■ンメモリ、２０
ａ、 ｂ、 ｃはパスである。
Claims (1)
- 複数のマイクロプロセッサ、メモリおよび入出力装置コ
ントローラ（ＩＯＣ）を共通のパスに結合して々す、メ
インプロセッサは割込み制御、工ｏｃｂａおよびパス支
配権制御の機能を備え、単数または複数のオプシ璽ンプ
ロセッサおよび複数のメモリならびにＩＯＣを制御し、
オプションプロセッサ社該メインプロセッサの指令に従
って複数のメモリｔ−制御すると共に、メインプロセッ
サに割込み制御を行いメインプロセッサに対して複数の
ｌ０ＣＯ制ａｔ依頼する機能管備え、異質のプロセッサ
の組合せによって情報処理システムを構成し命令毎に分
散処理を打うことｔ特徴とするマルチプロセッサシステ
ムの＠ｊ！Ｌ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5290282A JPS58169660A (ja) | 1982-03-31 | 1982-03-31 | マルチプロセツサシステムの構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5290282A JPS58169660A (ja) | 1982-03-31 | 1982-03-31 | マルチプロセツサシステムの構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169660A true JPS58169660A (ja) | 1983-10-06 |
Family
ID=12927770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5290282A Pending JPS58169660A (ja) | 1982-03-31 | 1982-03-31 | マルチプロセツサシステムの構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169660A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177545A (ja) * | 1985-02-01 | 1986-08-09 | Nec Corp | 補助プロセサ付きデ−タ処理装置 |
| JPS62208156A (ja) * | 1986-03-10 | 1987-09-12 | Matsushita Electric Ind Co Ltd | マルチプロセツサシステム |
| JPH01200467A (ja) * | 1987-12-21 | 1989-08-11 | Honeywell Bull Inc | 複数の中央処理装置間が対等の関係を有するデータ処理システム用の装置および方法 |
| JP2005501338A (ja) * | 2001-08-30 | 2005-01-13 | テレコム・イタリア・エッセ・ピー・アー | 電子回路におけるデータ転送方法、電子回路及び関連装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5395538A (en) * | 1977-02-01 | 1978-08-21 | Mitsubishi Electric Corp | Remote supervisory and controlling unit |
| JPS54136151A (en) * | 1978-04-13 | 1979-10-23 | Sumitomo Electric Ind Ltd | Multiple microprocessor |
-
1982
- 1982-03-31 JP JP5290282A patent/JPS58169660A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5395538A (en) * | 1977-02-01 | 1978-08-21 | Mitsubishi Electric Corp | Remote supervisory and controlling unit |
| JPS54136151A (en) * | 1978-04-13 | 1979-10-23 | Sumitomo Electric Ind Ltd | Multiple microprocessor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177545A (ja) * | 1985-02-01 | 1986-08-09 | Nec Corp | 補助プロセサ付きデ−タ処理装置 |
| JPS62208156A (ja) * | 1986-03-10 | 1987-09-12 | Matsushita Electric Ind Co Ltd | マルチプロセツサシステム |
| JPH01200467A (ja) * | 1987-12-21 | 1989-08-11 | Honeywell Bull Inc | 複数の中央処理装置間が対等の関係を有するデータ処理システム用の装置および方法 |
| JP2005501338A (ja) * | 2001-08-30 | 2005-01-13 | テレコム・イタリア・エッセ・ピー・アー | 電子回路におけるデータ転送方法、電子回路及び関連装置 |
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