JP2000035939A - インテリジェント型ｐｃアドインボード - Google Patents
インテリジェント型ｐｃアドインボードInfo
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- 238000013500 data storage Methods 0.000 claims abstract description 61
- 230000005540 biological transmission Effects 0.000 claims description 7
- 239000000872 buffer Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 プログラム実行処理およびデータ転送処理を
それぞれ高速に行うことができるとともに、ホストシス
テムおよび外部接続装置とデータ記憶部との間のデータ
の転送処理を効率的に行って処理速度を向上させること
ができるインテリジェント型ＰＣアドインボードを提供
すること。 【解決手段】 プログラム記憶部とデータ記憶部とを異
なる領域に配設しているとともに、前記データ記憶部に
前記ホストシステムがプライマリバスを介してアクセス
する経路と前記外部接続装置がセカンダリバスを介して
アクセスする経路とを設けたこと。
それぞれ高速に行うことができるとともに、ホストシス
テムおよび外部接続装置とデータ記憶部との間のデータ
の転送処理を効率的に行って処理速度を向上させること
ができるインテリジェント型ＰＣアドインボードを提供
すること。 【解決手段】 プログラム記憶部とデータ記憶部とを異
なる領域に配設しているとともに、前記データ記憶部に
前記ホストシステムがプライマリバスを介してアクセス
する経路と前記外部接続装置がセカンダリバスを介して
アクセスする経路とを設けたこと。
Description
【０００１】
【発明の属する技術分野】本発明はインテリジェント型
ＰＣアドインボードに係り、特に、プログラム記憶部へ
のアクセスやデータ記憶部へのアクセスをバスなどのア
クセス経路を介して高速で処理するインテリジェント型
ＰＣアドインボードに関する。
ＰＣアドインボードに係り、特に、プログラム記憶部へ
のアクセスやデータ記憶部へのアクセスをバスなどのア
クセス経路を介して高速で処理するインテリジェント型
ＰＣアドインボードに関する。
【０００２】
【従来の技術】従来から、ＰＣ（パーソナルコンピュー
タ）もしくはサーバー上のシステムバスに実装されて、
ホストシステム内部のディスクや外部ディスクと接続し
て、例えばディスクアレイシステムを構成するなどの所
望の機能を追加するボードとして、インテリジェント型
ＰＣアドインボードが知られている。このインテリジェ
ント型とは、ホストＣＰＵの負荷を軽減するためのファ
ームＣＰＵを有しているものをいう。
タ）もしくはサーバー上のシステムバスに実装されて、
ホストシステム内部のディスクや外部ディスクと接続し
て、例えばディスクアレイシステムを構成するなどの所
望の機能を追加するボードとして、インテリジェント型
ＰＣアドインボードが知られている。このインテリジェ
ント型とは、ホストＣＰＵの負荷を軽減するためのファ
ームＣＰＵを有しているものをいう。
【０００３】このような従来のインテリジェント型ＰＣ
アドインボード２１には、図３に示すように、所望のプ
ログラムが記憶されているプログラム記憶部２２と、図
示しないホストシステムや外部接続装置との間でデータ
転送処理が行われて各種のデータを記憶するデータ記憶
部２３とが、同一の物理的領域に設けられている。前記
プログラム記憶部２２には、そのプログラムに従って制
御処理を実行するファームＣＰＵ２４が、ＣＰＵローカ
ルバス２５をアドレス経路として接続されている。
アドインボード２１には、図３に示すように、所望のプ
ログラムが記憶されているプログラム記憶部２２と、図
示しないホストシステムや外部接続装置との間でデータ
転送処理が行われて各種のデータを記憶するデータ記憶
部２３とが、同一の物理的領域に設けられている。前記
プログラム記憶部２２には、そのプログラムに従って制
御処理を実行するファームＣＰＵ２４が、ＣＰＵローカ
ルバス２５をアドレス経路として接続されている。
【０００４】また、前記ファームＣＰＵ２４には、この
ファームＣＰＵ２４の制御命令に従って、ＳＣＳＩやＬ
ＡＮ、ＩＯ等を制御してスキャナやプリンタ等の外部接
続装置とのインタフェースを行う接続装置制御部２６
が、前記ＣＰＵローカルバス２５をアドレス経路として
接続されている。前記接続装置制御部２６としては、Ｓ
ＣＳＩ制御部２６ａやＬＡＮ制御部２６ｂあるいはＩＯ
制御部２６ｃ等がある。これらの接続装置制御部２６
は、前記ＣＰＵローカルバス２５を介して前記データ記
憶部２３とも接続されており、データアクセスを行なう
ようになっている。
ファームＣＰＵ２４の制御命令に従って、ＳＣＳＩやＬ
ＡＮ、ＩＯ等を制御してスキャナやプリンタ等の外部接
続装置とのインタフェースを行う接続装置制御部２６
が、前記ＣＰＵローカルバス２５をアドレス経路として
接続されている。前記接続装置制御部２６としては、Ｓ
ＣＳＩ制御部２６ａやＬＡＮ制御部２６ｂあるいはＩＯ
制御部２６ｃ等がある。これらの接続装置制御部２６
は、前記ＣＰＵローカルバス２５を介して前記データ記
憶部２３とも接続されており、データアクセスを行なう
ようになっている。
【０００５】また、前記ＣＰＵローカルバス２５には、
バス間のデータの送受信を制御するプライマリバス／Ｃ
ＰＵローカルバス制御部２８が接続されており、さらに
このプライマリバス／ＣＰＵローカルバス制御部２８に
プライマリＰＣＩバス２９が接続されている。そして、
このプライマリＰＣＩバス２９には、図示しないホスト
システムが接続されるようになっており、これらの前記
ＣＰＵローカルバス２５とプライマリバス／ＣＰＵロー
カルバス制御部２８と前記プライマリＰＣＩバス２９と
により、アクセス経路が形成されている。
バス間のデータの送受信を制御するプライマリバス／Ｃ
ＰＵローカルバス制御部２８が接続されており、さらに
このプライマリバス／ＣＰＵローカルバス制御部２８に
プライマリＰＣＩバス２９が接続されている。そして、
このプライマリＰＣＩバス２９には、図示しないホスト
システムが接続されるようになっており、これらの前記
ＣＰＵローカルバス２５とプライマリバス／ＣＰＵロー
カルバス制御部２８と前記プライマリＰＣＩバス２９と
により、アクセス経路が形成されている。
【０００６】すなわち、前記ホストシステムの図示しな
いホストＣＰＵと前記プログラム記憶部２２および前記
データ記憶部２３とがそれぞれ接続され、前記ファーム
ＣＰＵ２４に対するプログラム実行命令やパラメータ等
がホストＣＰＵから前記プログラム記憶部２２に送信さ
れたり、データ記憶部２３との間でデータ転送処理が行
なわれるようになっている。また、前記ホストシステム
の図示しないホストメモリと前記ファームＣＰＵ２４と
が接続され、前記ファームＣＰＵ２４が前記ホストメモ
リ上にあるプログラム実行命令を読み取るようになって
いる。
いホストＣＰＵと前記プログラム記憶部２２および前記
データ記憶部２３とがそれぞれ接続され、前記ファーム
ＣＰＵ２４に対するプログラム実行命令やパラメータ等
がホストＣＰＵから前記プログラム記憶部２２に送信さ
れたり、データ記憶部２３との間でデータ転送処理が行
なわれるようになっている。また、前記ホストシステム
の図示しないホストメモリと前記ファームＣＰＵ２４と
が接続され、前記ファームＣＰＵ２４が前記ホストメモ
リ上にあるプログラム実行命令を読み取るようになって
いる。
【０００７】このような従来のインテリジェント型ＰＣ
アドインボード２１によれば、ホストシステムがファー
ムＣＰＵ２４に対してプログラム実行命令を発行する
と、このプログラム実行命令は、プライマリバス／ＣＰ
Ｕローカルバス制御部２８の制御によりプライマリＰＣ
Ｉバス２９からＣＰＵローカルバス２５に転送され、プ
ログラム記憶部２２に送信される。これを前記ファーム
ＣＰＵ２４が読み出してプログラムを実行する。あるい
は、前記ファームＣＰＵ２４が、前記ＣＰＵローカルバ
ス２５、前記プライマリバス／ＣＰＵローカルバス制御
部２８および前記プライマリＰＣＩバス２９のアクセス
経路に従ってホストＣＰＵ上にあるプログラム実行命令
を読み取ってこれを実行する。
アドインボード２１によれば、ホストシステムがファー
ムＣＰＵ２４に対してプログラム実行命令を発行する
と、このプログラム実行命令は、プライマリバス／ＣＰ
Ｕローカルバス制御部２８の制御によりプライマリＰＣ
Ｉバス２９からＣＰＵローカルバス２５に転送され、プ
ログラム記憶部２２に送信される。これを前記ファーム
ＣＰＵ２４が読み出してプログラムを実行する。あるい
は、前記ファームＣＰＵ２４が、前記ＣＰＵローカルバ
ス２５、前記プライマリバス／ＣＰＵローカルバス制御
部２８および前記プライマリＰＣＩバス２９のアクセス
経路に従ってホストＣＰＵ上にあるプログラム実行命令
を読み取ってこれを実行する。
【０００８】そして、例えば、前記ファームＣＰＵ２４
に対するプログラム実行命令が、前記ＳＣＳＩ制御部２
６ａ等を制御すべきコマンドである場合には、前記ファ
ームＣＰＵ２４は、前記ＣＰＵローカルバス２５を経由
して前記接続装置制御部２６にアクセスして制御命令を
発行し、前記接続装置制御部２６が外部接続装置を制御
する。
に対するプログラム実行命令が、前記ＳＣＳＩ制御部２
６ａ等を制御すべきコマンドである場合には、前記ファ
ームＣＰＵ２４は、前記ＣＰＵローカルバス２５を経由
して前記接続装置制御部２６にアクセスして制御命令を
発行し、前記接続装置制御部２６が外部接続装置を制御
する。
【０００９】また、前記ホストシステムのホストＣＰＵ
が、データ記憶部２３にデータアクセスする場合には、
前記プライマリバス／ＣＰＵローカルバス制御部２８の
制御により前記プライマリＰＣＩバス２９および前記Ｃ
ＰＵローカルバス２５間をデータ転送させて処理を行な
う。
が、データ記憶部２３にデータアクセスする場合には、
前記プライマリバス／ＣＰＵローカルバス制御部２８の
制御により前記プライマリＰＣＩバス２９および前記Ｃ
ＰＵローカルバス２５間をデータ転送させて処理を行な
う。
【００１０】また、前記外部接続装置が、前記データ記
憶部２３にデータアクセスする場合には、前記接続装置
制御部２６および前記ＣＰＵローカルバス２５を経由し
て前記データ記憶部２３とデータ転送処理を行なう。
憶部２３にデータアクセスする場合には、前記接続装置
制御部２６および前記ＣＰＵローカルバス２５を経由し
て前記データ記憶部２３とデータ転送処理を行なう。
【００１１】このように従来のインテリジェント型ＰＣ
アドインボード２１は、前記ファームＣＰＵ２４がホス
トシステムの命令を受けて、またはその命令とは別個独
立に前記プログラム記憶部２２のプログラムを実行し、
あるいは、データ記憶部２３がホストシステムおよび外
部接続装置との間で送受信するアクセスデータを格納す
ることで、ホストシステムのホストＣＰＵやホストメモ
リの役割の一部を担って効率的な制御処理を実現してい
た。
アドインボード２１は、前記ファームＣＰＵ２４がホス
トシステムの命令を受けて、またはその命令とは別個独
立に前記プログラム記憶部２２のプログラムを実行し、
あるいは、データ記憶部２３がホストシステムおよび外
部接続装置との間で送受信するアクセスデータを格納す
ることで、ホストシステムのホストＣＰＵやホストメモ
リの役割の一部を担って効率的な制御処理を実現してい
た。
【００１２】
【発明が解決しようとする課題】しかし、従来のインテ
リジェント型ＰＣアドインボード２１においては、プロ
グラム記憶部２２とデータ記憶部２３とが、物理的に同
一の記憶領域に存在していたため、ファームＣＰＵ２４
によるプログラム処理とホストシステムおよび外部接続
装置からのデータアクセス処理とが時間的に重なった場
合に、互いに各処理時間が低減され処理速度が遅くなっ
てしまうという問題があった。
リジェント型ＰＣアドインボード２１においては、プロ
グラム記憶部２２とデータ記憶部２３とが、物理的に同
一の記憶領域に存在していたため、ファームＣＰＵ２４
によるプログラム処理とホストシステムおよび外部接続
装置からのデータアクセス処理とが時間的に重なった場
合に、互いに各処理時間が低減され処理速度が遅くなっ
てしまうという問題があった。
【００１３】また、前記ホストシステムから前記データ
記憶部２３へのデータの送受信は、前記プライマリＰＣ
Ｉバス２９から前記ＣＰＵローカルバス２５を経由して
行われており、一方、前記ＳＣＳＩ制御部２６ａ等から
前記データ記憶部２３へのデータの送受信は、前記ＣＰ
Ｕローカルバス２５を経由して行われており、最終的に
両者は同一のＣＰＵローカルバスを使用することとなっ
ていた。このため、両方から前記データ記憶部２３に同
一時間にデータアクセスされた場合には、いずれか一方
のアクセスが待機状態になり処理効率が悪いという問題
があった。
記憶部２３へのデータの送受信は、前記プライマリＰＣ
Ｉバス２９から前記ＣＰＵローカルバス２５を経由して
行われており、一方、前記ＳＣＳＩ制御部２６ａ等から
前記データ記憶部２３へのデータの送受信は、前記ＣＰ
Ｕローカルバス２５を経由して行われており、最終的に
両者は同一のＣＰＵローカルバスを使用することとなっ
ていた。このため、両方から前記データ記憶部２３に同
一時間にデータアクセスされた場合には、いずれか一方
のアクセスが待機状態になり処理効率が悪いという問題
があった。
【００１４】これらの問題は、図４に示すように、前記
ファームＣＰＵ２４によるプログラム処理と、前記接続
装置制御部２６によるデータアクセス処理と、前記ホス
トシステムによるデータアクセス処理とが、それぞれ別
々の処理内容であるにも関わらず、他の処理終了待ちを
余儀なくされ、処理時間に無駄が生じていた。
ファームＣＰＵ２４によるプログラム処理と、前記接続
装置制御部２６によるデータアクセス処理と、前記ホス
トシステムによるデータアクセス処理とが、それぞれ別
々の処理内容であるにも関わらず、他の処理終了待ちを
余儀なくされ、処理時間に無駄が生じていた。
【００１５】本発明はこのような問題点に鑑みてなされ
たもので、プログラム実行処理およびデータ転送処理を
それぞれ高速に行うことができるとともに、ホストシス
テムおよび外部接続装置とデータ記憶部との間のデータ
の転送処理を効率的に行って処理速度を向上させること
ができるインテリジェント型ＰＣアドインボードを提供
することを目的とするものである。
たもので、プログラム実行処理およびデータ転送処理を
それぞれ高速に行うことができるとともに、ホストシス
テムおよび外部接続装置とデータ記憶部との間のデータ
の転送処理を効率的に行って処理速度を向上させること
ができるインテリジェント型ＰＣアドインボードを提供
することを目的とするものである。
【００１６】
【課題を解決するための手段】前記目的を達成するため
本発明に係る請求項１に記載のインテリジェント型ＰＣ
アドインボードの特徴は、プログラム記憶部とデータ記
憶部とを異なる領域に配設しているとともに、前記デー
タ記憶部に前記ホストシステムがプライマリバスを介し
てアクセスする経路と前記外部接続装置がセカンダリバ
スを介してアクセスする経路とを設けた点にある。そし
て、このような構成を採用したことにより、プログラム
記憶部とデータ記憶部とが分離されているため、プログ
ラム記憶部にアクセスするプログラム処理とデータ記憶
部にアクセスするデータ転送処理とが、同一時間に重な
っても別々に処理を進めることができて各処理を高速に
行うことができる。また、データ記憶部へ独立した２つ
のアクセス経路が確保されているため、それぞれのデー
タアクセスを効率的かつ高速で応答することができる。
本発明に係る請求項１に記載のインテリジェント型ＰＣ
アドインボードの特徴は、プログラム記憶部とデータ記
憶部とを異なる領域に配設しているとともに、前記デー
タ記憶部に前記ホストシステムがプライマリバスを介し
てアクセスする経路と前記外部接続装置がセカンダリバ
スを介してアクセスする経路とを設けた点にある。そし
て、このような構成を採用したことにより、プログラム
記憶部とデータ記憶部とが分離されているため、プログ
ラム記憶部にアクセスするプログラム処理とデータ記憶
部にアクセスするデータ転送処理とが、同一時間に重な
っても別々に処理を進めることができて各処理を高速に
行うことができる。また、データ記憶部へ独立した２つ
のアクセス経路が確保されているため、それぞれのデー
タアクセスを効率的かつ高速で応答することができる。
【００１７】また、請求項２に記載のインテリジェント
型ＰＣアドインボードの特徴は、請求項１において、プ
ライマリバスおよびセカンダリバスからデータ記憶部へ
のアクセスを制御するデータ記憶制御部を有するととも
に、このデータ記憶制御部と前記プライマリバスとの間
においてアクセスデータを一時的に格納するバッファを
備えたプライマリバス制御部および前記データ記憶制御
部と前記セカンダリバスとの間においてアクセスデータ
を一時的に格納するバッファを備えたセカンダリバス制
御部を有する点にある。そして、このような構成を採用
したことにより、プライマリバスからのリードライトア
クセスとセカンダリバスからのリードライトアクセスと
が同一時間に発生しても、各バッファがデータを一時的
に格納してホストシステムおよび外部接続装置における
データ処理を滞らせることなく進行できるため、より効
率的かつ高速で応答することができる。
型ＰＣアドインボードの特徴は、請求項１において、プ
ライマリバスおよびセカンダリバスからデータ記憶部へ
のアクセスを制御するデータ記憶制御部を有するととも
に、このデータ記憶制御部と前記プライマリバスとの間
においてアクセスデータを一時的に格納するバッファを
備えたプライマリバス制御部および前記データ記憶制御
部と前記セカンダリバスとの間においてアクセスデータ
を一時的に格納するバッファを備えたセカンダリバス制
御部を有する点にある。そして、このような構成を採用
したことにより、プライマリバスからのリードライトア
クセスとセカンダリバスからのリードライトアクセスと
が同一時間に発生しても、各バッファがデータを一時的
に格納してホストシステムおよび外部接続装置における
データ処理を滞らせることなく進行できるため、より効
率的かつ高速で応答することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図１
乃至図２を参照して説明する。
乃至図２を参照して説明する。
【００１９】本実施形態のインテリジェント型ＰＣアド
インボード１は、図１に示すように、所望のプログラム
が記憶されているプログラム記憶部２を有しており、こ
のプログラム記憶部２には、そのプログラムに従って演
算や制御処理等を実行するファームＣＰＵ３がＣＰＵロ
ーカルバス４をアドレス経路として接続されている。ま
た、前記ＣＰＵローカルバス４は、セカンダリバス／Ｃ
ＰＵローカルバス制御部５の制御によりセカンダリＰＣ
Ｉバス６と接続されており、相互にコマンド等の送受信
ができるようになっている。さらに、前記セカンダリＰ
ＣＩバス６には、ＳＣＳＩやＬＡＮ、ＩＯを制御するＳ
ＣＳＩ制御部８ａ、ＬＡＮ制御部８ｂ、ＩＯ制御部８ｃ
等の接続装置制御部８が接続されており、この接続装置
制御部８は、前記ファームＣＰＵ３の制御命令を受けて
制御処理を実行するようになっている。
インボード１は、図１に示すように、所望のプログラム
が記憶されているプログラム記憶部２を有しており、こ
のプログラム記憶部２には、そのプログラムに従って演
算や制御処理等を実行するファームＣＰＵ３がＣＰＵロ
ーカルバス４をアドレス経路として接続されている。ま
た、前記ＣＰＵローカルバス４は、セカンダリバス／Ｃ
ＰＵローカルバス制御部５の制御によりセカンダリＰＣ
Ｉバス６と接続されており、相互にコマンド等の送受信
ができるようになっている。さらに、前記セカンダリＰ
ＣＩバス６には、ＳＣＳＩやＬＡＮ、ＩＯを制御するＳ
ＣＳＩ制御部８ａ、ＬＡＮ制御部８ｂ、ＩＯ制御部８ｃ
等の接続装置制御部８が接続されており、この接続装置
制御部８は、前記ファームＣＰＵ３の制御命令を受けて
制御処理を実行するようになっている。
【００２０】さらにまた、前記セカンダリＰＣＩバス６
には、プライマリバス／セカンダリバス制御部９の制御
によりプライマリＰＣＩバス１０が接続されており、両
者間でコマンドやパラメータ等の送受信ができるように
なっている。そして、前記プライマリＰＣＩバス１０に
は、図示しないホストシステムが接続されるようになっ
ているため、このホストシステムの図示しないホストＣ
ＰＵやホストメモリと前記ファームＣＰＵ３とは、前記
プライマリＰＣＩバス１０、プライマリバス／セカンダ
リバス制御部９、前記セカンダリＰＣＩバス６、前記セ
カンダリバス／ＣＰＵローカルバス制御部５および前記
ＣＰＵローカルバス４のアクセス経路を介して接続され
ており、プログラム実行命令等の送受信が行なわれるよ
うになっている。
には、プライマリバス／セカンダリバス制御部９の制御
によりプライマリＰＣＩバス１０が接続されており、両
者間でコマンドやパラメータ等の送受信ができるように
なっている。そして、前記プライマリＰＣＩバス１０に
は、図示しないホストシステムが接続されるようになっ
ているため、このホストシステムの図示しないホストＣ
ＰＵやホストメモリと前記ファームＣＰＵ３とは、前記
プライマリＰＣＩバス１０、プライマリバス／セカンダ
リバス制御部９、前記セカンダリＰＣＩバス６、前記セ
カンダリバス／ＣＰＵローカルバス制御部５および前記
ＣＰＵローカルバス４のアクセス経路を介して接続され
ており、プログラム実行命令等の送受信が行なわれるよ
うになっている。
【００２１】一方、本実施形態のインテリジェント型Ｐ
Ｃアドインボード１には、ホストシステムや外部接続装
置とのデータ転送処理によるデータを格納するデータ記
憶部１２が前記プログラム記憶部２と物理的に別の領域
に配設されている。このデータ記憶部１２には、データ
のリードアクセスおよびライトアクセスを制御するデー
タ記憶制御部１３が接続されており、前記ホストＣＰＵ
および外部接続装置から送受信されるデータ記憶部１２
へのアクセスが制御されるようになっている。
Ｃアドインボード１には、ホストシステムや外部接続装
置とのデータ転送処理によるデータを格納するデータ記
憶部１２が前記プログラム記憶部２と物理的に別の領域
に配設されている。このデータ記憶部１２には、データ
のリードアクセスおよびライトアクセスを制御するデー
タ記憶制御部１３が接続されており、前記ホストＣＰＵ
および外部接続装置から送受信されるデータ記憶部１２
へのアクセスが制御されるようになっている。
【００２２】また、前記データ記憶制御部１３には、プ
ライマリバス制御部１４の制御により前記プライマリＰ
ＣＩバス１０が接続されているとともに、セカンダリバ
ス制御部１５の制御によりセカンダリＰＣＩバス６が接
続されている。このため、前記ホストシステムは、前記
プライマリＰＣＩバス１０、プライマリバス制御部１４
および前記データ記憶制御部１３をデータアクセス経路
として前記データ記憶部１２と接続されており、一方、
前記外部接続装置は、前記接続装置制御部８、前記セカ
ンダリＰＣＩバス６、セカンダリバス制御部１５および
前記データ記憶制御部１３をデータアクセス経路として
前記データ記憶部１２と接続されている。
ライマリバス制御部１４の制御により前記プライマリＰ
ＣＩバス１０が接続されているとともに、セカンダリバ
ス制御部１５の制御によりセカンダリＰＣＩバス６が接
続されている。このため、前記ホストシステムは、前記
プライマリＰＣＩバス１０、プライマリバス制御部１４
および前記データ記憶制御部１３をデータアクセス経路
として前記データ記憶部１２と接続されており、一方、
前記外部接続装置は、前記接続装置制御部８、前記セカ
ンダリＰＣＩバス６、セカンダリバス制御部１５および
前記データ記憶制御部１３をデータアクセス経路として
前記データ記憶部１２と接続されている。
【００２３】なお、前記プライマリＰＣＩバス１０は、
他のアドインボード１と共存されるようになっており、
ＰＣの環境下では、ディスクから読み込んだデータが前
記プライマリＰＣＩ経由でホストメモリに転送されて、
そのデータからある情報を画面上に表示させるためにホ
ストメモリからグラフィックカードに送信したり，ＬＡ
Ｎ上にデータを転送するためにＬＡＮカードに送信した
りする場合に、使用されるようになっている。
他のアドインボード１と共存されるようになっており、
ＰＣの環境下では、ディスクから読み込んだデータが前
記プライマリＰＣＩ経由でホストメモリに転送されて、
そのデータからある情報を画面上に表示させるためにホ
ストメモリからグラフィックカードに送信したり，ＬＡ
Ｎ上にデータを転送するためにＬＡＮカードに送信した
りする場合に、使用されるようになっている。
【００２４】また、前記セカンダリＰＣＩバス６は、前
記プライマリＰＣＩバス１０とは分離されているため、
前記プライマリＰＣＩバス１０のトラヒックを低下させ
ることなく、特定の制御ができるようになっている。
記プライマリＰＣＩバス１０とは分離されているため、
前記プライマリＰＣＩバス１０のトラヒックを低下させ
ることなく、特定の制御ができるようになっている。
【００２５】また、前記プライマリバス制御部１４およ
び前記セカンダリバス制御部１５は、それぞれ数段のデ
ータバッファであるライトＦＩＦＯ１６およびリードＦ
ＩＦＯ１７を有しており、前記プライマリＰＣＩバス１
０や前記セカンダリＰＣＩバス６を介して送受信される
リードデータおよびライトデータを一時的に蓄積できる
ようになっている。
び前記セカンダリバス制御部１５は、それぞれ数段のデ
ータバッファであるライトＦＩＦＯ１６およびリードＦ
ＩＦＯ１７を有しており、前記プライマリＰＣＩバス１
０や前記セカンダリＰＣＩバス６を介して送受信される
リードデータおよびライトデータを一時的に蓄積できる
ようになっている。
【００２６】このため、前記プライマリＰＣＩバス１０
からのライトアクセスおよびリードアクセスと、前記セ
カンダリＰＣＩバス６からのライトアクセスおよびリー
ドアクセスとが、同一時間に発生したとしても、いずれ
か一方のライト／リードアクセスデータを前記ライトＦ
ＩＦＯ１６あるいは前記リードＦＩＦＯ１７にストック
しておいて、他方のライト／リードアクセスデータを前
記データ記憶制御部１３に送信し、データ記憶部１２に
アクセスさせるようになっている。
からのライトアクセスおよびリードアクセスと、前記セ
カンダリＰＣＩバス６からのライトアクセスおよびリー
ドアクセスとが、同一時間に発生したとしても、いずれ
か一方のライト／リードアクセスデータを前記ライトＦ
ＩＦＯ１６あるいは前記リードＦＩＦＯ１７にストック
しておいて、他方のライト／リードアクセスデータを前
記データ記憶制御部１３に送信し、データ記憶部１２に
アクセスさせるようになっている。
【００２７】したがって、前記ホストシステムや前記外
部接続装置８のデータ送受信処理が滞りなく高速で行な
われるようになっている。
部接続装置８のデータ送受信処理が滞りなく高速で行な
われるようになっている。
【００２８】つぎに、本実施形態の作用について説明す
る。
る。
【００２９】本実施形態では、前記ファームＣＰＵ３
が、プログラムを実行する場合には、前記ＣＰＵローカ
ルバス４を介して前記プログラム記憶部２にアクセス
し、所定のプログラムを読み出してそのプログラムを実
行する。もし、ホストシステムから前記ファームＣＰＵ
３に特定のプログラム実行命令が発行された場合には、
このコマンドは、ホストＣＰＵから前記プライマリＰＣ
Ｉバス１０に送信され、前記プライマリバス／セカンダ
リバス制御部９の制御により、前記セカンダリＰＣＩバ
ス６に転送され、さらに、セカンダリバス／ＣＰＵロー
カルバス制御部５の制御により、前記ＣＰＵローカルバ
ス４に転送され、前記プログラム記憶部２に送信され
る。そして、このプログラム記憶部２上のコマンドを前
記ファームＣＰＵ３が読み出してそのプログラムを実行
する。
が、プログラムを実行する場合には、前記ＣＰＵローカ
ルバス４を介して前記プログラム記憶部２にアクセス
し、所定のプログラムを読み出してそのプログラムを実
行する。もし、ホストシステムから前記ファームＣＰＵ
３に特定のプログラム実行命令が発行された場合には、
このコマンドは、ホストＣＰＵから前記プライマリＰＣ
Ｉバス１０に送信され、前記プライマリバス／セカンダ
リバス制御部９の制御により、前記セカンダリＰＣＩバ
ス６に転送され、さらに、セカンダリバス／ＣＰＵロー
カルバス制御部５の制御により、前記ＣＰＵローカルバ
ス４に転送され、前記プログラム記憶部２に送信され
る。そして、このプログラム記憶部２上のコマンドを前
記ファームＣＰＵ３が読み出してそのプログラムを実行
する。
【００３０】また、このアクセス経路とは逆の流れを経
由して、前記ファームＣＰＵ３が前記ホストメモリ上の
プログラム実行命令を読み出してプログラムを実行する
こともできる。
由して、前記ファームＣＰＵ３が前記ホストメモリ上の
プログラム実行命令を読み出してプログラムを実行する
こともできる。
【００３１】そして、例えば、前記プログラムの内容が
ＳＣＳＩ等の外部接続装置に対する制御を実行させるも
のである場合には、前記ファームＣＰＵ３が前記ＳＣＳ
Ｉ制御部８ａ等の接続装置制御部８に対して制御実行命
令を発行し、前記ＣＰＵローカルバス４、前記セカンダ
リバス／ＣＰＵローカルバス制御部５、前記セカンダリ
ＰＣＩバス６および前記接続装置制御部８を経由してコ
マンドを伝達し、その接続装置制御部８が外部接続装置
を制御する。
ＳＣＳＩ等の外部接続装置に対する制御を実行させるも
のである場合には、前記ファームＣＰＵ３が前記ＳＣＳ
Ｉ制御部８ａ等の接続装置制御部８に対して制御実行命
令を発行し、前記ＣＰＵローカルバス４、前記セカンダ
リバス／ＣＰＵローカルバス制御部５、前記セカンダリ
ＰＣＩバス６および前記接続装置制御部８を経由してコ
マンドを伝達し、その接続装置制御部８が外部接続装置
を制御する。
【００３２】一方、前記ホストシステムが、前記プライ
マリＰＣＩバス１０を経由して前記データ記憶部１２に
対してデータ転送処理を行なう場合には、前記プライマ
リバス制御部１４および前記データ記憶制御部１３の各
制御により、前記プライマリＰＣＩバス１０と前記デー
タ記憶部１２との間でデータの送受信が行なわれる。
マリＰＣＩバス１０を経由して前記データ記憶部１２に
対してデータ転送処理を行なう場合には、前記プライマ
リバス制御部１４および前記データ記憶制御部１３の各
制御により、前記プライマリＰＣＩバス１０と前記デー
タ記憶部１２との間でデータの送受信が行なわれる。
【００３３】また、外部接続装置が、前記ＳＣＳＩ制御
部８ａやＬＡＮ制御部８ｂ等の接続装置制御部８を経由
して前記データ記憶部１２に対してデータ転送処理を行
なう場合には、前記セカンダリバス制御部１５および前
記データ記憶制御部１３の各制御により、前記接続装置
制御部８と前記データ記憶部１２との間でデータの送受
信が行なわれる。
部８ａやＬＡＮ制御部８ｂ等の接続装置制御部８を経由
して前記データ記憶部１２に対してデータ転送処理を行
なう場合には、前記セカンダリバス制御部１５および前
記データ記憶制御部１３の各制御により、前記接続装置
制御部８と前記データ記憶部１２との間でデータの送受
信が行なわれる。
【００３４】そして、もし、前記データ記憶部１２に対
して、前記プライマリＰＣＩバス１０側（前記ホストシ
ステム側）からのアクセスと、前記接続装置制御部８側
（前記外部接続装置側）からのアクセスとが、同一時間
に行われた場合には、前記プライマリバス制御部１４お
よび前記セカンダリバス制御部１５が、それぞれのアク
セスデータをライトデータであればライトＦＩＦＯ１６
にストックし、リードデータであればリードＦＩＦＯ１
７にストックする。そして、前記データ記憶制御部１３
の制御に従って、順次いずれかのデータを効率的に前記
データ記憶部１２にアクセスすることで、処理が停滞す
ることなく高速で応答できるようにしている。
して、前記プライマリＰＣＩバス１０側（前記ホストシ
ステム側）からのアクセスと、前記接続装置制御部８側
（前記外部接続装置側）からのアクセスとが、同一時間
に行われた場合には、前記プライマリバス制御部１４お
よび前記セカンダリバス制御部１５が、それぞれのアク
セスデータをライトデータであればライトＦＩＦＯ１６
にストックし、リードデータであればリードＦＩＦＯ１
７にストックする。そして、前記データ記憶制御部１３
の制御に従って、順次いずれかのデータを効率的に前記
データ記憶部１２にアクセスすることで、処理が停滞す
ることなく高速で応答できるようにしている。
【００３５】例えば、前記プライマリＰＣＩバス１０側
からリードアクセスがあり、前記接続装置制御部８側か
らライトアクセスがあるとすると、前記データ記憶制御
部１３が、リードアクセスを受けて前記データ記憶部１
２からデータを読み出して、前記プライマリバス制御部
１４の前記リードＦＩＦＯ１７に順次データを入力しス
トックする。このリードＦＩＦＯ１７にストックされた
リードデータは、順次前記プライマリＰＣＩバス１０に
出力されてホストシステム側に転送される。この間、前
記セカンダリバス制御部１５は、前記接続装置制御部８
側からのライトデータを前記ライトＦＩＦＯ１６にどん
どん入力してストックし、処理を進める。そして、前記
プライマリＰＣＩバス１０側のリードアクセスが終了す
ると、前記データ記憶制御部１３が前記ライトＦＩＦＯ
１６からライトデータを続々と読み出して前記データ記
憶部１２に格納する。
からリードアクセスがあり、前記接続装置制御部８側か
らライトアクセスがあるとすると、前記データ記憶制御
部１３が、リードアクセスを受けて前記データ記憶部１
２からデータを読み出して、前記プライマリバス制御部
１４の前記リードＦＩＦＯ１７に順次データを入力しス
トックする。このリードＦＩＦＯ１７にストックされた
リードデータは、順次前記プライマリＰＣＩバス１０に
出力されてホストシステム側に転送される。この間、前
記セカンダリバス制御部１５は、前記接続装置制御部８
側からのライトデータを前記ライトＦＩＦＯ１６にどん
どん入力してストックし、処理を進める。そして、前記
プライマリＰＣＩバス１０側のリードアクセスが終了す
ると、前記データ記憶制御部１３が前記ライトＦＩＦＯ
１６からライトデータを続々と読み出して前記データ記
憶部１２に格納する。
【００３６】また、もし、前記ライトＦＩＦＯ１６およ
び前記リードＦＩＦＯ１７とデータ記憶部１２との間の
メモリバスの転送速度が、前記プライマリＰＣＩバス１
０および前記セカンダリＰＣＩバス６よりも速い場合に
は、前記リードＦＩＦＯ１７に所定量のデータを入力し
た時点で、次のライトアクセスの実行に移るようにする
こともできる。
び前記リードＦＩＦＯ１７とデータ記憶部１２との間の
メモリバスの転送速度が、前記プライマリＰＣＩバス１
０および前記セカンダリＰＣＩバス６よりも速い場合に
は、前記リードＦＩＦＯ１７に所定量のデータを入力し
た時点で、次のライトアクセスの実行に移るようにする
こともできる。
【００３７】したがって、本発明の実施形態によれば、
前記プログラム記憶部２と前記データ記憶部１２とを分
離して物理的に別個の領域に配設しているため、プログ
ラム実行処理およびデータのリードライト処理をそれぞ
れ効率的かつ高速に行うことができる。
前記プログラム記憶部２と前記データ記憶部１２とを分
離して物理的に別個の領域に配設しているため、プログ
ラム実行処理およびデータのリードライト処理をそれぞ
れ効率的かつ高速に行うことができる。
【００３８】また、データ記憶部１２へデータアクセス
する経路が、プライマリＰＣＩバス１０からの経路とセ
カンダリＰＣＩバス６からの経路との２本形成されてい
るため、データ処理速度が著しく向上する。
する経路が、プライマリＰＣＩバス１０からの経路とセ
カンダリＰＣＩバス６からの経路との２本形成されてい
るため、データ処理速度が著しく向上する。
【００３９】さらに、前記プライマリＰＣＩバス１０を
制御するプライマリバス制御部１４および前記セカンダ
リＰＣＩバス６を制御するセカンダリバス制御部１５に
は、データバッファであるライトＦＩＦＯ１６およびリ
ードＦＩＦＯ１７が接続されているため、各経路を通し
てライトアクセスあるいはリードアクセスが同一時間に
発生しても、処理が停滞することがなく高速でデータア
クセスを処理することができる。
制御するプライマリバス制御部１４および前記セカンダ
リＰＣＩバス６を制御するセカンダリバス制御部１５に
は、データバッファであるライトＦＩＦＯ１６およびリ
ードＦＩＦＯ１７が接続されているため、各経路を通し
てライトアクセスあるいはリードアクセスが同一時間に
発生しても、処理が停滞することがなく高速でデータア
クセスを処理することができる。
【００４０】したがって、図２に示すように、本実施形
態のインテリジェント型ＰＣアドインボード１は、前記
ファームＣＰＵ３のプログラム処理と、前記外部接続装
置からのデータアクセス処理と、ホストシステムからの
アクセス処理とが、それぞれ別個独立に実行されるた
め、従来のインテリジェント型ＰＣアドインボード１に
おける各処理に比べて、処理速度を約３倍程度まで向上
させることができる。
態のインテリジェント型ＰＣアドインボード１は、前記
ファームＣＰＵ３のプログラム処理と、前記外部接続装
置からのデータアクセス処理と、ホストシステムからの
アクセス処理とが、それぞれ別個独立に実行されるた
め、従来のインテリジェント型ＰＣアドインボード１に
おける各処理に比べて、処理速度を約３倍程度まで向上
させることができる。
【００４１】なお、本発明は前記実施の形態のものに限
定されるものではなく、必要に応じて種々変更すること
が可能である。
定されるものではなく、必要に応じて種々変更すること
が可能である。
【００４２】
【発明の効果】以上述べたように本発明に係る請求項１
に記載のインテリジェント型ＰＣアドインボードによれ
ば、プログラム記憶部にアクセスするプログラム処理と
データ記憶部にアクセスするデータ転送処理とが、同一
時間に重なっても別々に処理を進めることができるた
め、各処理を効率的かつ高速に行うことができるし、デ
ータ記憶部へ独立した２つのアクセス経路が確保されて
いるため、より高速で応答することができる。
に記載のインテリジェント型ＰＣアドインボードによれ
ば、プログラム記憶部にアクセスするプログラム処理と
データ記憶部にアクセスするデータ転送処理とが、同一
時間に重なっても別々に処理を進めることができるた
め、各処理を効率的かつ高速に行うことができるし、デ
ータ記憶部へ独立した２つのアクセス経路が確保されて
いるため、より高速で応答することができる。
【００４３】また、請求項２に記載のインテリジェント
型ＰＣアドインボードによれば、請求項１に記載の発明
の効果に加えて、プライマリバスからのデータのリード
ライトアクセスとセカンダリバスからのデータのリード
ライトアクセスとが同一時間に発生しても、そのデータ
をバッファにストックできるため、データのリードライ
ト処理を停滞させることなく高速で応答し効率的にメモ
リアクセスを実行することができる。
型ＰＣアドインボードによれば、請求項１に記載の発明
の効果に加えて、プライマリバスからのデータのリード
ライトアクセスとセカンダリバスからのデータのリード
ライトアクセスとが同一時間に発生しても、そのデータ
をバッファにストックできるため、データのリードライ
ト処理を停滞させることなく高速で応答し効率的にメモ
リアクセスを実行することができる。
【図１】 本発明に係るインテリジェント型ＰＣアドイ
ンボードの実施形態を示すブロック図
ンボードの実施形態を示すブロック図
【図２】 本実施形態におけるファームＣＰＵ、外部接
続装置と接続する各制御部およびホストシステムの各処
理のタイミングチャートを示す図
続装置と接続する各制御部およびホストシステムの各処
理のタイミングチャートを示す図
【図３】 従来のインテリジェント型ＰＣアドインボー
ドを示すブロック図
ドを示すブロック図
【図４】 従来ののインテリジェント型ＰＣアドインボ
ードにおけるＣＰＵ、外部接続装置と接続する各制御部
およびホストシステムの各処理のタイミングチャートを
示す図
ードにおけるＣＰＵ、外部接続装置と接続する各制御部
およびホストシステムの各処理のタイミングチャートを
示す図
１ インテリジェント型ＰＣアドインボード ２ プログラム記憶部 ３ ファームＣＰＵ ４ ＣＰＵローカルバス ６ セカンダリＰＣＩバス １０ プライマリＰＣＩバス １２ データ記憶部 １３ データ記憶制御部 １４ プライマリバス制御部 １５ セカンダリバス制御部 １６ ライトＦＩＦＯ １７ リードＦＩＦＯ
Claims (2)
- 【請求項１】 所望のプログラムを記憶しているプログ
ラム記憶部および種々のデータを記憶するデータ記憶部
を有し、前記プログラム記憶部にそのプログラムを実行
するファームＣＰＵを接続し、このファームＣＰＵにホ
ストシステムのプログラム実行命令を送受信するための
実行命令送受信経路と外部接続装置を制御するための制
御命令を送受信するための制御命令送受信経路とを接続
し、前記データ記憶部にホストシステムおよび外部接続
装置とのアクセスデータを転送処理するためのアクセス
経路を接続しているインテリジェント型ＰＣアドインボ
ードであって、前記プログラム記憶部と前記データ記憶
部とを異なる領域に配設しているとともに、前記データ
記憶部に前記ホストシステムがプライマリバスを介して
アクセスする経路と前記外部接続装置がセカンダリバス
を介してアクセスする経路とを設けたことを特徴とする
インテリジェント型ＰＣアドインボード。 - 【請求項２】 前記プライマリバスおよび前記セカンダ
リバスから前記データ記憶部へのアクセスを制御するデ
ータ記憶制御部を有するとともに、このデータ記憶制御
部と前記プライマリバスとの間においてアクセスデータ
を一時的に格納するバッファを備えたプライマリバス制
御部および前記データ記憶制御部と前記セカンダリバス
との間においてアクセスデータを一時的に格納するバッ
ファを備えたセカンダリバス制御部を有することを特徴
とする請求項１に記載のインテリジェント型ＰＣアドイ
ンボード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205412A JP2000035939A (ja) | 1998-07-21 | 1998-07-21 | インテリジェント型ｐｃアドインボード |
| US09/358,190 US6385684B1 (en) | 1998-07-21 | 1999-07-21 | Intelligent PC add-in board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205412A JP2000035939A (ja) | 1998-07-21 | 1998-07-21 | インテリジェント型ｐｃアドインボード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000035939A true JP2000035939A (ja) | 2000-02-02 |
Family
ID=16506428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10205412A Withdrawn JP2000035939A (ja) | 1998-07-21 | 1998-07-21 | インテリジェント型ｐｃアドインボード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6385684B1 (ja) |
| JP (1) | JP2000035939A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103984663B (zh) * | 2014-06-03 | 2016-11-02 | 上海航天电子通讯设备研究所 | 一种并行体制的多样性星载电子设备 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH523000A (de) * | 1971-05-06 | 1972-05-15 | Inventio Ag | Vorrichtung zum Steckverbinden wenistens einer gedruckten Leiterplatte |
| US4428043A (en) * | 1981-08-24 | 1984-01-24 | Burroughs Corporation | Data communications network |
| DE3743639A1 (de) * | 1986-12-24 | 1988-07-07 | Mitsubishi Electric Corp | Ic-karte und system zur ueberpruefung ihrer funktionstuechtigkeit |
| US6006297A (en) * | 1992-01-14 | 1999-12-21 | Gemplus Card International | Computer PC-card able to perform internal programs |
| US5608876A (en) * | 1995-05-22 | 1997-03-04 | International Business Machines Corporation | Add-in board with enable-disable expansion ROM for PCI bus computers |
-
1998
- 1998-07-21 JP JP10205412A patent/JP2000035939A/ja not_active Withdrawn
-
1999
- 1999-07-21 US US09/358,190 patent/US6385684B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6385684B1 (en) | 2002-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |