JPH11110342A

JPH11110342A - バス接続方法及び装置

Info

Publication number: JPH11110342A
Application number: JP27288697A
Authority: JP
Inventors: Takashi Kiyono; 隆清野; Kazuya Hayashi; 和也林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-10-06
Filing date: 1997-10-06
Publication date: 1999-04-23

Abstract

(57)【要約】【課題】構成の大幅な変更を伴うこと無く、メインプロ
セッサから高速なシステムバスを介した低速デバイスの
リードアクセスを、高速なシステムバスの転送効率の低
下を抑制して実行可能なバス接続方法及び装置を実現す
る。【解決手段】ＰＣＩバス開放リードアクセスを行う場合
はＰＣＩバス３を介してバスブリッジ２０にリードアク
セスを行いホストブリッジ１０がＰＣＩバス３を開放す
る。この開放の間、他のＰＣＩバス上のデバイスのＰＣ
Ｉバス使用が可能で、ＰＣＩバスの使用効率が向上す
る。バスブリッジ２０は低速バスデバイス６からＡＣＫ
が帰りリードデータを読み出すと、ＰＣＩバス３のバス
権を要求し、ＰＣＩバス３を介して読み出したリードデ
ータをホストブリッジ１０にライトする。ホストブリッ
ジ１０はＰＣＩバス３を開放しメインプロセッサ１にリ
ードアクセスのデータを転送しメインプロセッサ１のリ
ードアクセスを終了する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、転送効率が互いに
異なる複数のバスを有するデータ処理システムに係わ
り、特に、高速なシステムバスの転送効率が低速なバス
により受ける影響を抑制し、システムの効率を向上する
バス接続方法及び装置に関する。

【０００２】

【従来の技術】データ処理システムが複数のバスを有
し、その複数のバスの転送速度が異なる場合、高速なシ
ステムバスの転送効率は、高速なシステムバス側から低
速なバス上の低速なデバイスに対するアクセスの際によ
って影響を受け、システムの効率を向上することができ
ないという問題がある。特に、最近システムバスとし
て、ＰＣＩ（Peripheral Component Interconnect）バ
スが登場し、その転送効率を生かしたシステムの構築が
要求されている。

【０００３】ＰＣＩバスは、クロック同期式のバスであ
って、クロック周波数３３ＭＨｚにおいて、最高転送速
度が１３３Ｍバイト／秒と高速なバスであり、パソコン
や産業用のコントローラのシステムバスとして使用され
てきている。また、上記ＰＣＩバスは事実上デファクト
スタンダードにて、ＰＣＩバスに直接接続できるＩＣが
増えてきている。例としては、イーサネットコントロー
ラやＳＣＳＩコントローラ、ＰＣＩｔｏＰＣＩブリッ
ジ、ＰＣＭＣＩＡコントローラ等があげられる。これら
のＩＣをＰＣＩバスに直接、複数個接続し、システムを
構築する形態が増えてきている。

【０００４】これに対し、従来から使用してきたデバイ
スは、直接ＰＣＩバスに接続できないので、従来から使
用している低速なバスに接続することとなる。この低速
なバスには、ＲＯＭ、ＲＡＭの他、非常にアクセス速度
の遅いデバイスも接続されることとなる。この低速なバ
スは、低速バス用のブリッジを介して、やはり、ＰＣＩ
バスと接続することになる。

【０００５】つまり、メインプロセッサはホストブリッ
ジを介してＰＣＩバスと接続されている。ホストブリッ
ジは、通常チップセットとして主メモリの制御を行う主
メモリＩ／ＦとメインプロセッサＩ／Ｆとシステムバス
Ｉ／Ｆとを持つ構成が一般的である。

【０００６】システムバスであるＰＣＩバスには、上記
イーサネットコントローラ等のＰＣＩバスデバイスが複
数個接続される。このシステムバスの転送効率は、シス
テムの性能に直接関与し、ＰＣＩバスはできるだけ効率
よく使用するために、ＰＣＩバスの転送占有時間を短く
することが大切である。

【０００７】ＰＣＩバスデバイスの１つであるバスブリ
ッジを、ＰＣＩバスと低速バスとの間に接続する。低速
バスには、低速バスデバイスが接続されており、アクセ
ス時間が非常に長いものであると考えられる。バスブリ
ッジ２０にはバスブリッジ側ＰＣＩ＿Ｉ／Ｆ、低速バス
ＩＦの機能があり、メインプロセッサからのアクセスを
システムバスのＰＣＩバスを介して低速バスに伝えるこ
とができる。

【０００８】複数のバスを使用する従来例としては、特
開平８−３１４８５０号公報に記載された「計算機シス
テムのバスブリッジ」がある。この公報記載の「計算機
システムのバスブリッジ」は、システムバスとＩ／Ｏバ
スとの間に接続され、各バス間のアクセスを制御する計
算機システムのバスブリッジにおいて、Ｉ／Ｏ機器の状
態によらず、ＣＰＵからＩ／Ｏ機器に対するライトアク
セスを終了させ、システムバス及びＩ／Ｏバスを効率的
に使用してシステム全体の高速化を可能とした計算機シ
ステムのバスブリッジを提供することを目的としてい
る。

【０００９】そして、上記目的を達成するため、バスブ
リッジに、記憶手段と、アクセス制御手段とを備える。
このアクセス手段は、システムバスからＩ／Ｏバス上の
Ｉ／Ｏ機器への書き込みアクセスがあったとき、Ｉ／Ｏ
機器がアクセス不可能な状態であれば、当該書き込み内
容を記憶手段に記憶させ、システムバスを解放する。ま
た、Ｉ／Ｏ機器がアクセス可能な状態となると、記憶手
段に記憶された書き込みアクセス内容に基づいて、当該
Ｉ／Ｏ機器に書き込みアクセスを実行する。

【００１０】また、高速バスと低速バスとを使用するデ
ータ処理システムの例としては、特開昭５７−９４８２
４号公報に記載された「バス変換装置を有するデータ処
理システム」がある。この公報記載のデータ処理システ
ムは、高速バスと低速バスとの間をバス変換装置を介し
て結合したデータ処理システムにおいて、低速入力装置
に対する読み出し処理あるいは書き込み処理のために、
高速バスが長時間占有され、高速バスに接続された高速
処理装置に対する処理が間に合わなくなり、オーバーラ
ンとなることを回避することを目的としている。

【００１１】上記目的を達成するために、高速バス上の
低速入出力装置に対応するアドレス情報あるいはアドレ
ス情報と書き込みデータとをラッチするレジスタを備
え、バス変換装置は、ラッチに対応して高速バスを解放
するバス解放信号を発生するように構成される。そし
て、低速入力装置に対して、読み出し又は書き込み処理
を実行し、この実行を待って、高速バス上にバス占有要
求を発する。このように構成すれば、バス変換装置がバ
ス解放信号を発生してから、バス占有要求までの間は、
高速バスの使用が可能となり、高速入出力装置等におい
て、非所望なオーバーラン状態となることが避けられ
る。

【００１２】

【発明が解決しようとする課題】ところで、ＰＣＩバス
を使用した、メインプロセッサからのライトサイクルに
おいては、ＰＣＩバスの機能の１つであるポステッドラ
イト方式が上げられる。これはメインプロセッサからの
ライトサイクルをＰＣＩのデバイスのバッファに書き込
んだ時点で、ＰＣＩのバス権を開放し、バッファに書き
込まれた内容をＰＣＩのデバイスが、順次アクセス実行
するものである。

【００１３】また、上述した特開平８−３１４８５０号
公報に記載された「計算機システムのバスブリッジ」に
おいても、ライトアクセス時における、システム全体の
高速化を可能とした計算機システムのバスブリッジを提
供するものである。

【００１４】ここで、メインプロセッサからの低速バス
デバイスへのリードアクセスを考えると、まずメインプ
ロセッサは、ホストブリッジを介してＰＣＩバスのバス
を占有し、バスブリッジに対しリードアクセスを伝え
る。バスブリッジはこれを受けて低速バスを介して、低
速バスデバイスに対してリードアクセスを行う。低速バ
スデバイスの長いアクセス時間を経て得られた、リード
データをバスブリッジはＰＣＩバスに伝える。この間、
ＰＣＩバスは占有されたままで、高速なシステムバスで
あるＰＣＩバスの転送効率を阻害する要因となる。

【００１５】ところが、上記従来例は、リードサイクル
に関して、低速デバイスに対して行う際の高速化の手法
が考慮されてはいなかった。

【００１６】これに対して、上記特開昭５７−９４８２
４号公報に記載された「バス変換装置を有するデータ処
理システム」にあっては、低速入力装置に対する読み出
しあるいは書き込み時における高速処理装置の非所望の
オーバーランを回避する技術が開示されている。

【００１７】しかしながら、上記「バス変換装置を有す
るデータ処理システム」においては、レジスタの読み出
し情報等のラッチに対応して、バス変換装置が高速バス
を解放するバス解放信号を発生しなければならない。こ
のバス解放信号を発生させるためには、高速バスをこの
バス解放信号に対応可能なものとする必要がある。した
がって、標準的な高速バスには適用することができず、
構成の大幅な変更が必要であった。

【００１８】本発明の目的は、転送効率が互いに異なる
複数のバスを有するデータ処理システムにおいて、構成
の大幅な変更を伴うこと無く、メインプロセッサからの
高速なシステムバスを介した低速デバイスのリードアク
セスを高速なシステムバスの転送効率の低下を抑制して
実行し、システム効率を向上可能なバス接続方法及び装
置を実現することである。

【００１９】

【課題を解決するための手段】

（１）上記目的を達成するために、本発明は、次のよう
に構成される。すなわち、メインプロセッサと、高速な
デバイスが接続されるシステムバスと、低速なデバイス
が接続される低速バスと、上記システムバスと低速バス
との間に接続されるバスブリッジとを有するデータ処理
システムのバス接続方法において、上記メインプロセッ
サからの指令に基づいて、少なくともシステムバスを制
御するホストブリッジを、上記メインプロセッサとシス
テムバスとの間に接続し、メインプロッセッサからの上
記低速なデバイスへのリードアクセスを、ホストブリッ
ジが上記システムバス介してリードアクセスとしてバス
ブリッジに伝えた後に、一旦、上記システムバスを開放
し、上記バスブリッジが低速デバイスのリードアクセス
を行い、読み出したリードデータをシステムバスを占有
して上記ホストブリッジに書き込み、ホストブリッジは
書き込んだデータを上記リードデータとしてメインプロ
ッセッサに伝える。

【００２０】メインプロッセッサからの低速なデバイス
へのリードアクセスを、ホストブリッジがシステムバス
介してリードアクセスとしてバスブリッジに伝えた後
に、一旦、システムバスを開放し、バスブリッジが低速
デバイスのリードアクセスを行う。このシステムバスの
開放の間、高速なデバイスはシステムバスを有効に使用
することができる。したがって、バスブリッジが高速バ
スを開放するための特別な開放信号を高速バスに発生す
る必要がないので、構成の大幅な変更を伴うこと無く、
メインプロセッサからの高速なシステムバスを介した低
速デバイスのリードアクセスを高速なシステムバスの転
送効率の低下を抑制して実行できる。

【００２１】（２）また、メインプロセッサと、高速な
デバイスが接続されるシステムバスと、低速なデバイス
が接続される低速バスと、上記システムバスと低速バス
との間に接続されるバスブリッジとを有するデータ処理
システムのバス接続方法において、上記メインプロセッ
サからの指令に基づいて、少なくともシステムバスを制
御するホストブリッジを、上記メインプロセッサとシス
テムバスとの間に接続し、メインプロッセッサからの上
記低速なデバイスへのリードアクセスを、ホストブリッ
ジが上記システムバス介してライトアクセスとしてバス
ブリッジに伝えた後に上記システムバスを開放し、上記
バスブリッジが低速デバイスのリードアクセスを行い、
読み出したリードデータをシステムバスを占有して上記
ホストブリッジに書き込み、ホストブリッジが書き込ん
だデータを上記リードデータとしてメインプロッセッサ
に伝える。

【００２２】（３）好ましくは、上記（１）又は（２）
において、メインプロッセッサからの低速なデバイスへ
のリードアクセスのアドレス領域を設定するレジスタ
を、上記ホストブリッジとバスブリッジとに、それぞれ
備えられ、上記低速なデバイスのうち、リードアクセス
時間が所定時間より長い低速なデバイスと、リードアク
セス時間が上記所定時間より短い低速なデバイスとに分
けて、上記レジスタに設定し、上記ホストブリッジは、
上記メインプロッセッサから上記所定時間よりも長い低
速なデバイスにリードアクセスが要求されたときにの
み、一旦、上記システムバスを開放する。

【００２３】ホストブリッジは、メインプロッセッサか
ら所定時間よりも長い低速なデバイスにリードアクセス
が要求されたときにのみ、一旦、システムバスを開放す
るので、低速デバイスのうち、比較的にリードアクセス
時間が短いものについては、一旦、高速バスを開放させ
るという制御動作が不要となり、制御動作を省略するこ
とができる。

【００２４】（４）また、メインプロセッサと、高速な
デバイスが接続されるシステムバスと、低速なデバイス
が接続される低速バスとを有するデータ処理システムの
バス接続装置において、上記メインプロセッサとシステ
ムバスとの間に接続され、上記メインプロセッサからの
指令に基づいて、少なくともシステムバスを制御するホ
ストブリッジと、上記システムバスと低速バスとの間に
接続され、上記ホストブリッジからの指令に基づいて、
上記低速バスを介して低速デバイスを制御するバスブリ
ッジと、を備え、上記ホストブリッジは、上記メインプ
ロッセッサからの上記低速なデバイスへのリードアクセ
スを、上記システムバス介してリードアクセスとしてバ
スブリッジに伝えた後に、一旦、上記システムバスを開
放し、上記バスブリッジは低速デバイスのリードアクセ
スを行い、読み出したリードデータをシステムバスを占
有して上記ホストブリッジに書き込み、ホストブリッジ
は書き込んだデータをリードデータとしてメインプロセ
ッサに伝える。

【００２５】（５）好ましくは、上記（４）において、
上記ホストブリッジは、メインプロッセッサからの低速
なデバイスへのリードアクセスのアドレス領域を設定す
るレジスタを有し、上記バスブリッジは、メインプロッ
セッサからの低速なデバイスへのリードアクセスのアド
レス領域を設定するレジスタを有し、上記低速なデバイ
スのうち、リードアクセス時間が所定時間より長い低速
なデバイスと、リードアクセス時間が上記所定時間より
短い低速なデバイスとに分けて、上記レジスタに設定
し、上記ホストブリッジは、上記メインプロッセッサか
ら上記所定時間よりも長い低速なデバイスにリードアク
セスが要求されたときにのみ、一旦、上記システムバス
を開放する。

【００２６】

【発明の実施の形態】本発明の実施形態を、添付図面を
用いて説明する。（発明の実施の形態１）図１は、本発明の第１の実施形
態であるバス接続方法を実施するバス接続装置の概略構
成図であり、システムが複数のバスを有し、その複数の
バスの転送速度が異なる構成となっている。上記複数の
バスは、高速なシステムバスとして汎用的な高速システ
ムバスであるＰＣＩバス３と、低速なバスである低速バ
ス５とを有する。メインプロセッサ１はホストブリッジ
１０を介して主メモリ２とＰＣＩバス３に接続する構成
となっている。。

【００２７】ホストブリッジ１０は、メインプロセッサ
Ｉ／Ｆ１１と、ホストブリッジ制御回路１２と、主メモ
リＩ／Ｆ１３と、ホストリード制御回路３０と、ホスト
ブリッジ側ＰＣＩ＿Ｉ／Ｆ１４とを備えている。そし
て、ＰＣＩバス３にはホストブリッジ１０の他に、複数
のＰＣＩバスデバイス４が接続される。このＰＣＩバス
デバイス４は前述のように、イーサネットコントローラ
やＳＣＳＩコントローラ等のＬＳＩが市販されており、
ＰＣＩバス３のマスタになり得る。

【００２８】従って、メインプロセッサ１がマスタとな
ってアクセスしていない時に、上記ＰＣＩバスデバイス
４がＰＣＩバス３のマスタとなってアクセスすることが
できる。このため、ＰＣＩバス３のバスを長時間占有す
ることは、システムの性能に大きく影響を与えることに
なる。

【００２９】また、現状では全てのデバイスが、ＰＣＩ
バス３に直接接続できるわけではなく、ＲＡＭやＲＯＭ
等のデバイスをはじめ、通信関係のデバイス等をなんら
かの方法にて接続する必要がある。そのために、ＰＣＩ
バス３にバスブリッジ２０を介し、低速バス５をつな
ぎ、上記ＲＡＭやＲＯＭ等のデバイスをはじめ通信関係
の低速バスデバイス６を接続する。

【００３０】バスブリッジ２０は、バスブリッジ側ＰＣ
Ｉ＿Ｉ／Ｆ２１と、低速バスＩ／Ｆ２２と、バスブリッ
ジリード制御回路４０とを備えている。

【００３１】図２は、ホストブリッジ２０のホストリー
ド制御回路３０の概略構成図であり、図３はバスブリッ
ジ２０のバスブリッジリード制御回路４０の概略構成図
である。まず、図２において、ホストリード制御回路
３０は、メインプロセッサ１からアクセスできる比較ア
ドレスレジスタ３１を有し、低速バスデバイス６の存在
するアドレス領域が設定できるものとする。

【００３２】この比較アドレスレジスタ３１に設定され
たアドレス領域は比較器３２にて、実際にメインプロセ
ッサ１からリードアクセスしたアドレスと比較して、比
較アドレスレジスタ３１に設定されたアドレス領域に含
まれる時、すなわち低速バスデバイス６アクセス時に、
ＰＣＩバス３を開放するアクセス方法をとる時（以降は
ＰＣＩバス開放リードアクセスと称する）、その比較結
果を比較結果レジスタ３３にラッチする。

【００３３】この比較結果レジスタ３３の内容により、
マスタ制御回路３４とリードデータセレクト回路３７を
使用するか否かを判断する。ＰＣＩバス開放リードアク
セスの際は、マスタ制御回路３４によりメインプロセッ
サ１に対してＷＡＩＴにてアクセスを終了させずに、Ｐ
ＣＩバス３にリードアクセスを行い、リードデータが来
なくとも、マスタ制御回路３４は一旦ＰＣＩバス３を開
放する。

【００３４】そして、バスブリッジ２０からリードデー
タをライトしてきたならば、ＰＣＩアドレスデコーダ３
５にてアドレスデコードを行い、リードデータ保持レジ
スタ３６にリードデータをラッチし、リードデータセレ
クト回路３７を介して、メインプロセッサ１に、リード
アクセスのデータとして送る。このときに、ホストブリ
ッジ１０は、メインプロセッサ１に対してのＷＡＩＴも
解除する。

【００３５】図３において、バスブリッジリード制御回
路４０は、メインプロセッサ１からアクセスできる比較
アドレスレジスタ４１を有し、比較アドレスレジスタ３
１に設定した低速バスデバイス６の存在するアドレス領
域と同じアドレスを設定する。この比較アドレスレジス
タ４１に設定されたアドレス領域は、比較器４２にて、
実際にメインプロセッサ１からリードアクセスしたアド
レスと比較され、比較アドレスレジスタ４１に設定され
たアドレス領域に含まれる時、すなわちＰＣＩバス開放
リードアクセスの時、その比較結果を比較結果レジスタ
４３にラッチする。

【００３６】この比較結果レジスタ４３の内容により、
低速バスリードアドレス保持レジスタ４４とリードアク
セス制御回路４５を使用するか否かを判断する。ＰＣＩ
バス開放リードアクセスの際は、リードアクセスのアド
レスを低速バスリードアドレス保持レジスタ４４に保持
する。この際、ホストブリッジ１０により、ＰＣＩバス
３は開放されている。その後、低速バスリードアドレス
保持レジスタ４４に保持されたアドレスにて、低速バス
デバイス６に対するリードアクセスを行う。

【００３７】リードアクセス制御回路４５により低速バ
スデバイス６とのアクセスを行い、リードデータを読み
出したら、ＰＣＩバス３の使用を要求して、ＰＣＩバス
３を介して、読み出したリードデータをホストブリッジ
１０にライトする。この時のライトアクセスアドレス
は、ＰＣＩライトアドレス保持レジスタ４６に保持して
ある、ホストブリッジ１０のリードデータ保持レジスタ
３６のレジスタのアドレスにて行う。

【００３８】このライトアクセスアドレスは、ＰＣＩラ
イトアドレスセレクト回路４７でセレクトされＰＣＩバ
ス３に伝える。このライトアクセスは、上記の様に、ホ
ストリード制御回路３０にて、メインプロセッサ１に対
して、リードアクセスのデータとして送る。

【００３９】この一連の動作を図４及び図５の動作フロ
ーチャートにて説明する。図４は、初期設定の動作フロ
ーチャートであり、ステップ１００において、ホストリ
ード制御回路３０の比較アドレスレジスタ３１に対し
て、メインプロセッサ１から低速バスデバイス６の存在
するアドレス領域を設定する。そして、ステップ１０１
において、バスブリッジリード制御回路４０の比較アド
レスレジスタ４１に対して、メインプロセッサ１から低
速バスデバイス６の存在するアドレス領域を設定する。
このアドレス領域に対してのみＰＣＩバス開放リードア
クセスを行う。これは、実際のＰＣＩバス開放リードア
クセスを行う前に設定が必要である。

【００４０】図５は、実際のＰＣＩバス開放リードアク
セスを行う時の動作フローチャートである。図５のステ
ップ２００において、メインプロセッサ１のリードアク
セスと比較アドレスレジスタ３１に設定されたアドレス
領域とを比較器３２にて比較しＰＣＩバス開放リードア
クセスを行うかどうかを判定する。比較結果が、上記ア
ドレス領域と異なる場合は、ステップ２０１において、
ＰＣＩバス開放リードアクセスを行わず、通常のリード
アクセスを行う。

【００４１】ＰＣＩバス開放リードアクセスを行う場合
は、ステップ２０２において、マスタ制御回路３４によ
りメインプロセッサ１に対してＷＡＩＴにてアクセスを
終了させずに、リード状態を保持する。そして、ステッ
プ２０３において、ＰＣＩバス３を介してバスブリッジ
２０にリードアクセスを行う。

【００４２】次に、ステップ２０４において、バスブリ
ッジリード制御回路４０は、比較アドレスレジスタ４１
に設定されたアドレス領域と実際のリードアクセスのア
ドレスと比較器４２にて比較して、比較アドレスレジス
タ４１に設定されたアドレス領域に含まれる時、すなわ
ちＰＣＩバス開放リードアクセスの時、その比較結果を
比較結果レジスタ４３にラッチする。

【００４３】そして、ステップ２０５において、ＰＣＩ
バス開放リードアクセスの際は、リードアクセスのアド
レスを低速バスリードアドレス保持レジスタ４４に保持
して、一旦、ホストブリッジ１０によりＰＣＩバス３が
開放される。この開放している間、他のＰＣＩバス上の
デバイスのＰＣＩバス使用が可能となり、ＰＣＩバスの
使用効率が向上する。

【００４４】その後、ステップ２０６において、低速バ
スリードアドレス保持レジスタ４４に保持されたアドレ
スにて、低速バスデバイス６に対するリードアクセスを
行う。そして、ステップ２０７、２０８において、リー
ドアクセス制御回路４５により低速バスデバイス６との
アクセス状態を監視し、ＡＣＫが帰ってきてリードデー
タを読み出したら、ＰＣＩバス３のバス権を要求して、
ＰＣＩバス３を介して、読み出したリードデータをホス
トブリッジ１０のリードデータ保持レジスタ３６にライ
トする。

【００４５】この時のホストブリッジ１０へのライトア
クセスアドレスは、ＰＣＩライトアドレス保持レジスタ
４６に保持してあるものを使用し行う。そして、ステッ
プ２０９において、ＰＣＩバス３を開放し、ステップ２
１０において、ホストリード制御回路３０にて、メイン
プロセッサ１に対して、リードアクセスのデータとして
転送しメインプロセッサ１のリードアクセスを終了す
る。

【００４６】以上の動作により、メインプロセッサ１の
リードアクセスを行うが、ＰＣＩバス３はそのリードア
クセス時間の間、占有されることなく、低速バスデバイ
ス６のデータ読み出し動作の間は、ＰＣＩバスが開放さ
れているので、有効にＰＣＩバスを使用することができ
る。

【００４７】つまり、転送効率が互いに異なる複数のバ
スを有するデータ処理システムにおいて、バスブリッジ
２０がＰＣＩバス（高速バス）を開放するための特別な
開放信号を高速バスに発生する必要がないので、構成の
大幅な変更を伴うこと無く、メインプロセッサからの高
速なシステムバスを介した低速デバイスのリードアクセ
スを高速なシステムバスの転送効率の低下を抑制して実
行でき、システム効率を向上可能なバス接続方法及び装
置を実現することができる。

【００４８】また、初期設定において、比較アドレスレ
ジスタ３１と比較アドレスレジスタ４１に対して、メイ
ンプロセッサ１から低速バスデバイス６の存在するアド
レス領域を設定するが、このアドレス領域に対してのみ
ＰＣＩバス開放リードアクセスを行う事ができるので、
同じ低速バス上のデバイスでも、特に低速なデバイス
と、高速デバイスが混在する時は、低速なデバイスのみ
を指定してＰＣＩバス開放リードアクセスを行うことが
可能となる。

【００４９】（発明の実施の形態２）上述した第１の実
施形態においては、システムが複数のバスを有し、その
複数のバスの転送速度が異なる構成（図１）において、
ＰＣＩバス開放リードアクセスを行う時に、メインプロ
セッサ１からのリードアクセスをマスタ制御回路３４が
受けて、ＰＣＩバス３を介してバスブリッジ２０にリー
ドアクセスを行うが、第２の実施形態では、リードアク
セスをライトアクセスとして、バスブリッジ２０に対し
アクセスを行うことを特徴とする。

【００５０】以下、第２の実施形態の動作を説明する。
なお、第２の実施形態であるバス接続装置の概略構成
は、図１に示した第１の実施形態と同様となるので、こ
の第２の実施形態においても、図１〜図３を参照して説
明する。

【００５１】図１〜図３において、メインプロセッサ１
のリードアクセスと比較アドレスレジスタ３１に設定さ
れたアドレス領域とを比較器３２にて比較し、ＰＣＩバ
ス開放リードアクセスを行うかどうかを判定する。そし
て、比較結果が、上記アドレス領域と異なる場合は、Ｐ
ＣＩバス開放リードアクセスを行わず、通常のリードア
クセスを行う。

【００５２】ＰＣＩバス開放リードアクセスを行う場合
は、マスタ制御回路３４によりメインプロセッサ１に対
してＷＡＩＴにてアクセスを終了させずに、リード状態
を保持する。そして、ＰＣＩバス３を介してバスブリッ
ジ２０にライトアクセスを行う。バスブリッジリード制
御回路４０は、比較アドレスレジスタ４１に設定された
アドレス領域とホストブリッジ１０からのライトアクセ
スのアドレスと比較器４２にて比較して、比較アドレス
レジスタ４１に設定されたアドレス領域に含まれる時、
すなわちＰＣＩバス開放リードアクセスの時、その比較
結果を比較結果レジスタ４３にラッチする。

【００５３】ＰＣＩバス開放リードアクセスの際は、Ｐ
ＣＩバス開放リードアクセスのアドレスを低速バスリー
ドアドレス保持レジスタ４４に保持して、ホストブリッ
ッジ１０が、一旦ＰＣＩバス３を開放する。この開放し
ている間、他のＰＣＩバス上のデバイスのＰＣＩバス使
用が可能となり、ＰＣＩバスの使用効率が向上する。

【００５４】その後、低速バスリードアドレス保持レジ
スタ４４に保持されたアドレスにて、低速バスデバイス
６に対するリードアクセスを行う。リードアクセス制御
回路４５により低速バスデバイス６とのアクセス状態を
監視し、ＡＣＫが帰ってきてリードデータを読み出した
ら、ＰＣＩバス３のバス権を再度要求して、ＰＣＩバス
３を介して、読み出したリードデータをホストブリッジ
１０にライトする。この時のホストブリッジ１０へのラ
イトアクセスアドレスは、ＰＣＩライトアドレス保持レ
ジスタ４６に保持してあるものを使用し行う。

【００５５】このライトアクセスは、上記の様に、ホス
トリード制御回路３０にて、メインプロセッサ１に対し
て、リードアクセスのデータとして転送しメインプロセ
ッサ１のリードアクセスを終了する。

【００５６】以上の動作により、メインプロセッサ１の
リードアクセスを行うが、ＰＣＩバス３はそのリードア
クセス時間の間占有されることなく、低速バスデバイス
６のデータ読み出し動作の間は、ＰＣＩバスが開放され
ているので、有効にＰＣＩバスを使用することができ
る。つまり、この第２の実施形態においても、第１実施
形態と同様な効果を有するバス接続方法及び装置を実現
することができる。

【００５７】なお、本発明の第３の実施形態としては次
のものがある。すなわち、メインプロッセッサ１からの
低速なデバイス６へのリードアクセスのアドレス領域を
設定するレジスタを、ホストブリッジ１０とバスブリッ
ジ２０とに、それぞれ備える。低速なデバイス６のう
ち、リードアクセス時間が所定時間より長い低速なデバ
イスと、リードアクセス時間が所定時間より短い低速な
デバイスとに分けて、ホストブリッジ１０とバスブリッ
ジ２０とのそれぞれのレジスタに設定する。

【００５８】そして、ホストブリッジ１０は、メインプ
ロッセッサ１から所定時間よりも長い低速なデバイスに
リードアクセスが要求されたときにのみ、一旦、ＰＣＩ
バスを開放し、ホストブリッジ１０は、メインプロッセ
ッサ１から所定時間よりも短い低速なデバイスにリード
アクセスが要求されたときは、ＰＣＩバスを開放する動
作は行わないように構成する。

【００５９】このように構成された第３の実施形態にお
いても、上述した第１及び第２の実施形態と同様な効果
を得ることができる。また、低速デバイス６のうち、比
較的にリードアクセス時間が短いものについては、一旦
ＰＣＩバス３を開放させるという制御動作が不要とな
り、制御動作を省略することができる。

【００６０】

【発明の効果】本発明は、以上説明したように構成され
ているため、次のような効果がある。転送効率が互いに
異なる複数のバスを有するデータ処理システムにおい
て、バスブリッジがＰＣＩバス（高速バス）を開放する
ための特別な開放信号を高速バスに発生する必要がない
ので、構成の大幅な変更を伴うこと無く、メインプロセ
ッサからの高速なシステムバスを介した低速デバイスの
リードアクセスを高速なシステムバスの転送効率の低下
を抑制して実行でき、システム効率を向上可能なバス接
続方法及び装置を実現することができる。

【００６１】また、低速なデバイスのうち、リードアク
セス時間が所定時間より長い低速なデバイスと、リード
アクセス時間が所定時間より短い低速なデバイスとに分
けて、ホストブリッジは、メインプロッセッサから上記
所定時間よりも長い低速なデバイスにリードアクセスが
要求されたときにのみ、一旦、上記システムバスを開放
するように構成すれば、低速デバイスのうち、比較的に
リードアクセス時間が短いものについては、一旦、高速
バスを開放させるという制御動作が不要となり、制御動
作を省略することができる。

【図面の簡単な説明】

【図１】本発明の実施形態であるバス接続装置の概略構
成図である。

【図２】図１の例におけるホストリード制御回路の概略
構成図である。

【図３】図１の例におけるバスブリッジリード制御回路
の概略構成図である。

【図４】低速バスデバイスのリードアクセスにおける初
期設定動作のフローチャートである。

【図５】ＰＣＩバス開放リードアクセス動作フローチャ
ートである。

【符号の簡単な説明】

１メインプロセッサ２主メモリ３ＰＣＩバス４ＰＣＩバスデバイス５低速バス６低速バスデバイス１０ホストブリッジ１１メインプロセッサＩ／Ｆ１２ホストブリッジ制御回路１３主メモリＩ／Ｆ１４ホストブリッジ側ＰＣＩ＿Ｉ／Ｆ２０バスブリッジ２１バスブリッジ側ＰＣＩ＿Ｉ／Ｆ２２低速バスＩ／Ｆ３０ホストリード制御回路３１比較アドレスレジスタ３２比較器３３比較結果レジスタ３４マスタ制御回路３５ＰＣＩアドレスデコーダ３６リードデータ保持レジスタ３７リードデータセレクト回路４０バスブリッジリード制御回路４１比較アドレスレジスタ４２比較器４３比較結果レジスタ４４低速バスリードアドレス保持レジスタ４５リードアクセス制御回路４６ＰＣＩライトアドレス保持レジスタ４７ＰＣＩライトアドレスセレクト回路

Claims

【特許請求の範囲】

【請求項１】メインプロセッサと、高速なデバイスが接
続されるシステムバスと、低速なデバイスが接続される
低速バスと、上記システムバスと低速バスとの間に接続
されるバスブリッジとを有するデータ処理システムのバ
ス接続方法において、上記メインプロセッサからの指令に基づいて、少なくと
もシステムバスを制御するホストブリッジを、上記メイ
ンプロセッサとシステムバスとの間に接続し、メインプ
ロッセッサからの上記低速なデバイスへのリードアクセ
スを、ホストブリッジが上記システムバス介してリード
アクセスとしてバスブリッジに伝えた後に、一旦、上記
システムバスを開放し、上記バスブリッジが低速デバイ
スのリードアクセスを行い、読み出したリードデータを
システムバスを占有して上記ホストブリッジに書き込
み、ホストブリッジは書き込んだデータを上記リードデ
ータとしてメインプロッセッサに伝えることを特徴とす
るバス接続方法。
【請求項２】メインプロセッサと、高速なデバイスが接
続されるシステムバスと、低速なデバイスが接続される
低速バスと、上記システムバスと低速バスとの間に接続
されるバスブリッジとを有するデータ処理システムのバ
ス接続方法において、上記メインプロセッサからの指令に基づいて、少なくと
もシステムバスを制御するホストブリッジを、上記メイ
ンプロセッサとシステムバスとの間に接続し、メインプ
ロッセッサからの上記低速なデバイスへのリードアクセ
スを、ホストブリッジが上記システムバス介してライト
アクセスとしてバスブリッジに伝えた後に上記システム
バスを開放し、上記バスブリッジが低速デバイスのリー
ドアクセスを行い、読み出したリードデータをシステム
バスを占有して上記ホストブリッジに書き込み、ホスト
ブリッジが書き込んだデータを上記リードデータとして
メインプロッセッサに伝えることを特徴とするバス接続
方法。
【請求項３】請求項１又は２記載のバス接続方法におい
て、メインプロッセッサからの低速なデバイスへのリー
ドアクセスのアドレス領域を設定するレジスタを、上記
ホストブリッジとバスブリッジとに、それぞれ備えら
れ、上記低速なデバイスのうち、リードアクセス時間が
所定時間より長い低速なデバイスと、リードアクセス時
間が上記所定時間より短い低速なデバイスとに分けて、
上記レジスタに設定し、上記ホストブリッジは、上記メ
インプロッセッサから上記所定時間よりも長い低速なデ
バイスにリードアクセスが要求されたときにのみ、一
旦、上記システムバスを開放することを特徴とするバス
接続方法。
【請求項４】メインプロセッサと、高速なデバイスが接
続されるシステムバスと、低速なデバイスが接続される
低速バスとを有するデータ処理システムのバス接続装置
において、上記メインプロセッサとシステムバスとの間に接続さ
れ、上記メインプロセッサからの指令に基づいて、少な
くともシステムバスを制御するホストブリッジと、上記システムバスと低速バスとの間に接続され、上記ホ
ストブリッジからの指令に基づいて、上記低速バスを介
して低速デバイスを制御するバスブリッジと、を備え、上記ホストブリッジは、上記メインプロッセッサからの
上記低速なデバイスへのリードアクセスを、上記システ
ムバス介してリードアクセスとしてバスブリッジに伝え
た後に、一旦、上記システムバスを開放し、上記バスブ
リッジは低速デバイスのリードアクセスを行い、読み出
したリードデータをシステムバスを占有して上記ホスト
ブリッジに書き込み、ホストブリッジは書き込んだデー
タをリードデータとしてメインプロセッサに伝えること
を特徴とするバス接続装置。
【請求項５】請求項４記載のバス接続装置において、上
記ホストブリッジは、メインプロッセッサからの低速な
デバイスへのリードアクセスのアドレス領域を設定する
レジスタを有し、上記バスブリッジは、メインプロッセ
ッサからの低速なデバイスへのリードアクセスのアドレ
ス領域を設定するレジスタを有し、上記低速なデバイス
のうち、リードアクセス時間が所定時間より長い低速な
デバイスと、リードアクセス時間が上記所定時間より短
い低速なデバイスとに分けて、上記レジスタに設定し、
上記ホストブリッジは、上記メインプロッセッサから上
記所定時間よりも長い低速なデバイスにリードアクセス
が要求されたときにのみ、一旦、上記システムバスを開
放することを特徴とするバス接続装置。