CN218996035U - 一种配合xmda使用的rdma高速数据传输系统 - Google Patents

Abstract

本实用新型涉及一种配合XMDA使用的RDMA高速数据传输系统，该数据传输系统包括ZYNQ、与ZYNQ通过PCIE接口连接的Jetson嵌入式开发板和与ZYNQ通过DDR3接口连接的DDR3固态存储器，Jetson嵌入式开发板包括CPU和GPU，CPU包括用户层和与用户层数据交互的RDMA内核驱动；其中，ZYNQ包括XDMA、FIFO IP核、用户侧、AXI CROSSBAR IP核、DDR3IP核和外部管脚；XDMA与外部管脚连接；FIFO IP核与XDMA通过AXI接口连接；AXI CROSSBAR IP核通过AXI接口分别与FIFO IP核和用户侧连接。

Description

一种配合XMDA使用的RDMA高速数据传输系统

技术领域

本实用新型属于数字信号处理领域，涉及一种配合XMDA使用的RDMA高速数据传输系统。

背景技术

在5G信息量急速增大的环境下，高速数据传输一直是重点关注的。在数据传输系统中，数据传输总线协议一开始遵循ISA(工业标准体系结构)总线，由于它只能支持16位I/O(输入/输出)设备，最大的传输速度也只有16MB/s，已经跟不上高速发展的数据传输领域而被淘汰。第二代传输协议是PCI(外设部件互连标准)总线，采用并行传输，通用性和开发性更强，但最高速度只有133MB/s。而使用PCIE的XDMA通信能够增大数据传输的速度。现被广泛用于大型服务器，或者嵌入式系统。

虽然使用XDMA传输数据的方式虽然可以增大数据传输的速度，但却不能减少CPU的负担。因而，在数据传输过程中如何减少CPU负荷来提高整个数据传输的速度和效率。

实用新型内容

有鉴于此，本实用新型的目的在于提供一种配合XMDA使用的RDMA高速数据传输系统，使在进行XDMA高速数据传输时CPU能够空闲出来进行其它线程的运行，从而提高整个系统的运行效率。

为达到上述目的，本实用新型提供一种配合XMDA使用的RDMA高速数据传输系统，其中，该数据传输系统包括ZYNQ、与所述ZYNQ通过PCIE接口连接的Jetson嵌入式开发板和与所述ZYNQ通过DDR3接口连接的DDR3固态存储器，所述Jetson嵌入式开发板包括CPU和GPU，所述CPU包括用户层和与所述用户层数据交互的RDMA内核驱动；其中，所述ZYNQ包括XDMA、FIFO IP核、用户侧、AXI CROSSBAR IP核、DDR3 IP核和外部管脚；所述XDMA与所述外部管脚连接；所述FIFO IP核与所述XDMA通过AXI接口连接；所述AXI CROSSBAR IP核通过AXI接口分别与所述FIFO IP核和所述用户侧连接；所述DDR3 IP核与所述AXI CROSSBAR IP核通过AXI接口连接；所述RDMA驱动通过PCIE接口直接访问DDR3固态存储器；所述CPU通过PCIE总线与所述XDMA连接。

优选地，所述GPU包括源地址内存区和目的地址内存区，用户层用于控制RDMA驱动通过PCIE接口直接访问DDR3固态存储器的数据；所述XDMA控制所述源地址内存区向DDR3固态存储器写入数据，所述XDMA控制所述目的地址内存区从DDR3固态存储器读取数据。

优选地，所述FIFO IP核为双时钟的FIFO IP核，所述FIFO IP核的输入端为XDMA的时钟和数据位宽，其输出端为DDR3固态存储器的写入时钟和写入数据位宽。

本实用新型的有益效果在于：本实用新型所述的技术方案将RDMA与XDMA技术相结合，能够避免在进行数据传输时CPU的占用，得以让CPU处理其它的线程，使得整体系统性能得以提升。

附图说明

为了使本实用新型的目的、技术方案和有益效果更加清楚，本实用新型提供如下附图进行说明：

图1为本实用新型所述一种配合XMDA使用的RDMA高速数据传输系统的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护范围。

现有使用XDMA传输数据的方式虽然可以增大数据传输的速度，但却不能减少CPU的负担，在数据传输的过程中CPU需要通过PCIE总线向XDMA的H2C接口或者C2H接口不断的进行源地址和数据的写入。在实用新型所述数据以5G数据为例。

如图1所示，本实用新型实施例提供一种配合XMDA使用的RDMA高速数据传输系统，其中，该数据传输系统包括ZYNQ20、与所述ZYNQ通过PCIE接口连接的Jetson嵌入式开发板10和与所述ZYNQ通过DDR3接口连接的DDR3固态存储器30。

所述Jetson嵌入式开发板包括CPU11和GPU12，所述CPU11包括用户层111和与所述用户层111数据交互的RDMA驱动112。在本实用新型实施例中采用RDMA技术就是为了解决网络传输中服务器端数据处理的延迟而产生的。RDMA驱动通过网络把资料直接传入计算机的存储区，将数据从一个系统快速移动到远程系统存储器中，而不对操作系统造成任何影响，这样就不需要用到多少计算机的处理功能。它消除了外部存储器复制和上下文切换的开销，因而能解放内存带宽和CPU周期用于改进应用系统性能。因而，本实用新型所述CPU11通过RDMA驱动112完成远程的DDR3固态存储30的直接访问，也即是采用了RDMA技术，通过XDMA进行数据传输，不仅保证了数据传输的速度，同时提高了整个系统的速度。

所述GPU12包括源地址内存区121和目的地址内存区122，用户层111用于控制RDMA驱动112通过PCIE接口直接访问DDR3固态存储器30的数据；所述XDMA 21控制所述源地址内存区121向DDR3固态存储器30写入数据，所述XDMA 21控制所述目的地址内存区122从DDR3固态存储器30读取数据。

所述ZYNQ20包括XDMA21、FIFO IP核22、用户侧23、AXI CROSSBAR IP核24、DDR3 IP核25核和外部管脚26。

在本实用新型实施例中，所述XDMA21与所述外部管脚26连接，便于控制所述外部管脚26用于读取寄存器。

在本实用新型实施例中，所述FIFO IP核22与所述XDMA 21通过AXI接口连接；由于DDR3固态存储器30的写入时钟，数据位宽和XDMA21的时钟，数据位宽不匹配，故在本实用新型实施例中所述FIFO IP核22为双时钟的FIFO IP核，用于数据位宽和异步时钟的转换；所述FIFO IP核22的输入端为XDMA21的时钟和数据位宽，其输出端为DDR3固态存储器30的写入时钟和写入数据位宽。

所述AXI CROSSBAR IP核24通过AXI接口分别与所述FIFO IP核和所述用户侧连接，这样通过连接的AXI CROSSBAR IP核24能够完成多对一的数据传输，便于ZYNQ20的用户侧23能够直接访问DDR3固态存储器30。所述DDR3 IP核25与所述AXI CROSSBAR IP核通过AXI接口连接；所述RDMA驱动112通过PCIE接口直接访问DDR3固态存储器30；所述CPU11通过PCIE总线与所述XDMA21连接，用以数据传输和通信。

需要说明的是，在ZYNQ20中使用的XDMA21，实现了通过PCIE总线进行高速数据的传输。XDMA21再将收到的数据通过FIFO IP核22进行异步时钟的转换，最终存入到DDR3固态存储器30中。当CPU11需要读取DDR3固态存储器30中的数据时，通过XDMA21直接访问DDR3固态存储器30。因此，采用了DDR3固态存储器和FIFO IP核，保证了数据存取的速度，同时能够完成异步时钟的转换。

在进行数据传输时，XDMA21能够通过RDMA驱动112远程访问GPU12的源地址内存区121和目的地址内存区122，将GPU12中的数据通过PCIE总线传输到FPGA，随后通过FIFO IP核22的时钟，数据位宽的转换后写入到DDR3固态存储器30中，同时用户侧23也能访问DD3固态存储器30中数据，用户侧23通过AXI CROSSBAR IP核24能够实时修改用户侧23读取时的地址以及写入时的地址和数据。通过验证用户侧23读取一个地址的数值同GPU12中的数据进行比对验证数据传输的准确性。同理，CPU11也能够通过RDMA驱动112远程访问XDMA21所连接的数据缓存DDR3固态存储器30。通过PCIE总线传输需要读取的DDR3固态存储器30的地址，完成读取DDR3固态存储器30中的数据。

综上所述，本实用新型所述系统通过XDMA与PCIE总线获得Jetson Xavier NX系统内存中编码完成的5G数据，FIFO IP核主要进行异步时钟以及数据位宽的转换，DDR3固态存储器主要进行5G数据的存取。在进行数据传输时通过RDMA驱动使得XDMA能够直接访问CPU中的内存(也即是GPU中内存)，或者CPU直接获取ZYNQ中DDR3固态存储器，使得CPU能够在数据传输的过程中不再参与，能够空闲出来处理其它的任务。

以上对本申请所提供的配合XMDA使用的RDMA高速数据传输系统进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的平台而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见系统部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后说明的是，以上优选实施例仅用以说明本实用新型的技术方案而非限制，尽管通过上述优选实施例已经对本实用新型进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本实用新型权利要求书所限定的范围。

Claims (3)

1.一种配合XMDA使用的RDMA高速数据传输系统，其特征在于，该数据传输系统包括ZYNQ、与所述ZYNQ通过PCIE接口连接的Jetson嵌入式开发板和与所述ZYNQ通过DDR3接口连接的DDR3固态存储器，所述Jetson嵌入式开发板包括CPU和GPU，所述CPU包括用户层和与所述用户层数据交互的RDMA内核驱动；其中，所述ZYNQ包括XDMA、FIFO IP核、用户侧、AXICROSSBAR IP核、DDR3 IP核和外部管脚；所述XDMA与所述外部管脚连接；所述FIFO IP核与所述XDMA 通过AXI接口连接；所述AXI CROSSBAR IP核通过AXI接口分别与所述FIFO IP核和所述用户侧连接；所述DDR3 IP核与所述AXI CROSSBAR IP核通过AXI接口连接；所述RDMA驱动通过PCIE接口直接访问DDR3固态存储器；所述CPU通过PCIE总线与所述XDMA连接。

2.根据权利要求1所述的配合XMDA使用的RDMA高速数据传输系统，其特征在于，所述GPU包括源地址内存区和目的地址内存区，用户层用于控制RDMA驱动通过PCIE接口直接访问DDR3固态存储器的数据；所述XDMA IP核控制所述源地址内存区向DDR3固态存储器写入数据，所述XDMA IP核控制所述目的地址内存区从DDR3固态存储器读取数据。

3.根据权利要求1所述的配合XMDA使用的RDMA高速数据传输系统，其特征在于，所述FIFO IP核为双时钟的FIFO IP核，所述FIFO IP核的输入端为XDMA的时钟和数据位宽，其输出端为DDR3固态存储器的写入时钟和写入数据位宽。

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