CN116186793B - 一种基于risc-v的安全芯片架构及其工作方法 - Google Patents

一种基于risc-v的安全芯片架构及其工作方法 Download PDF

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Abstract

本发明公开了一种基于RISC‑V的安全芯片架构及其工作方法，芯片架构包括：采用RISC‑V架构的CPU、AHB总线、APB总线、桥接模块、国密算法引擎、PCIe通信接口、随机数发生器和多个低速外设接口；CPU通过AHB总线与国密算法引擎之间进行信息交互；随机数发生器和多个低速外设接口挂载在APB总线上；桥接模块转接AHB总线和APB总线间的交互信息；国密算法引擎通过PCIe通信接口接收外部主机发送的数据进行国密算法运算，或接收随机数发生器输出的随机数，利用接收的随机数对外部主机发送的数据进行国密算法运算，再通过PCIe通信接口将运算后的数据回传至外部主机。本发明降低了硬件设计的复杂度，相较于多芯片方案降低了功耗，节省了成本。

Description

一种基于RISC-V的安全芯片架构及其工作方法
技术领域
本发明涉及集成电路设计技术领域，更具体的说是涉及一种基于RISC-V的安全芯片架构及其工作方法。
背景技术
随着大数据、云计算技术的普及以及《密码法》的颁布实施，建设行业网络安全环境，增强我国行业信息系统的“安全可控”能力显得尤为必要和迫切。
为了配合目前高速的数据通信速率，数据流的密码算法实现以及与主机快速的数据交换成为大家关注的焦点，目前多采用多芯片的方式实现高速数据流通信，常用的是FPGA芯片+CPU芯片/DSP芯片，或者FPGA芯片+专用算法芯片+CPU芯片/DSP芯片的方式实现。多芯片方式会增大硬件设计的复杂性，功耗较高，芯片之间的互联复杂的较高，性能不会太高。
即使采用单芯片方式的话，多采用PCIe接口挂在与CPU的交互总线AXI或者AHB总线上，数据交互复杂，CPU调度管理数据较复杂。
因此，如何提供一种高性能、低功耗、能够将高速接口与密码算法进行高效结合的基于RISC-V的安全芯片架构及其工作方法是本领域技术人员亟需解决的问题。
发明内容
有鉴于此，本发明提供了一种基于RISC-V的安全芯片架构及其工作方法，实现了单芯片高速数据流的国密算法，降低了硬件设计的复杂度，相较于多芯片方案降低了功耗，同时也节省了成本。
为了实现上述目的，本发明采用如下技术方案：
一种基于RISC-V的安全芯片架构，包括：采用RISC-V架构的CPU、AHB总线、APB总线、桥接模块、国密算法引擎、PCIe通信接口、随机数发生器和多个低速外设接口；
所述CPU通过所述AHB总线与所述国密算法引擎之间进行信息交互，并修改所述国密算法引擎的控制寄存器内容；
所述随机数发生器和多个所述低速外设接口挂载在所述APB总线上；
所述桥接模块用于转接所述AHB总线和所述APB总线间的交互信息；
所述国密算法引擎用于通过所述PCIe通信接口接收外部主机发送的数据，并对外部主机发送的数据进行国密算法运算，或接收所述随机数发生器输出的随机数，利用接收的随机数对外部主机发送的数据进行国密算法运算，再通过所述PCIe通信接口将运算后的数据回传至外部主机。
进一步的，所述CPU依次通过所述AHB总线、所述桥接模块和所述APB总线访问任意所述低速外设接口，并修改任意所述低速外设接口的控制寄存器内容。
进一步的，所述CPU还通过所述AHB总线、所述桥接模块和所述APB总线修改所述随机数发生器的运行方式。
进一步的，所述CPU通过修改所述随机数发生器的控制寄存器方式实现对所述随机数发生器运行方式的修改。
进一步的，所述低速外设接口至少包括：SPI接口、UART接口、GPIO接口、I2C接口和Timer接口。
本发明还提供一种基于RISC-V的安全芯片架构的工作方法，包括：
外部主机通过所述PCIe通信接口发起DMA读请求；
所述PCIe通信接口读取外部主机相应内存，将外部主机相应内存中数据包写入所述国密计算引擎的存储器中；
所述CPU通过查询所述国密计算引擎中的读完成寄存器，获知数据包写入已经完成；
所述CPU通过所述AHB总线读取所述国密算法引擎存储器中已写入的数据包的包头，获知任务编号；
所述CPU根据任务编号，通过所述AHB总线修改所述国密算法引擎的相关寄存器，启动所述国密算法引擎中相应部分的功能；
所述国密算法引擎开始运算，所述随机数发生器为所述国密算法引擎提供随机数；
所述国密算法引擎运算完毕后，通过信号通知所述CPU运算已完成，运算的结果存储在所述国密算法引擎的存储器中；
所述CPU得知运算完成后，通过所述AHB总线修改所述国密算法引擎的控制寄存器，控制所述PCIe通信接口将运算完成的数据回传至外部主机的缓冲区；
当所述PCIe通信接口回传数据完成后，通过中断告知外部主机已经发送完成；
外部主机的相应软件通过读取缓冲区，获取本次任务的结果。
经由上述的技术方案可知，与现有技术相比，本发明公开提供了一种基于RISC-V的安全芯片架构及其工作方法，具有以下有益效果：
1、本发明实现了单芯片高速数据流的国密算法，降低了硬件设计的复杂度，相较于多芯片方案降低了功耗，同时也节省了成本。
2、本发明单芯片中集成了国密算法和高速数据通信的专用通信总线，提高了算法的性能和通信的延时。
3、本发明中PCIe通信接口直接与国密算法引擎中的存储区交互，CPU主控仅会与国密算法引擎进行少量的数据交换及修改控制寄存器的读写，使得大部分的计算和数据通信任务交由专用的硬件单元实现，可以获得较高的性能和较低功耗。
4、本发明采用了基于RISC-V的CPU，保证了后续产品的升级换代的继承性和延续性；同时，RISC-V的开源性保证了以此为基础的产品不会因为CPU的垄断而受到限制。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明提供的基于RISC-V的安全芯片架构的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例公开了一种基于RISC-V的安全芯片架构，包括：采用RISC-V架构的CPU、AHB总线、APB总线、桥接模块、国密算法引擎、PCIe通信接口、随机数发生器和多个低速外设接口；
CPU通过AHB总线与国密算法引擎之间进行信息交互，并修改国密算法引擎的控制寄存器内容；
随机数发生器和多个低速外设接口挂载在APB总线上；
桥接模块用于转接AHB总线和APB总线间的交互信息；
国密算法引擎用于通过PCIe通信接口接收外部主机发送的数据，并对外部主机发送的数据进行国密算法运算，或接收随机数发生器输出的随机数，利用接收的随机数对外部主机发送的数据进行国密算法运算，再通过PCIe通信接口将运算后的数据回传至外部主机。
具体而言，采用RISC-V架构的单核CPU作为芯片的核心主控处理器，具有模块化的组织形式和少于百条的指令；CPU除通过AHB总线与国密算法引擎进行少量的数据交互及修改国密算法引擎中控制寄存器内容之外，还依次通过AHB总线、桥接模块和APB总线访问任意低速外设接口，并修改任意低速外设接口的控制寄存器内容。
同时，CPU还通过AHB总线、桥接模块和APB总线修改随机数发生器的运行方式。具体通过修改随机数发生器的控制寄存器方式实现对随机数发生器运行方式的修改。
在一个具体实施例中，PCIe通信接口采用PCIe2.0接口，国密算法引擎除了与CPU通过AHB总线交互之外，还与高速数据接口PCIe2.0接口进行memory to memory的数据交互；memory to memory方式指的是PCIe2.0接口和国密算法引擎都按照统一的格式将数据放在同一块memory(存储器)中，二者以访问memory(存储器)的方式读取或者写入数据，该memory内置在国密算法引擎中。
国密算法引擎进行国密运算时，会从随机数发生器中接收随机数，将从PCIe2.0接口从外部主机接收来的数据使用随机数进行国密算法运算，并将运算后的数据通过PCIe2.0接口回传至外部主机，这中间的数据流没有经过CPU的干预全部采用芯片内的的专用硬件电路实现，大大减轻了CPU的负担同时也提高了算法运算的性能和减少了PCIe接口的通信延时。
在一个实施例中，低速外设接口至少包括：SPI接口、UART接口、GPIO接口、I2C接口和Timer接口。这些低速外设接口可以与低速外设通信，CPU通过AHB总线间接访问挂载与APB总线下的低速外设，并且可修改低速外设的控制寄存器。
在一个实施例中，本发明实施例还提供一种基于RISC-V的安全芯片架构的工作方法，包括：
1、外部主机通过PCIe通信接口发起DMA读请求；
2、PCIe通信接口读取外部主机相应内存，将外部主机相应内存中数据包写入国密计算引擎的存储器中；
3、CPU通过查询国密计算引擎中的读完成寄存器，获知数据包写入已经完成；
4、CPU通过AHB总线读取国密算法引擎存储器中已写入的数据包的包头，获知任务编号；
5、CPU根据任务编号，通过AHB总线修改国密算法引擎的相关寄存器，启动国密算法引擎中相应部分的功能；
6、国密算法引擎开始运算，随机数发生器为国密算法引擎提供随机数；
7、国密算法引擎运算完毕后，通过信号通知CPU运算已完成，运算的结果存储在国密算法引擎的存储器中；
8、CPU得知运算完成后，通过AHB总线修改国密算法引擎的控制寄存器，控制PCIe通信接口将运算完成的数据回传至外部主机的缓冲区；
9、当PCIe通信接口回传数据完成后，通过中断告知外部主机已经发送完成；中断方式采用的MSI中断机制。
10、外部主机的相应软件通过读取缓冲区，获取本次任务的结果。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种基于RISC-V的安全芯片架构，其特征在于，包括：采用RISC-V架构的CPU、AHB总线、APB总线、桥接模块、国密算法引擎、PCIe通信接口、随机数发生器和多个低速外设接口；
所述CPU通过所述AHB总线与所述国密算法引擎之间进行信息交互，并修改所述国密算法引擎的控制寄存器内容；
所述随机数发生器和多个所述低速外设接口挂载在所述APB总线上；
所述桥接模块用于转接所述AHB总线和所述APB总线间的交互信息；
所述国密算法引擎用于通过所述PCIe通信接口接收外部主机发送的数据，并对外部主机发送的数据进行国密算法运算，或接收所述随机数发生器输出的随机数，利用接收的随机数对外部主机发送的数据进行国密算法运算，再通过所述PCIe通信接口将运算后的数据回传至外部主机；
基于RISC-V的安全芯片架构的工作方法包括：
外部主机通过所述PCIe通信接口发起DMA读请求；
所述PCIe通信接口读取外部主机相应内存，将外部主机相应内存中数据包写入所述国密算法引擎的存储器中；
所述CPU通过查询所述国密算法引擎中的读完成寄存器，获知数据包写入已经完成；
所述CPU通过所述AHB总线读取所述国密算法引擎存储器中已写入的数据包的包头，获知任务编号；
所述CPU根据任务编号，通过所述AHB总线修改所述国密算法引擎的相关寄存器，启动所述国密算法引擎中相应部分的功能；
所述国密算法引擎开始运算，所述随机数发生器为所述国密算法引擎提供随机数；
所述国密算法引擎运算完毕后，通过信号通知所述CPU运算已完成，运算的结果存储在所述国密算法引擎的存储器中；
所述CPU得知运算完成后，通过所述AHB总线修改所述国密算法引擎的控制寄存器，控制所述PCIe通信接口将运算完成的数据回传至外部主机的缓冲区；
当所述PCIe通信接口回传数据完成后，通过中断告知外部主机已经发送完成；
外部主机的相应软件通过读取缓冲区，获取本次任务的结果。
2.根据权利要求1所述的一种基于RISC-V的安全芯片架构，其特征在于，所述CPU依次通过所述AHB总线、所述桥接模块和所述APB总线访问任意所述低速外设接口，并修改任意所述低速外设接口的控制寄存器内容。
3.根据权利要求1所述的一种基于RISC-V的安全芯片架构，其特征在于，所述CPU还通过所述AHB总线、所述桥接模块和所述APB总线修改所述随机数发生器的运行方式。
4.根据权利要求3所述的一种基于RISC-V的安全芯片架构，其特征在于，所述CPU通过修改所述随机数发生器的控制寄存器方式实现对所述随机数发生器运行方式的修改。
5.根据权利要求1所述的一种基于RISC-V的安全芯片架构，其特征在于，所述低速外设接口至少包括：SPI接口、UART接口、GPIO接口、I2C接口和Timer接口。
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