CN108628791B - 基于pcie接口的高速安全芯片 - Google Patents
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Abstract
本发明公开了一种基于PCIE接口的高速安全芯片架构和高速的数据处理方法。所述高速安全芯片架构将总线、CPU、安全存储单元、DMA、密码运算单元以及高速PCIE接口单元均集成在一个芯片上。只需要使用一颗芯片就可以完成安全芯片的全部功能。所述基于PCIE接口的高速安全芯片架构具有集成度高、面积小、成本低、功耗低的优点。
Description
技术领域
本发明涉及安全芯片设计领域，特别涉及一种基于PCIE接口的高速安全芯片。
背景技术
进入网络时代后，信息的保护成为人们日益关注的话题，因此加密产品应用广泛。目前既有硬件形式的加密产品，又有软件形式的加密产品。硬件形式的加密产品应用于诸如安全网关、加密机和服务器等等。一些软件形式的加密产品基于CPU(中央处理器)的软件进行加密算法。在加密速度方面，由于加密算法含有很多大量数据的复杂运算，常常是高强度的计算任务，微处理器对此效率不高。在运行稳定性能方面，软件加密算法会由于程序的不确定问题而跑飞，硬件运行的稳定性则要高出许多。随着信息化的发展，数据越来越多，那么对加解密性能的要求越来越高，希望既要速度快还要能够处理大量数据，因而硬件形式加密是目前重点的研究方向。
目前硬件加密产品大多采用机内总线卡加密方式，即PCIE(peripheralcomponent interconnect express，周边装置互连高速)总线卡加密方式，PCIE是因特尔提出的新一代的总线和接口标准。其通信速率能达Gbps量级。集成在安全网关、加密机或服务器的密码产品都是通过PCIE接口与主机进行通信的。
随着用户对数据加解密性能要求的提高，加密算法的性能加强，出现了一种带PCIE金手指的PCIE密码卡。图1是根据现有技术的一种PCIE密码卡板级架构。如图1所示，该带PCIE金手指的PCIE密码卡在PCB板(印制电路板)上集成了CPU处理器芯片(也可由FPGA芯片实现)、PCIE通信芯片、存储芯片(MEM)以及加解密专用芯片(ALOG)(也可由FPGA芯片实现)的架构方式，这些架构形式有一个共同点就是都需要多款分立专用芯片或FPGA芯片实现其不同功能。该架构在一个PCB板卡上集成多颗芯片，通过全硬件的方式提升了密码卡的运算性能，但是面积大，成本高，并且芯片之间的布线会引入复杂度高、安全性差、可靠性差的问题。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种基于PCIE接口的高速安全芯片，只需要使用一颗芯片就可以完成安全芯片的全部功能。具有集成度高、面积小、成本低、功耗低的优点。
为实现上述目的，本发明提供了一种基于PCIE接口的高速安全芯片，将总线、CPU、安全存储单元、直接访问控制单元DMA、密码运算单元、接口单元均集成在一个芯片上。总线用于传输数据和指令。CPU与所述总线连接用于处理数据以及执行指令。安全存储单元与所述总线连接，用于存储数据和指令。直接访问控制单元DMA与所述总线连接，用于直接在安全存储单元存取数据。密码运算单元与所述总线连接，用于对数据进行加解密运算或哈希运算。接口单元包括1个或多个高速PCIE接口单元，用于输入和输出数据。
在一优选的实施方式中，所述CPU内配置紧耦合存储器CCM RAM以及高速缓冲存储器Cache。
在一优选的实施方式中，所述高速PCIE接口单元内配置PCIE DMA；所述安全存储单元包括多个随机存储器RAM、1个或多个只读存储器ROM、多个片外存储控制单元EMI、1个或多个非易失性存储器NVM。
在一优选的实施方式中，所述总线为AXI-AHB-APB的3级总线架构，所述AHB总线包括指令总线IBUS和数据总线DBUS，所述AXI总线与AHB总线之间具有AHB2AXI桥接单元和AXI2AHB桥接单元，所述AHB总线与所述APB总线之间具有AHB2APB桥接单元；
所述AXI总线上连接所述高速PCIE接口单元、1个或多个AXI RAM、1个或多个AXIEMI、1个或多个AXI DMA；以及
所述AHB总线中的IBUS总线上连接CPU、1个或多个AHB ROM、1个或多个AHB RAM、1个或多个AHB EMI、1个或多个AHB NVM，且所述AHB总线中的DBUS总线上连接CPU、1个或多个AHB DMA、1个或多个AXI DMA、密码运算单元、AHB2AXI桥接单元、AXI2AHB桥接单元、以及AHB2APB桥接单元。
在一优选的实施方式中，所述密码运算单元包括：对称算法模块、非对称算法模块和哈希运算模块。分别进行对称加解密算法、非对称加解密算法以及哈希运算。
在一优选的实施方式中，所述高速安全芯片对数据进行高速处理包括：
步骤1，PCIE接口输入数据流；
步骤2，PCIE DMA将数据存入AXI RAM中；
步骤3，CPU对AXI RAM中的数据进行解析，若解析到该数据需要采用对称算法进行加解密，则CPU配置AXI DMA将AXI RAM中的数据通过AXI总线存入所述对称算法模块的先入先出队列中，数据准备好后，CPU配置并启动所述对称算法模块，所述对称算法模块处理完毕后，CPU配置AXI DMA通过AXI总线将所述对称算法模块的先入先出队列中的数据存入AXIRAM内；若解析到该数据需要进行哈希运算，则CPU配置AXI DMA将AXI RAM中的数据通过AXI总线存入所述哈希运算模块的先入先出队列中，数据准备好后，CPU配置并启动所述哈希运算模块，所述哈希运算模块处理完毕后，CPU配置AXI DMA通过AXI总线将所述哈希运算模块的先入先出队列中的数据存入AXI RAM内；若解析到该数据需要采用非对称算法进行加解密或签名验签，则CPU通过AHB2AXI桥接单元将数据经过DBUS总线存入所述非对称算法模块中，数据准备好后，CPU配置并启动所述非对称算法模块，待所述非对称算法模块处理完毕后，CPU将所述非对称算法模块处理后的数据经DBUS总线存入AXI RAM中；
步骤4，CPU对AXI RAM中的数据进行组帧后通过PCIE接口输出。
在一优选的实施方式中，所述高速安全芯片的接口单元还包括USB接口、串行外设接口SPI、通用一步收发传输器接口UART、集成电路总线接口IIC、高速通用输入输出接口GPIO、ISO7816接口，所述USB接口和GPIO接口均连接在AHB总线上，所述SPI、UART、IIC、ISO7816接口均连接在APB总线上。
在一优选的实施方式中，在IBUS总线上，CPU是主单元；在DBUS总线上，CPU、USB、AHB DMA、AXI2AHB桥接单元是主单元。
在一优选的实施方式中，所述高速安全芯片还包括：加解密模块MEM-ENC及校验模块MEM-CHK以及轻量级加解密模块LENC。加解密模块MEM-ENC及校验模块MEM-CHK集成在AHB总线上的安全存储器中，AHB总线上的安全存储器中的所有存储数据均经过加密及校验处理。轻量级加解密模块LENC经过轻量级加解密模块LENC进入所述运算单元从而增加芯片数据的安全性。
在一优选的实施方式中，所述高速安全芯片还包括安全控制单元AMU，其连接在AHB总线上，用于监测安全芯片的电路，当电路异常时发出警告标志且对敏感数据进行擦除或对电路直接复位。
与现有技术相比，根据本发明的基于PCIE接口的高速安全芯片具有如下有益效果：所述基于PCIE接口的高速安全芯片是在一颗芯片内集成了CPU、安全存储单元、高速接口单元、密码运算单元等，属于片上系统的设计范畴。所述基于PCIE接口的高速安全芯片是一种高度集成化的模式，其性能达到Gbps量级，并且具有集成度高、面积小、成本低、功耗低以及可靠性高的优点。
附图说明
图1是根据现有技术的一种PCIE密码卡板级架构的示意图。
图2是根据本发明一实施方式的基于PCIE接口的高速安全芯片的示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
本发明提出的一种基于PCIE接口的高速安全芯片和高速的数据处理方法，属于SoC(片上系统)设计，SoC设计是在单颗芯片上集成一个完整的系统，对所有或部分必要的电子电路进行集成。所谓完整的系统一般包括中央处理器(CPU)、存储器、以及外围电路等。一般来说，SoC产品在集成度、安全性、可靠性等方面有较大的优势。
基于PCIE接口的高速安全芯片的一实施方式中在一颗芯片内集成了CPU处理器单元、安全存储单元、高速接口单元(PCIE)、密码运算单元(Algorithm Model)等，同时集成了SM1、SM2、SM3、SM4、SM7种国密算法以及DES(Data Encryption Algorithm，数据加密算法)、RSA(公钥加密算法)等多种国际标准算法单元。图2是本实施方式的基于PCIE接口的高速安全芯片。如图2所示，该高速安全芯片由3级总线架构组成，即AXI-AHB-APB总线结构。
AXI总线(Advanced extensible Interface，高级扩展接口)上挂接1个PCIE高速通信单元，2个DMA(直接内存访问)单元，分别是DMA0和DMA1；4个RAM(随机存储器)单元，分别是RAM0至RAM3；2个片外存储控制单元EM1I和EMI21，该片外存储控制单元支持算法扩展，可外接其他专用高速密码芯片；2个AXI通用接口单元AXI DMA0和AXI DMA1，1个AHB2AXI桥接单元AHB2AXI Bridge及1个AXI2AHB桥接单元AXI2AHB Bridge。其中，PCIE中内嵌DMA及AHB2AXI桥接单元属于AXI的主单元，即充当AXI总线Master，其他模块属于从单元，即充当AXI总线Slave。
AHB总线(Advanced High Performance Bus，高级高速总线)具有matrix总线(矩阵总线)属性，即由指令总线IBUS及数据总线DBUS组成，AHB总线的IBUS挂接CPU(本实施例采用M6芯片)的指令通路单元、1个ROM(只读存储器)单元、1个AHB RAM单元、1个片外存储单元EMI、1个NVM(Non-volatile memory，非易失性存储器)单元(NVM可以是带电可擦写可编程只读存储器EEPROM或闪存FLASH)。AHB总线的DBUS上挂接1个AHB DMA控制器单元、2个AXIDMA控制器单元、1个密码运算单元、1个安全控制单元SMU、1个USB接口单元、1个片外存储控制单元AHB EMI(AHB EMI可外接并口flash或静态随机存储器SRAM)、1个NVM单元、1个随机数处理单元RNG、1个高速GPIO(General-Purpose Input/Output Ports,通用输入输出)单元、1个CRC(Cyclic Redundancy Check，循环冗余校验码处理)单元、1个AHB2AXI桥接单元、1个AXI2AHB桥接单元及1个AHB2APB桥接单元。
其中IBUS总线上，CPU属于主单元，亦即充当IBUS总线Master，其他模块属于从单元，亦即充当IBUS总线Slave。CPU从其他模块中取指令执行。DBUS总线上，安全处理器、USB、AHB DMA、AXI2AHB属于主单元，也就是充当DBUS总线Master其他模块属于从单元，也就是充当DBUS总线Slave。
APB总线(Advanced Peripheral Bus，高级外围总线)上主要挂接一些低速单元，如UART(通用异步收发传输器)、IIC(集成电路总线)、SPI(串行外设接口)、ISO7816接口、TIMER(定时器)、WDT(WatchDog Timer，看门狗电路)等。APB总线上只有AHB2APB桥接单元属于主单元，其充当APB总线Master，其他模块都属于从单元，也就是充当APB总线Slave。
本实施方式中，高速数据流分为两个数据通道进行处理，两个数据通道可并行处理。
一种情况是：当数据流从PCIE接口进入时，首先会被PCIE内嵌的DMA搬入至AXIRAM中，CPU接下来会对存储在AXI RAM中的数据进行解析，如果该组数据需要用对称算法模块进行加解密或进行哈希运算(SHA)，CPU会配置AXI DMA将AXI RAM中的数据经AXI总线搬移至算法模块的输入FIFO(First Input First Output，先入先出队列)中。数据准备好后，CPU会配置并启动相应算法模块，待算法模块处理完毕后，CPU会配置AXI DMA将输出FIFO中的数据经AXI总线搬移至AXI RAM中，接下来CPU会对RAM中的数据进行组帧，然后通过PCIE接口发送出去。
另一种情况是：当数据流从PCIE接口进入时，首先会被PCIE内嵌的DMA搬入至AXIRAM中，CPU接下来会对存储在AXI RAM中的数据进行解析，如果该组数据需要用非对称算法模块进行加解密或签名验签，CPU会通过AHB2AXI桥接单元将数据经过AHB数据总线DBUS搬移至非对称算法模块相关寄存器中。数据准备好后，CPU会配置并启动相应算法模块，待算法模块处理完毕后，CPU会将数据经AHB数据总线DBUS搬移至AXI RAM中，接下来CPU会对AXIRAM中的数据进行组帧，然后通过PCIE接口发送出去。一般来说，非对称算法模块待处理的数据量较小，PCIE内嵌DMA也可直接通过AXI2AHB桥接单元将数据搬移至相应算法模块中。
以上两个数据通路，除PCIE通信接口外，其它数据路径可并行进行传输，所有算法模块可并行计算。同时，对称算法模块内部也集成了多核组件，可同时处理并发数据，每个算法核都集成了乒乓FIFO，加大了数据的吞吐率及加解密处理能力。此外，该架构中处理器单元也集成了紧耦合存储器CCM_RAM及Cache(高速缓冲存储器)，取指令及数据操作时CPU可直接单周期访问RAM资源，无须经过AHB总线，大大增强了系统的调度能力。
该高速PCIE安全芯片，具有较高的安全等级，所有AHB总线上的存储单元(AHBRAM、AHB ROM、NVM、Cache、CCM_RAM、EMI0)均集成了加解密模块(MEM_ENC)及校验模块(MEM_CHK)，所有存储数据均经过加密及校验处理。AHB Master(CPU、DMA)对算法组件的访问须要经过轻量级加解密模块(LENC)处理。对存放核心敏感数据的NVM增加了权限控制单元MEM_AC。同时芯片引入了监测电路，集成了高低电压检测报警VD、高低频率检测报警FD、温度检测报警TD、光检测报警LD，电压毛刺报警PGD，通过安全管理单元SMU，当外界环境异常可发出警告标志，使芯片对敏感数据进行擦除或直接复位。
所述基于PCIE接口的高速安全芯片的应用不局限于诸如安全网关、加密机和服务器中的PCIE密码卡等。当芯片应用于安全网关、密码机，服务器等设备时，USB和SPI均作为主单元Matser，满足用户持USBKey或ISO7816智能卡进行主机身份认证。当芯片应用于高速密码装置配合其他主控设备进行密码运算时，USB和SPI均作为从单元slave，可作为高端USBKey密码产品或ISO7816智能卡密码产品。
综上所述，基于PCIE接口的高速安全芯片是一种高度集成化的模式，其性能经过测试能达到Gbps量级。能够为各类安全平台提供多线程、多进程和多卡并行处理的高速密码运算服务，满足海量大并发数据以及数字签名/验签、对称/非对称加解密、数据完整性校验、密钥生成和管理等功能的要求，并且具有集成度高，面积小，成本低，功耗低，可靠性高的优点。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
Claims (5)
1.一种基于PCIE接口的高速安全芯片，该高速安全芯片用于对数据进行高速处理，其特征在于，包括：
总线，用于传输数据和指令；
CPU，与所述总线连接，用于处理数据以及执行指令；
安全存储单元，与所述总线连接，用于存储数据和指令；
直接访问控制单元DMA，与所述总线连接，用于直接在安全存储单元存取数据；
密码运算单元，与所述总线连接，用于对数据进行加解密运算或哈希运算；以及
接口单元，包括1个或多个高速PCIE接口单元，用于输入和输出数据，
其中，所述总线、CPU、安全存储单元、DMA、密码运算单元以及接口单元均集成在一个芯片上，所述CPU内配置紧耦合存储器CCM RAM以及高速缓冲存储器Cache，所述高速PCIE接口单元内配置PCIE DMA；所述安全存储单元包括多个随机存储器RAM、1个或多个只读存储器ROM、多个片外存储控制单元EMI、1个或多个非易失性存储器NVM，所述总线为AXI-AHB-APB的3级总线架构，所述AHB总线包括指令总线IBUS和数据总线DBUS，所述AXI总线与AHB总线之间具有AHB2AXI桥接单元和AXI2AHB桥接单元，所述AHB总线与所述APB总线之间具有AHB2APB桥接单元；所述AXI总线上连接所述高速PCIE接口单元、1个或多个AXI RAM、1个或多个AXI EMI、1个或多个AXIDMA；所述AHB总线中的IBUS总线上连接CPU、1个或多个AHBROM、1个或多个AHB RAM、1个或多个AHB EMI、1个或多个AHB NVM，且所述AHB总线中的DBUS总线上连接CPU、1个或多个AHB DMA、1个或多个AXIDMA、密码运算单元、AHB2AXI桥接单元、AXI2AHB桥接单元、以及AHB2APB桥接单元，
其中，所述密码运算单元包括：
对称算法模块，采用对称算法进行加解密；
非对称算法模块，采用非对称算法进行加解密或签名验证；以及
哈希运算模块，用于进行哈希运算，
并且，该基于PCIE接口的高速安全芯片进行高速的数据处理的方法包括：PCIE接口输入数据流；PCIE DMA将数据存入AXI RAM中；CPU对AXI RAM中的数据进行解析，若解析到该数据需要采用对称算法进行加解密，则CPU配置AXIDMA将AXI RAM中的数据通过AXI总线存入所述对称算法模块的先入先出队列中，数据准备好后，CPU配置并启动所述对称算法模块，所述对称算法模块处理完毕后，CPU配置AXIDMA通过AXI总线将所述对称算法模块的先入先出队列中的数据存入AXI RAM内；若解析到该数据需要进行哈希运算，则CPU配置AXIDMA将AXI RAM中的数据通过AXI总线存入所述哈希运算模块的先入先出队列中，数据准备好后，CPU配置并启动所述哈希运算模块，所述哈希运算模块处理完毕后，CPU配置AXIDMA通过AXI总线将所述哈希运算模块的先入先出队列中的数据存入AXI RAM内；若解析到该数据需要采用非对称算法进行加解密或签名验签，则CPU通过AHB2AXI桥接单元将数据经过DBUS总线存入所述非对称算法模块中，数据准备好后，CPU配置并启动所述非对称算法模块，待所述非对称算法模块处理完毕后，CPU将所述非对称算法模块处理后的数据经DBUS总线存入AXI RAM中；CPU对AXI RAM中的数据进行组帧后通过PCIE接口输出。
2.根据权利要求1所述的基于PCIE接口的高速安全芯片，其特征在于，所述高速安全芯片的接口单元还包括USB接口、串行外设接口SPI、通用一步收发传输器接口UART、集成电路总线接口IIC、高速通用输入输出接口GPIO、ISO7816接口，所述USB接口和GPIO接口均连接在AHB总线上，所述SPI、UART、IIC、ISO7816接口均连接在APB总线上。
3.根据权利要求2所述的基于PCIE接口的高速安全芯片，其特征在于，在IBUS总线上，CPU是主单元；在DBUS总线上，CPU、USB、AHB DMA、AXI2AHB桥接单元是主单元。
4.根据权利要求1所述的基于PCIE接口的高速安全芯片，其特征在于，所述高速安全芯片还包括：
加解密模块MEM-ENC及校验模块MEM-CHK，集成在AHB总线上的安全存储器中，AHB总线上的安全存储器中的所有存储数据均经过加密及校验处理；以及
轻量级加解密模块LENC，经过轻量级加解密模块LENC进入所述运算单元。
5.根据权利要求1所述的基于PCIE接口的高速安全芯片，其特征在于还包括安全控制单元AMU，连接在AHB总线上，用于监测安全芯片的电路，当电路异常时发出警告标志且对敏感数据进行擦除或对电路直接复位。
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| CN111614551B (zh) * | 2020-05-15 | 2022-03-08 | 北京光润通科技发展有限公司 | 一种pcie千兆以太网mac层控制器及驱动方法 |
| CN112035900B (zh) * | 2020-08-21 | 2022-03-15 | 郑州信大捷安信息技术股份有限公司 | 一种高性能密码卡以及其通信方法 |
| CN114662136B (zh) * | 2022-05-25 | 2022-09-20 | 广州万协通信息技术有限公司 | 一种基于pcie通道的多算法ip核的高速加解密系统及方法 |
| CN116186793B (zh) * | 2022-10-12 | 2023-07-14 | 三未信安科技股份有限公司 | 一种基于risc-v的安全芯片架构及其工作方法 |
| CN115994106B (zh) * | 2023-02-17 | 2023-09-05 | 广州万协通信息技术有限公司 | 一种海量数据加解密方法、数据安全装置以及电子设备 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1972186A (zh) * | 2005-11-24 | 2007-05-30 | 中国科学院自动化研究所 | 一种移动式身份认证系统及其认证方法 |
| CN102722943A (zh) * | 2012-06-13 | 2012-10-10 | 福建睿矽微电子科技有限公司 | 一种电话pos安全芯片 |
| CN104021104A (zh) * | 2014-06-12 | 2014-09-03 | 国家电网公司 | 一种基于双总线结构的协同系统及其通信方法 |
| CN205232389U (zh) * | 2015-11-26 | 2016-05-11 | 成都三零嘉微电子有限公司 | 一种安全音视频编解码soc芯片 |
| CN105871894A (zh) * | 2016-05-17 | 2016-08-17 | 华南理工大学 | 一种具有加密解密功能的iec61850通信规约转换soc芯片及实现方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11216396B2 (en) * | 2016-09-29 | 2022-01-04 | Intel Corporation | Persistent memory write semantics on PCIe with existing TLP definition |
-
2018
- 2018-05-07 CN CN201810427403.2A patent/CN108628791B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1972186A (zh) * | 2005-11-24 | 2007-05-30 | 中国科学院自动化研究所 | 一种移动式身份认证系统及其认证方法 |
| CN102722943A (zh) * | 2012-06-13 | 2012-10-10 | 福建睿矽微电子科技有限公司 | 一种电话pos安全芯片 |
| CN104021104A (zh) * | 2014-06-12 | 2014-09-03 | 国家电网公司 | 一种基于双总线结构的协同系统及其通信方法 |
| CN205232389U (zh) * | 2015-11-26 | 2016-05-11 | 成都三零嘉微电子有限公司 | 一种安全音视频编解码soc芯片 |
| CN105871894A (zh) * | 2016-05-17 | 2016-08-17 | 华南理工大学 | 一种具有加密解密功能的iec61850通信规约转换soc芯片及实现方法 |
Also Published As
| Publication number | Publication date |
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