JP3240863B2 - 調停回路 - Google Patents
調停回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、アクセス速度の異なる
２個のプロセッサをメモリ、バス等の共有資源と接続す
る場合に用いられる調停回路に関する。
２個のプロセッサをメモリ、バス等の共有資源と接続す
る場合に用いられる調停回路に関する。
【０００２】
【従来の技術】従来、アクセス速度の異なる２個のプロ
セッサをメモリ、バス等の共有資源と接続する場合に用
いられる調停回路には、以下の２つの方式がある。 （１）専用の要求信号（リクエスト信号）と許可信号
（アクノリッジ信号）により制御する方式 これは、複数のプロセッサを共通のデータバス、アドレ
スバス上にそれぞれ接続し、共有資源も同様にバス上に
接続しておき、通常は、１つの主となるプロセッサ（以
下、主プロセッサ）がバスおよび共有資源を使用してい
る。他のプロセッサがバスおよび共有資源を使用しよう
とする場合は、主プロセッサに対して要求信号（リクエ
スト信号）を出力する。それに対して、主プロセッサ
は、自己の処理中の動作が終了し、バスの使用権を譲渡
することが可能な状態であれば、許可信号（アクノリッ
ジ信号）を返すとともに、アドレスバス、データバス等
をハイインピーダンスにする。許可信号を受けたプロセ
ッサはバスの使用が認められたことによりバスを使用し
て必要なアクセス処理を行う。
セッサをメモリ、バス等の共有資源と接続する場合に用
いられる調停回路には、以下の２つの方式がある。 （１）専用の要求信号（リクエスト信号）と許可信号
（アクノリッジ信号）により制御する方式 これは、複数のプロセッサを共通のデータバス、アドレ
スバス上にそれぞれ接続し、共有資源も同様にバス上に
接続しておき、通常は、１つの主となるプロセッサ（以
下、主プロセッサ）がバスおよび共有資源を使用してい
る。他のプロセッサがバスおよび共有資源を使用しよう
とする場合は、主プロセッサに対して要求信号（リクエ
スト信号）を出力する。それに対して、主プロセッサ
は、自己の処理中の動作が終了し、バスの使用権を譲渡
することが可能な状態であれば、許可信号（アクノリッ
ジ信号）を返すとともに、アドレスバス、データバス等
をハイインピーダンスにする。許可信号を受けたプロセ
ッサはバスの使用が認められたことによりバスを使用し
て必要なアクセス処理を行う。
【０００３】（２）応答信号（レディ信号）により制御
する方式 これは複数のプロセッサをそれぞれ独立したバスに接続
し、共有資源も独立したバス上に接続しておき、さらに
プロセッサが接続された各バスと共有資源が接続された
バスとの間にバッファ回路を設置する。各プロセッサが
共有資源をアクセスするには、バッファ回路の機能をア
クセス時のみイネーブル状態として、論理的にプロセッ
サのバスと共有資源のバスを接続することにより行われ
る。また、複数のプロセッサが同時に、共有資源をアク
セスしようとした場合、通常は先にアクセスを開始した
プロセッサからアクセスを開始し、後からアクセスを開
始しようとしたプロセッサは、プロセッサに入力される
応答信号（レディ信号）をインアクティブ にする等に
よりウエイト状態としておき、先にアクセスを開始した
プロセッサのアクセスが完了後に、ウエイト状態を解除
してアクセスを実行させる。
する方式 これは複数のプロセッサをそれぞれ独立したバスに接続
し、共有資源も独立したバス上に接続しておき、さらに
プロセッサが接続された各バスと共有資源が接続された
バスとの間にバッファ回路を設置する。各プロセッサが
共有資源をアクセスするには、バッファ回路の機能をア
クセス時のみイネーブル状態として、論理的にプロセッ
サのバスと共有資源のバスを接続することにより行われ
る。また、複数のプロセッサが同時に、共有資源をアク
セスしようとした場合、通常は先にアクセスを開始した
プロセッサからアクセスを開始し、後からアクセスを開
始しようとしたプロセッサは、プロセッサに入力される
応答信号（レディ信号）をインアクティブ にする等に
よりウエイト状態としておき、先にアクセスを開始した
プロセッサのアクセスが完了後に、ウエイト状態を解除
してアクセスを実行させる。
【０００４】図４は、後者の方式を用いた従来例の構成
を示すブロック図であり、図５はその動作を示すタイミ
ングチャートである。この従来例は、図に示されるよう
に、高速のマイクロプロセッサ（ＭＰＵ）１と低速のマ
イクロプロセッサ（ＭＰＵ）２とがそれぞれ専用のＭＰ
Ｕ側のデータバス３、４を介して、アドレスデコーダ
５、６およびトランシーバ回路８、９に接続されてい
る。トランシーバ回路８、９はデータバス１１を介して
共有のメモリ１０に接続されている。さらに、これらＭ
ＰＵ１、アドレスデコーダ５、６、トランシーバ回路
８、９、メモリ１０は、それぞれ信号線を介して、調停
回路７に接続されている。
を示すブロック図であり、図５はその動作を示すタイミ
ングチャートである。この従来例は、図に示されるよう
に、高速のマイクロプロセッサ（ＭＰＵ）１と低速のマ
イクロプロセッサ（ＭＰＵ）２とがそれぞれ専用のＭＰ
Ｕ側のデータバス３、４を介して、アドレスデコーダ
５、６およびトランシーバ回路８、９に接続されてい
る。トランシーバ回路８、９はデータバス１１を介して
共有のメモリ１０に接続されている。さらに、これらＭ
ＰＵ１、アドレスデコーダ５、６、トランシーバ回路
８、９、メモリ１０は、それぞれ信号線を介して、調停
回路７に接続されている。
【０００５】この調停回路７の動作は、図５に示すよう
に、アドレスデコーダ５、６を介してＭＰＵ１、ＭＰＵ
２から送られてくるメモリ選択信号ａ，ｂを、それぞれ
のシステムクロックの立ち上がりエッジで監視し、先に
信号を検出した方に使用権を与える。なお、メモリ選択
信号ａ，ｂが全く同時に送られた場合は、信号ｂを優先
してＭＰＵ２に使用権を与える。また、ＭＰＵ１および
ＭＰＵ２によるメモリ１０へのアクセスが競合すると、
低速なＭＰＵ２のアクセス期間中（時刻ｔ１〜ｔ２）
は、ＭＰＵ１からアクセス要求があってもウエイト状態
となる。ここで、図の右側部分のアクセス競合時に示さ
れるように、ＭＰＵ２のアクセス開始がＭＰＵ１のアク
セス開始よりも１クロックだけ早い場合がワーストケー
スとなり、ＭＰＵ１は最長の待ち時間（時刻ｔ３〜ｔ
４）となる。この間、図示例では、ウエイトステートＴ
1wが１４個挿入される。
に、アドレスデコーダ５、６を介してＭＰＵ１、ＭＰＵ
２から送られてくるメモリ選択信号ａ，ｂを、それぞれ
のシステムクロックの立ち上がりエッジで監視し、先に
信号を検出した方に使用権を与える。なお、メモリ選択
信号ａ，ｂが全く同時に送られた場合は、信号ｂを優先
してＭＰＵ２に使用権を与える。また、ＭＰＵ１および
ＭＰＵ２によるメモリ１０へのアクセスが競合すると、
低速なＭＰＵ２のアクセス期間中（時刻ｔ１〜ｔ２）
は、ＭＰＵ１からアクセス要求があってもウエイト状態
となる。ここで、図の右側部分のアクセス競合時に示さ
れるように、ＭＰＵ２のアクセス開始がＭＰＵ１のアク
セス開始よりも１クロックだけ早い場合がワーストケー
スとなり、ＭＰＵ１は最長の待ち時間（時刻ｔ３〜ｔ
４）となる。この間、図示例では、ウエイトステートＴ
1wが１４個挿入される。
【０００６】
【発明が解決しようとする課題】しかしながら、これら
の従来の方式には、それぞれ次のような問題があった。 （１）前者の要求信号／許可信号方式では、共有のバス
を主プロセッサが明け渡して他のプロセッサに使用させ
るため、その間、主プロセッサはバスおよび共有資源の
使用ができない。また、要求信号／許可信号を用いてバ
スを明け渡す手続きにも余分な時間が必要となり、その
分、処理能力が低下するという問題があった。 （２）後者の応答信号制御による方式では、先取り優先
方式であるため、一方のプロセッサの処理速度が他方に
比べて特に遅いと、遅いプロセッサのアクセス時間が長
くなり、その間に、高速のプロセッサがアクセスを開始
しようとしても、長時間待たされてしまい、高速プロセ
ッサの性能が充分に発揮されないという問題があった。
これは、まさに図５におけるワーストケースの場合であ
る。
の従来の方式には、それぞれ次のような問題があった。 （１）前者の要求信号／許可信号方式では、共有のバス
を主プロセッサが明け渡して他のプロセッサに使用させ
るため、その間、主プロセッサはバスおよび共有資源の
使用ができない。また、要求信号／許可信号を用いてバ
スを明け渡す手続きにも余分な時間が必要となり、その
分、処理能力が低下するという問題があった。 （２）後者の応答信号制御による方式では、先取り優先
方式であるため、一方のプロセッサの処理速度が他方に
比べて特に遅いと、遅いプロセッサのアクセス時間が長
くなり、その間に、高速のプロセッサがアクセスを開始
しようとしても、長時間待たされてしまい、高速プロセ
ッサの性能が充分に発揮されないという問題があった。
これは、まさに図５におけるワーストケースの場合であ
る。
【０００７】（３）同じく、後者の応答信号制御による
方式では、競合が発生した場合、要求の遅かったプロセ
ッサのアクセス時間を延長させてウエイト状態にする必
要があり、アクセス時間を変化させる手段を持たないプ
ロセッサには適用できないという制限があった。 本発明は上記問題点を解決するためになされたもので、
その目的とするところは、競合発生時に高速のプロセッ
サの待ち時間を短くして、システム全体のアクセスに関
する処理効率を向上させるとともに、低速のプロセッサ
にアクセス時間が固定式のプロセッサを用いることこと
ができる調停回路を提供することにある。
方式では、競合が発生した場合、要求の遅かったプロセ
ッサのアクセス時間を延長させてウエイト状態にする必
要があり、アクセス時間を変化させる手段を持たないプ
ロセッサには適用できないという制限があった。 本発明は上記問題点を解決するためになされたもので、
その目的とするところは、競合発生時に高速のプロセッ
サの待ち時間を短くして、システム全体のアクセスに関
する処理効率を向上させるとともに、低速のプロセッサ
にアクセス時間が固定式のプロセッサを用いることこと
ができる調停回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、アクセス速度が互いに異なる２個の
プロセッサとこれら両プロセッサにバス接続された共有
メモリとの間にあって、一方のプロセッサから共有メモ
リに対するメモリ選択信号が出力されると、共有メモリ
に対してアクセスを許可するための制御信号を送信する
とともにアクセス要求プロセッサと共有メモリとを接続
するデータバス上に設置されているトランシーバ回路に
対してデータ転送の許可信号を送る調停回路において、
低速のプロセッサ側のトランシーバ回路として、共有メ
モリからデータバス上に送出されたリードデータをいっ
たん保持してから低速のプロセッサ側へ転送するラッチ
回路と、低速のプロセッサからデータバス上に送出され
たライトデータを共有メモリ側へ転送するバッファ回路
とをデータバス上に互いに並列に設置するとともに、低
速のプロセッサから共有メモリへメモリ選択信号が出力
されてアクセスが要求されると、低速のプロセッサのア
クセスタイミングに合わせ、共有メモリに対してアクセ
スを許可するための制御信号を送信するとともにリード
アクセスの場合はラッチ回路へ、ライトアクセスの場合
はバッファ回路へそれぞれデータ転送の許可信号を送る
手段を備え、低速のプロセッサからメモリ選択信号が出
力された後の時刻に高速のプロセッサからメモリ選択信
号が出力された場合であって、前記時刻から低速のプロ
セッサが共有メモリのデータバスの占有を開始するまで
の時間が高速のプロセッサによるデータバスの占有期間
よりも短い場合に、高速のプロセッサに対するレディ信
号をインアクティブとして低速のプロセッサによるデー
タバスの占有期間が終了するまで高速のプロセッサをウ
ェイト状態とすることを特徴とする。
に、第１の発明は、アクセス速度が互いに異なる２個の
プロセッサとこれら両プロセッサにバス接続された共有
メモリとの間にあって、一方のプロセッサから共有メモ
リに対するメモリ選択信号が出力されると、共有メモリ
に対してアクセスを許可するための制御信号を送信する
とともにアクセス要求プロセッサと共有メモリとを接続
するデータバス上に設置されているトランシーバ回路に
対してデータ転送の許可信号を送る調停回路において、
低速のプロセッサ側のトランシーバ回路として、共有メ
モリからデータバス上に送出されたリードデータをいっ
たん保持してから低速のプロセッサ側へ転送するラッチ
回路と、低速のプロセッサからデータバス上に送出され
たライトデータを共有メモリ側へ転送するバッファ回路
とをデータバス上に互いに並列に設置するとともに、低
速のプロセッサから共有メモリへメモリ選択信号が出力
されてアクセスが要求されると、低速のプロセッサのア
クセスタイミングに合わせ、共有メモリに対してアクセ
スを許可するための制御信号を送信するとともにリード
アクセスの場合はラッチ回路へ、ライトアクセスの場合
はバッファ回路へそれぞれデータ転送の許可信号を送る
手段を備え、低速のプロセッサからメモリ選択信号が出
力された後の時刻に高速のプロセッサからメモリ選択信
号が出力された場合であって、前記時刻から低速のプロ
セッサが共有メモリのデータバスの占有を開始するまで
の時間が高速のプロセッサによるデータバスの占有期間
よりも短い場合に、高速のプロセッサに対するレディ信
号をインアクティブとして低速のプロセッサによるデー
タバスの占有期間が終了するまで高速のプロセッサをウ
ェイト状態とすることを特徴とする。
【０００９】第２の発明は、第１の発明において、低速
のプロセッサからメモリ選択信号が出力された後に高速
のプロセッサのシステムクロックを所定数カウントした
タイミングでアクセス許可制御信号およびデータ転送許
可信号を発生することを特徴とする。
のプロセッサからメモリ選択信号が出力された後に高速
のプロセッサのシステムクロックを所定数カウントした
タイミングでアクセス許可制御信号およびデータ転送許
可信号を発生することを特徴とする。
【００１０】
【作用】第１の発明においては、低速のプロセッサから
共有メモリへメモリ選択信号が出力されてアクセス要求
されると、低速のプロセッサのアクセスタイミングに合
わせて、アクセスを許可するための制御信号が共有メモ
リへ送信されると同時に、リードアクセスの場合はラッ
チ回路へ、ライトアクセスの場合はバッファ回路へそれ
ぞれデータ転送の許可信号が送られる。データ転送の許
可信号を送られたラッチ回路では、共有メモリからデー
タバス上に送出されたリードデータがいったん保持され
てから低速のプロセッサ側へ転送されて読み込まれる。
同様にデータ転送の許可信号を送られたバッファ回路を
介して、低速のプロセッサからデータバス上に送出され
たライトデータが共有メモリ側へ転送されて書き込まれ
る。
共有メモリへメモリ選択信号が出力されてアクセス要求
されると、低速のプロセッサのアクセスタイミングに合
わせて、アクセスを許可するための制御信号が共有メモ
リへ送信されると同時に、リードアクセスの場合はラッ
チ回路へ、ライトアクセスの場合はバッファ回路へそれ
ぞれデータ転送の許可信号が送られる。データ転送の許
可信号を送られたラッチ回路では、共有メモリからデー
タバス上に送出されたリードデータがいったん保持され
てから低速のプロセッサ側へ転送されて読み込まれる。
同様にデータ転送の許可信号を送られたバッファ回路を
介して、低速のプロセッサからデータバス上に送出され
たライトデータが共有メモリ側へ転送されて書き込まれ
る。
【００１１】第２の発明においては、低速のプロセッサ
からメモリ選択信号が出力された後に高速のプロセッサ
のシステムクロックを所定数カウントし、それにもとづ
いてアクセス許可制御信号およびデータ転送許可信号が
発生する。
からメモリ選択信号が出力された後に高速のプロセッサ
のシステムクロックを所定数カウントし、それにもとづ
いてアクセス許可制御信号およびデータ転送許可信号が
発生する。
【００１２】
【実施例】以下、図に沿って本発明の実施例を説明す
る。図１は本発明が適用されるシステムの構成を示すブ
ロック図であり、図２はその動作を示すタイミングチャ
ートである。このシステムは、図示されるように、アク
セス速度の異なる２つのマイクロプロセッサと、これら
に共有されるメモリとから構成される。すなわち、高速
のマイクロプロセッサ（ＭＰＵ）１はバス３を介して、
アドレスデコーダ５およびトランシーバ回路８に接続さ
れる。トランシーバ回路８は、バス１１を介して、共有
のメモリ１０に接続されている。
る。図１は本発明が適用されるシステムの構成を示すブ
ロック図であり、図２はその動作を示すタイミングチャ
ートである。このシステムは、図示されるように、アク
セス速度の異なる２つのマイクロプロセッサと、これら
に共有されるメモリとから構成される。すなわち、高速
のマイクロプロセッサ（ＭＰＵ）１はバス３を介して、
アドレスデコーダ５およびトランシーバ回路８に接続さ
れる。トランシーバ回路８は、バス１１を介して、共有
のメモリ１０に接続されている。
【００１３】低速のマイクロプロセッサ（ＭＰＵ）２は
バス４を介して、アドレスデコーダ６およびラッチ回路
２１、バッファ回路２２に接続される。ラッチ回路２
１、バッファ回路２２は、バス１１を介して、メモリ１
０に接続されている。なお、バス３、４、１１は、それ
ぞれデータバスとアドレスバスから構成される。また、
アドレスデコーダ５、６は、ＭＰＵ１、２からバス３、
４へそれぞれ出力されたアドレスをデコードしてメモリ
選択信号ａ，ｂを生成し、調停回路７へ送る。調停回路
７は、メモリ選択信号ａ，ｂが入力されると、調停を行
い、いずれか一方のＭＰＵに排他的に使用権を与える。
バス４を介して、アドレスデコーダ６およびラッチ回路
２１、バッファ回路２２に接続される。ラッチ回路２
１、バッファ回路２２は、バス１１を介して、メモリ１
０に接続されている。なお、バス３、４、１１は、それ
ぞれデータバスとアドレスバスから構成される。また、
アドレスデコーダ５、６は、ＭＰＵ１、２からバス３、
４へそれぞれ出力されたアドレスをデコードしてメモリ
選択信号ａ，ｂを生成し、調停回路７へ送る。調停回路
７は、メモリ選択信号ａ，ｂが入力されると、調停を行
い、いずれか一方のＭＰＵに排他的に使用権を与える。
【００１４】ここで、ＭＰＵ１、２は、図２に示される
ように、それぞれのシステムクロックの４個分の時間に
よりリードまたはライトのアクセスサイクルが構成され
る。この実施例では、ＭＰＵ１がクロックサイクルＴ1
1,Ｔ12,Ｔ13,Ｔ14 により、ＭＰＵ２がＴ21,Ｔ22,Ｔ23,
Ｔ24により、それぞれのアクセスサイクルが構成され
る。ここで高速のＭＰＵ１は低速のＭＰＵ２の４倍のア
クセス速度であるため、ＭＰＵ２の１アクセスサイクル
は、ＭＰＵ１のシステムクロックの１６個分の長さとな
る。
ように、それぞれのシステムクロックの４個分の時間に
よりリードまたはライトのアクセスサイクルが構成され
る。この実施例では、ＭＰＵ１がクロックサイクルＴ1
1,Ｔ12,Ｔ13,Ｔ14 により、ＭＰＵ２がＴ21,Ｔ22,Ｔ23,
Ｔ24により、それぞれのアクセスサイクルが構成され
る。ここで高速のＭＰＵ１は低速のＭＰＵ２の４倍のア
クセス速度であるため、ＭＰＵ２の１アクセスサイクル
は、ＭＰＵ１のシステムクロックの１６個分の長さとな
る。
【００１５】このＭＰＵ１のリード動作では、サイクル
Ｔ14の後縁でバス３上のデータを読み込み、ライト動作
ではサイクルＴ13,Ｔ14 でバス３上にデータを出力す
る。同様に、ＭＰＵ２のリード動作では、サイクルＴ24
の後縁でバス４上のデータを読み込み、ライト動作では
サイクルＴ23,Ｔ24でバス４上にデータを出力する。ま
た、メモリ１０は、ＭＰＵ１のシステムクロック３個分
の時間以内でリードまたはライトされる。
Ｔ14の後縁でバス３上のデータを読み込み、ライト動作
ではサイクルＴ13,Ｔ14 でバス３上にデータを出力す
る。同様に、ＭＰＵ２のリード動作では、サイクルＴ24
の後縁でバス４上のデータを読み込み、ライト動作では
サイクルＴ23,Ｔ24でバス４上にデータを出力する。ま
た、メモリ１０は、ＭＰＵ１のシステムクロック３個分
の時間以内でリードまたはライトされる。
【００１６】次に、ＭＰＵ１のアクセスについて詳述す
る。メモリ選択信号ａが調停回路７に入力されて、ＭＰ
Ｕ１がメモリ１０の使用権を得た場合は、調停回路７か
らデータ転送許可信号であるところのメモリアクセス許
可信号ｃがトランシーバ回路８へ送られる。同様に、レ
ディ信号ｆがＭＰＵ１へ、メモリ制御信号ｅがメモリ１
０へそれぞれ送られる。このメモリアクセス許可信号ｃ
は、トランシーバ回路８の方向を指定して、バス３とバ
ス１１間のデータ転送を許可するものである。すなわ
ち、リードの場合にはバス１１からバス３へデータが転
送され、ライトの場合にはバス３からバス１１へデータ
が転送される。
る。メモリ選択信号ａが調停回路７に入力されて、ＭＰ
Ｕ１がメモリ１０の使用権を得た場合は、調停回路７か
らデータ転送許可信号であるところのメモリアクセス許
可信号ｃがトランシーバ回路８へ送られる。同様に、レ
ディ信号ｆがＭＰＵ１へ、メモリ制御信号ｅがメモリ１
０へそれぞれ送られる。このメモリアクセス許可信号ｃ
は、トランシーバ回路８の方向を指定して、バス３とバ
ス１１間のデータ転送を許可するものである。すなわ
ち、リードの場合にはバス１１からバス３へデータが転
送され、ライトの場合にはバス３からバス１１へデータ
が転送される。
【００１７】また、レディ信号ｆはＭＰＵ１のアクセス
を終結させるための信号であり、調停の結果がＭＰＵ１
をウエイトさせる場合はインアクティブにされるが、Ｍ
ＰＵ１のアクセスが可能な場合はアクティブにされる。
なお、メモリ制御信号ｅは、メモリ１０へバス１１上の
データを書き込ませたり、またはデータをバス１１上へ
出力させるための信号である。
を終結させるための信号であり、調停の結果がＭＰＵ１
をウエイトさせる場合はインアクティブにされるが、Ｍ
ＰＵ１のアクセスが可能な場合はアクティブにされる。
なお、メモリ制御信号ｅは、メモリ１０へバス１１上の
データを書き込ませたり、またはデータをバス１１上へ
出力させるための信号である。
【００１８】同様に、メモリ選択信号ｂが調停回路７に
入力されて、ＭＰＵ２がメモリ１０の使用権を得た場合
は、調停回路７からメモリ１０へメモリ制御信号ｅが送
られるとともに、リードの場合にはラッチ回路２１へ、
データ転送許可信号であるところのメモリアクセス許可
信号ｇが、ライトの場合にはバッファ回路２２へデータ
転送許可信号であるところのメモリアクセス許可信号ｈ
がそれぞれ送られる。ラッチ回路２１へメモリアクセス
許可信号ｇが送られると、メモリ１０からバス１１上に
出力されたリードデータがいったんラッチ回路２１に保
持されてからバス３側へ送られてＭＰＵ２に読み込まれ
る。また、バッファ回路２２へメモリアクセス許可信号
ｈが送られると、ＭＰＵ２からバス３上に送出されたラ
イトデータがバッファ回路２２を介してバス１１側へ送
られメモリ１０へ書き込まれる。
入力されて、ＭＰＵ２がメモリ１０の使用権を得た場合
は、調停回路７からメモリ１０へメモリ制御信号ｅが送
られるとともに、リードの場合にはラッチ回路２１へ、
データ転送許可信号であるところのメモリアクセス許可
信号ｇが、ライトの場合にはバッファ回路２２へデータ
転送許可信号であるところのメモリアクセス許可信号ｈ
がそれぞれ送られる。ラッチ回路２１へメモリアクセス
許可信号ｇが送られると、メモリ１０からバス１１上に
出力されたリードデータがいったんラッチ回路２１に保
持されてからバス３側へ送られてＭＰＵ２に読み込まれ
る。また、バッファ回路２２へメモリアクセス許可信号
ｈが送られると、ＭＰＵ２からバス３上に送出されたラ
イトデータがバッファ回路２２を介してバス１１側へ送
られメモリ１０へ書き込まれる。
【００１９】また、調停回路７では、ＭＰＵ２のアクセ
ス要求を基準として競合の調停が行われる。つまり、図
２に示されるように、ＭＰＵ２がデータをリードするタ
イミングはサイクルＴ24の後縁であり、ライトするタイ
ミングはサイクルＴ23,Ｔ24であるから、サイクルＴ21,
Ｔ22の期間は余分な時間となり、この間に、メモリ制御
信号ｅおよびメモリアクセス許可信号ｇ、ｈを先行して
も無意味である。そこで、メモリ選択信号ｂが入力され
たタイミングから、ＭＰＵ１のシステムクロックをカウ
ントし、１０クロック目から３クロックの期間だけ、メ
モリ制御信号ｅとメモリアクセス許可信号ｇまたはｈを
出力するようにして、バス（メモリバス）の占有時間
を、時刻ｔ１〜ｔ２間の必要最小限の時間にした。
ス要求を基準として競合の調停が行われる。つまり、図
２に示されるように、ＭＰＵ２がデータをリードするタ
イミングはサイクルＴ24の後縁であり、ライトするタイ
ミングはサイクルＴ23,Ｔ24であるから、サイクルＴ21,
Ｔ22の期間は余分な時間となり、この間に、メモリ制御
信号ｅおよびメモリアクセス許可信号ｇ、ｈを先行して
も無意味である。そこで、メモリ選択信号ｂが入力され
たタイミングから、ＭＰＵ１のシステムクロックをカウ
ントし、１０クロック目から３クロックの期間だけ、メ
モリ制御信号ｅとメモリアクセス許可信号ｇまたはｈを
出力するようにして、バス（メモリバス）の占有時間
を、時刻ｔ１〜ｔ２間の必要最小限の時間にした。
【００２０】またさらに、ＭＰＵ２がデータをリードす
る場合はサイクルＴ24の最後までバス４上にデータが存
在する必要があるため、その間はラッチ回路２１がデー
タを保持してバス４上に出力する。その結果、ＭＰＵ２
のアクセス中にＭＰＵ１からアクセス要求があればＭＰ
Ｕ１を待機させる。また、ＭＰＵ２のアクセス要求中に
ＭＰＵ１からのアクセス要求があった場合、ＭＰＵ２の
アクセス開始までに余裕があれば先にＭＰＵ１にアクセ
スを行わせ、アクセス開始までに余裕がなければＭＰＵ
１を待機させる。
る場合はサイクルＴ24の最後までバス４上にデータが存
在する必要があるため、その間はラッチ回路２１がデー
タを保持してバス４上に出力する。その結果、ＭＰＵ２
のアクセス中にＭＰＵ１からアクセス要求があればＭＰ
Ｕ１を待機させる。また、ＭＰＵ２のアクセス要求中に
ＭＰＵ１からのアクセス要求があった場合、ＭＰＵ２の
アクセス開始までに余裕があれば先にＭＰＵ１にアクセ
スを行わせ、アクセス開始までに余裕がなければＭＰＵ
１を待機させる。
【００２１】それにより、ＭＰＵ２にはウエイトがなく
なってレディ信号の入力が不要となり、ＭＰＵ２として
アクセス時間を固定したタイプのマイクロプロセッサの
使用が可能になる。なお、図５の従来例に示したワース
トケースと同一条件の競合が、図２の右側部分のアクセ
ス競合の場合として示してあり、この実施例ではＭＰＵ
２に対してアクセス要求がなされた後であっても、ＭＰ
Ｕ１が待機することなく先にアクセスを行う。
なってレディ信号の入力が不要となり、ＭＰＵ２として
アクセス時間を固定したタイプのマイクロプロセッサの
使用が可能になる。なお、図５の従来例に示したワース
トケースと同一条件の競合が、図２の右側部分のアクセ
ス競合の場合として示してあり、この実施例ではＭＰＵ
２に対してアクセス要求がなされた後であっても、ＭＰ
Ｕ１が待機することなく先にアクセスを行う。
【００２２】図３は、この実施例の競合におけるワース
トケースを示す。最初にＭＰＵ２からメモリ選択信号ｂ
が出力されると、ＭＰＵ１のシステムクロックをカウン
トし、８個のクロックをカウントした時刻ｔ１に、ＭＰ
Ｕ１からメモリ選択信号ａが出力される。しかし、この
時点ではＭＰＵ２がアクセスを開始する１０個目のクロ
ックパルスまでに２クロック分の時間しか残っていない
ため、３クロック分の時間が必要なＭＰＵ１のアクセス
は不可能である。そこで、ＭＰＵ１へのレディ信号ｆを
インアクティブにして、ＭＰＵ２のメモリ使用が終了す
る時刻ｔ２までＭＰＵ１をウエイト状態にする。このと
きのウエイトステートＴ1Wは５クロック分の長さとな
り、図５の従来例のワーストケースに比べて半分以下の
時間となる。
トケースを示す。最初にＭＰＵ２からメモリ選択信号ｂ
が出力されると、ＭＰＵ１のシステムクロックをカウン
トし、８個のクロックをカウントした時刻ｔ１に、ＭＰ
Ｕ１からメモリ選択信号ａが出力される。しかし、この
時点ではＭＰＵ２がアクセスを開始する１０個目のクロ
ックパルスまでに２クロック分の時間しか残っていない
ため、３クロック分の時間が必要なＭＰＵ１のアクセス
は不可能である。そこで、ＭＰＵ１へのレディ信号ｆを
インアクティブにして、ＭＰＵ２のメモリ使用が終了す
る時刻ｔ２までＭＰＵ１をウエイト状態にする。このと
きのウエイトステートＴ1Wは５クロック分の長さとな
り、図５の従来例のワーストケースに比べて半分以下の
時間となる。
【００２３】このように、本発明の実施例では、高速の
ＭＰＵ１と低速のＭＰＵ２とが競合するシステムにおい
て、高速のＭＰＵ１のウエイト時間を短くしたことによ
り、ＭＰＵ１の処理能力の低下をおさえることができ
る。なお、本発明の実施例では、高速ＭＰＵ１と低速Ｍ
ＰＵ２と共有のメモリ１０の調停について適用したが、
バスシステムやネットワーク等の共有資源についても同
様に適用可能である。
ＭＰＵ１と低速のＭＰＵ２とが競合するシステムにおい
て、高速のＭＰＵ１のウエイト時間を短くしたことによ
り、ＭＰＵ１の処理能力の低下をおさえることができ
る。なお、本発明の実施例では、高速ＭＰＵ１と低速Ｍ
ＰＵ２と共有のメモリ１０の調停について適用したが、
バスシステムやネットワーク等の共有資源についても同
様に適用可能である。
【００２４】
【発明の効果】以上述べたように第１の発明によれば、
低速のプロセッサ側のトランシーバ回路としてラッチ回
路およびバッファ回路をデータバス上に互いに並列に設
置しておき、低速のプロセッサから共有メモリへメモリ
選択信号が出力されてアクセスが要求されると、低速の
プロセッサのアクセスタイミングに合わせて共有メモリ
へアクセスを許可するための制御信号が送信されるとと
もに、ラッチ回路またはバッファ回路のいずれかにデー
タ転送の許可信号が送られることにより、低速プロセッ
サのバス占有時間が短くなり、その分、高速プロセッサ
の待ち時間が短縮されて高速プロセッサの稼働効率が損
なわれることがなくなる。また、低速のプロセッサのア
クセスを優先した調停が行われることにより、低速のプ
ロセッサにはウエイトがなくなり、低速のプロセッサに
アクセス時間が固定されているプロセッサを用いること
が可能になる。
低速のプロセッサ側のトランシーバ回路としてラッチ回
路およびバッファ回路をデータバス上に互いに並列に設
置しておき、低速のプロセッサから共有メモリへメモリ
選択信号が出力されてアクセスが要求されると、低速の
プロセッサのアクセスタイミングに合わせて共有メモリ
へアクセスを許可するための制御信号が送信されるとと
もに、ラッチ回路またはバッファ回路のいずれかにデー
タ転送の許可信号が送られることにより、低速プロセッ
サのバス占有時間が短くなり、その分、高速プロセッサ
の待ち時間が短縮されて高速プロセッサの稼働効率が損
なわれることがなくなる。また、低速のプロセッサのア
クセスを優先した調停が行われることにより、低速のプ
ロセッサにはウエイトがなくなり、低速のプロセッサに
アクセス時間が固定されているプロセッサを用いること
が可能になる。
【００２５】第２の発明によれば、高速のプロセッサの
システムクロックを所定数カウントしてアクセス許可制
御信号およびデータ転送許可信号を発生するため、高速
のプロセッサの動作タイミングを基準として両方のプロ
セッサのアクセスタイミングが制御されることにより、
さらにシステムの稼働効率が向上する。
システムクロックを所定数カウントしてアクセス許可制
御信号およびデータ転送許可信号を発生するため、高速
のプロセッサの動作タイミングを基準として両方のプロ
セッサのアクセスタイミングが制御されることにより、
さらにシステムの稼働効率が向上する。
【図１】本発明にかかる実施例の構成を示すブロック図
である。
である。
【図２】図１の動作を示すタイミングチャートである。
【図３】実施例の競合におけるワーストケースを示すタ
イミングチャートである。
イミングチャートである。
【図４】従来例の構成を示すブロック図である。
【図５】従来例のタイミングチャートである。
１ 高速のマイクロプロセッサ（ＭＰＵ） ２ 低速のマイクロプロセッサ（ＭＰＵ） ３、４ バス ５、６ アドレスデコーダ ７ 調停回路 ８ トランシーバ回路 １０ メモリ １１ バス ２１ ラッチ回路 ２２ バッファ回路
Claims (2)
- 【請求項１】 アクセス速度が互いに異なる２個のプロ
セッサとこれら両プロセッサにバス接続された共有メモ
リとの間にあって、一方のプロセッサから共有メモリに
対するメモリ選択信号が出力されると、共有メモリに対
してアクセスを許可するための制御信号を送信するとと
もにアクセス要求プロセッサと共有メモリとを接続する
データバス上に設置されているトランシーバ回路に対し
てデータ転送の許可信号を送る調停回路において、 低速のプロセッサ側のトランシーバ回路として、共有メ
モリからデータバス上に送出されたリードデータをいっ
たん保持してから低速のプロセッサ側へ転送するラッチ
回路と、低速のプロセッサからデータバス上に送出され
たライトデータを共有メモリ側へ転送するバッファ回路
とをデータバス上に互いに並列に設置するとともに、 低速のプロセッサから共有メモリへメモリ選択信号が出
力されてアクセスが要求されると、低速のプロセッサの
アクセスタイミングに合わせ、共有メモリに対してアク
セスを許可するための制御信号を送信するとともにリー
ドアクセスの場合はラッチ回路へ、ライトアクセスの場
合はバッファ回路へそれぞれデータ転送の許可信号を送
る手段を備え、低速のプロセッサからメモリ選択信号が出力された後の
時刻に高速のプロセッサからメモリ選択信号が出力され
た場合であって、前記時刻から低速のプロセッサが共有
メモリのデータバスの占有を開始するまでの時間が高速
のプロセッサによるデータバスの占有期間よりも短い場
合に、高速のプロセッサに対するレディ信号をインアク
ティブとして低速のプロセッサによるデータバスの占有
期間が終了するまで高速のプロセッサをウェイト状態と
する ことを特徴とする調停回路。 - 【請求項２】 請求項１記載の調停回路において、低速
のプロセッサからメモリ選択信号が出力された後に高速
のプロセッサのシステムクロックを所定数カウントした
タイミングでアクセス許可制御信号およびデータ転送許
可信号を発生することを特徴とする調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33573894A JP3240863B2 (ja) | 1994-12-21 | 1994-12-21 | 調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33573894A JP3240863B2 (ja) | 1994-12-21 | 1994-12-21 | 調停回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08180027A JPH08180027A (ja) | 1996-07-12 |
| JP3240863B2 true JP3240863B2 (ja) | 2001-12-25 |
Family
ID=18291928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33573894A Expired - Fee Related JP3240863B2 (ja) | 1994-12-21 | 1994-12-21 | 調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240863B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE602004029729D1 (de) * | 2003-08-07 | 2010-12-02 | Panasonic Corp | Integrierte Prozessorschaltung mit mehreren Prozessoren welche lokale Speicher haben sowie Mittel um DMA-Zugriffe auf diese Speicher zu synchronisieren |
| JP4748641B2 (ja) | 2004-12-06 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 情報処理システム |
| JP5229922B2 (ja) * | 2010-11-08 | 2013-07-03 | ルネサスエレクトロニクス株式会社 | 情報処理システム |
-
1994
- 1994-12-21 JP JP33573894A patent/JP3240863B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08180027A (ja) | 1996-07-12 |
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