JP3211264B2 - 外部バス制御方式 - Google Patents
外部バス制御方式Info
- Publication number
- JP3211264B2 JP3211264B2 JP15528891A JP15528891A JP3211264B2 JP 3211264 B2 JP3211264 B2 JP 3211264B2 JP 15528891 A JP15528891 A JP 15528891A JP 15528891 A JP15528891 A JP 15528891A JP 3211264 B2 JP3211264 B2 JP 3211264B2
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- JP
- Japan
- Prior art keywords
- external bus
- bus
- control circuit
- interrupt
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Bus Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は外部バス制御方式に関
し、特に中央処理装置における外部バスインタフェース
の制御方式に関する。
し、特に中央処理装置における外部バスインタフェース
の制御方式に関する。
【０００２】
【従来の技術】従来の外部バス制御方式では、バスイン
タフェース部は図２で示すように、バスのプロトコルを
変換するバス変換回路１０（ＥＸ）と、外部バスの競合
整理を行う外部バス競合整理回路１２（ＥＢＡ）と、外
部バスの使用状態表示やバスの優先排他論理を行う状態
表示レジスタ９（ＲＥＧ）と、前三者の制御を行う外部
バス制御回路１１（ＣＴＬ）で構成されている。
タフェース部は図２で示すように、バスのプロトコルを
変換するバス変換回路１０（ＥＸ）と、外部バスの競合
整理を行う外部バス競合整理回路１２（ＥＢＡ）と、外
部バスの使用状態表示やバスの優先排他論理を行う状態
表示レジスタ９（ＲＥＧ）と、前三者の制御を行う外部
バス制御回路１１（ＣＴＬ）で構成されている。
【０００３】ＣＰＵ１が外部バスをアクセスする場合、
外部バスからブロセッサバスへのＩＯによるアクセスと
競合してデッドロックを起こさぬように、ソフト処理に
よりＣＰＵ１が外部バスの使用状態を状態表示レジスタ
９を読み取ることでチェックする。ＲＥＧ９は、ＣＰＵ
１のリードアクセスを受付けると、外部バスの使用状態
ビットを返送し、ＥＢＡ１２に次のバスアービトレーシ
ョンをロックさせるよう指示し、次のバス使用権を予約
する。外部バスが未使用状態であれば、即ちＣＰＵ１の
外部バスアクセスが許可され（使用状態ビットが未使
用）、使用中であればＣＰＵ１はポーリングを続ける。
外部バスのブロトコルにバースト転送がサポートされて
いる場合、ＥＢＡ１２は、外部バスマスタに優先順位の
高い装置のアクセスがウェイティングになっていること
を示す信号を送出し、バスアクセス権の早期委譲を実現
させる。
外部バスからブロセッサバスへのＩＯによるアクセスと
競合してデッドロックを起こさぬように、ソフト処理に
よりＣＰＵ１が外部バスの使用状態を状態表示レジスタ
９を読み取ることでチェックする。ＲＥＧ９は、ＣＰＵ
１のリードアクセスを受付けると、外部バスの使用状態
ビットを返送し、ＥＢＡ１２に次のバスアービトレーシ
ョンをロックさせるよう指示し、次のバス使用権を予約
する。外部バスが未使用状態であれば、即ちＣＰＵ１の
外部バスアクセスが許可され（使用状態ビットが未使
用）、使用中であればＣＰＵ１はポーリングを続ける。
外部バスのブロトコルにバースト転送がサポートされて
いる場合、ＥＢＡ１２は、外部バスマスタに優先順位の
高い装置のアクセスがウェイティングになっていること
を示す信号を送出し、バスアクセス権の早期委譲を実現
させる。
【０００４】
【発明が解決しようとする課題】この従来の外部バス制
御方式では、ＣＰＵ１のアクセスと外部バスに接続され
た装置のアクセスとが競合し、デッドロックが生じない
ように、ＣＰＵ１がポーリングし待合せを行うため、Ｃ
ＰＵ１が高速になればなるほど、ポーリングすることに
よるソフト処理のオーバヘッドが大きくなり、処理能力
の低下が無視できなくなるという問題点があった。
御方式では、ＣＰＵ１のアクセスと外部バスに接続され
た装置のアクセスとが競合し、デッドロックが生じない
ように、ＣＰＵ１がポーリングし待合せを行うため、Ｃ
ＰＵ１が高速になればなるほど、ポーリングすることに
よるソフト処理のオーバヘッドが大きくなり、処理能力
の低下が無視できなくなるという問題点があった。
【０００５】本発明の目的は、前記課題を解決した外部
バス制御方式を提供することにある。
バス制御方式を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る外部バス制御方式は、リードバッフ
ァ，ライトバッファをメモリインタフェースに使用し、
メモリマップドＩＯによって構成されているプロセッサ
システムにおいて、プロセッサバスを外部バスに接続す
るバスインタフェース部に、バスのプロトコルを変換す
るバス変換回路と、外部バスの競合整理を行う外部バス
競合整理回路と、外部バスの使用状態を示す状態表示レ
ジスタと、バス変換回路及び外部バス競合整理回路並び
に状態表示レジスタの制御を行う外部バス制御回路と、
ＣＰＵに割込み通知を行う割込制御回路とを有し、ＣＰ
Ｕが外部バス配下装置をアクセスする場合、前記状態表
示レジスタをリードし、使用中ビットをチェックし、未
使用であればアクセスを行い、前記状態表示レジスタは
リードされると、前記外部バス競合整理回路にバスロッ
クの指示をし、次の外部バスの使用がＣＰＵであること
を示すと同時に、前記状態表示レジスタは前記外部バス
制御回路にも通知し、前記外部バス制御回路は外部バス
が使用中でなければ、すぐに前記割込制御回路に割込起
動の指示を出力し、外部バスが使用中の場合には前記外
部バス競合整理回路を監視し、バス使用権が放棄される
と、すぐに割込起動指示を出し、前記外部バス制御回路
からの指示を受けた前記割込制御回路はＣＰＵに特別な
割込みを行うものである。
め、本発明に係る外部バス制御方式は、リードバッフ
ァ，ライトバッファをメモリインタフェースに使用し、
メモリマップドＩＯによって構成されているプロセッサ
システムにおいて、プロセッサバスを外部バスに接続す
るバスインタフェース部に、バスのプロトコルを変換す
るバス変換回路と、外部バスの競合整理を行う外部バス
競合整理回路と、外部バスの使用状態を示す状態表示レ
ジスタと、バス変換回路及び外部バス競合整理回路並び
に状態表示レジスタの制御を行う外部バス制御回路と、
ＣＰＵに割込み通知を行う割込制御回路とを有し、ＣＰ
Ｕが外部バス配下装置をアクセスする場合、前記状態表
示レジスタをリードし、使用中ビットをチェックし、未
使用であればアクセスを行い、前記状態表示レジスタは
リードされると、前記外部バス競合整理回路にバスロッ
クの指示をし、次の外部バスの使用がＣＰＵであること
を示すと同時に、前記状態表示レジスタは前記外部バス
制御回路にも通知し、前記外部バス制御回路は外部バス
が使用中でなければ、すぐに前記割込制御回路に割込起
動の指示を出力し、外部バスが使用中の場合には前記外
部バス競合整理回路を監視し、バス使用権が放棄される
と、すぐに割込起動指示を出し、前記外部バス制御回路
からの指示を受けた前記割込制御回路はＣＰＵに特別な
割込みを行うものである。
【０００７】
【作用】本発明では、ＣＰＵがポーリングすることによ
り無駄になっていた処理時間を別のタスク処理に振り分
けることにより、処理能力を向上させるようにしたもの
である。
り無駄になっていた処理時間を別のタスク処理に振り分
けることにより、処理能力を向上させるようにしたもの
である。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。
る。図１は本発明の一実施例を示すブロック図である。
【０００９】図において、ＣＰＵ（中央処理装置）１
は、キャッシュヒットにしている限り命令専用のキャッ
シュメモリ２と、データ専用のキャッシュメモリ３とだ
けをアクセスして処理を継続する。しかし、キャッシュ
にミスヒットした場合や、ＩＯ空間をアクセスした場合
は、リード時にはリードバッファ５、ライト時にはライ
トバッファ４がアクセスされる。その際、プロセッサバ
ス（Ｐバスと略す）のプロセッサバス競合整理回路７が
Ｐバスの競合整理を行い、リードバッファ５やライトバ
ッファ４からメインメモリ６，バス変換回路１０へのバ
スアクセスが他のアクセスと衝突しないように制御す
る。バス変換回路１０はＰバスと外部バスのプロトコル
変換を行い、お互いのバスを接続する。外部バス配下装
置のメモリアクセスは、外部バス競合整理回路１２の制
御によりバスマスタが決定され、外部バスのアクセス権
が渡った時点で、バス変換回路１０がＰバス競合整理回
路７にＰバス使用を要求する。競合の結果（つまり、Ｃ
ＰＵのアクセスがなければ）許可されると、メインメモ
リ６をアクセスすることができる。
は、キャッシュヒットにしている限り命令専用のキャッ
シュメモリ２と、データ専用のキャッシュメモリ３とだ
けをアクセスして処理を継続する。しかし、キャッシュ
にミスヒットした場合や、ＩＯ空間をアクセスした場合
は、リード時にはリードバッファ５、ライト時にはライ
トバッファ４がアクセスされる。その際、プロセッサバ
ス（Ｐバスと略す）のプロセッサバス競合整理回路７が
Ｐバスの競合整理を行い、リードバッファ５やライトバ
ッファ４からメインメモリ６，バス変換回路１０へのバ
スアクセスが他のアクセスと衝突しないように制御す
る。バス変換回路１０はＰバスと外部バスのプロトコル
変換を行い、お互いのバスを接続する。外部バス配下装
置のメモリアクセスは、外部バス競合整理回路１２の制
御によりバスマスタが決定され、外部バスのアクセス権
が渡った時点で、バス変換回路１０がＰバス競合整理回
路７にＰバス使用を要求する。競合の結果（つまり、Ｃ
ＰＵのアクセスがなければ）許可されると、メインメモ
リ６をアクセスすることができる。
【００１０】一方、ＣＰＵ１が外部バス配下装置をアク
セスする場合、状態表示レジスタ９をリードし、使用中
ビットをチェックし、未使用であればアクセスを行う。
状態表示レジスタ９はリードされると、外部バス競合整
理回路１２にバスロックの指示をし、次の外部バスの使
用者がＣＰＵ１であることを示す。同時に状態表示レジ
スタ９は外部バス制御回路１１にも通知し外部バス制御
回路１１は外部バスが使用中でなければ、すぐに割込制
御回路８に割込起動の指示を出す。外部バスが使用中の
場合には外部バス競合整理回路１２を監視し、バス使用
権が放棄されると、すぐに割込起動指示を出す。指示を
受けた割込制御回路８はＣＰＵ１に特別な割込みを行
う。ＣＰＵ１はこの割込みを他の割込みと区別して扱う
ことによって割込処理のオーバヘッドをなくし、処理の
高速化を図ることができる。
セスする場合、状態表示レジスタ９をリードし、使用中
ビットをチェックし、未使用であればアクセスを行う。
状態表示レジスタ９はリードされると、外部バス競合整
理回路１２にバスロックの指示をし、次の外部バスの使
用者がＣＰＵ１であることを示す。同時に状態表示レジ
スタ９は外部バス制御回路１１にも通知し外部バス制御
回路１１は外部バスが使用中でなければ、すぐに割込制
御回路８に割込起動の指示を出す。外部バスが使用中の
場合には外部バス競合整理回路１２を監視し、バス使用
権が放棄されると、すぐに割込起動指示を出す。指示を
受けた割込制御回路８はＣＰＵ１に特別な割込みを行
う。ＣＰＵ１はこの割込みを他の割込みと区別して扱う
ことによって割込処理のオーバヘッドをなくし、処理の
高速化を図ることができる。
【００１１】従って、ＣＰＵ１は外部バスアクセス時に
レジスタをリードした後、バス使用可となるまで別処理
を行い専用の割込みにより、もとの処理を続行する。
レジスタをリードした後、バス使用可となるまで別処理
を行い専用の割込みにより、もとの処理を続行する。
【００１２】
【発明の効果】以上説明したように本発明はＣＰＵ１が
ポーリングをすることにより無駄になっていた処理時間
を別のタスク処理にふり分けることが可能なため、処理
能力を向上させるという効果を有する。
ポーリングをすることにより無駄になっていた処理時間
を別のタスク処理にふり分けることが可能なため、処理
能力を向上させるという効果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来技術を示すブロック図である。
１ ＣＰＵ（中央処理装置） ２ 命令キャッシュメモリ ３ データキャッシュメモリ ４ ライトバッファ ５ リードバッファ ６ メインメモリ ７ プロセッサバス競合整理回路 ８ 割込制御回路 ９ 状態表示レジスタ １０ バス変換回路 １１ 外部バス制御回路 １２ 外部バス競合整理回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/24,13/36 G06F 13/366,13/38 H04L 11/00
Claims (1)
- 【請求項１】 リードバッファ，ライトバッファをメモ
リインタフェースに使用し、メモリマップドＩＯによっ
て構成されているプロセッサシステムにおいて、 プロセッサバスを外部バスに接続するバスインタフェー
ス部に、バスのプロトコルを変換するバス変換回路と、
外部バスの競合整理を行う外部バス競合整理回路と、外
部バスの使用状態を示す状態表示レジスタと、バス変換
回路及び外部バス競合整理回路並びに状態表示レジスタ
の制御を行う外部バス制御回路と、ＣＰＵに割込み通知
を行う割込制御回路とを有し、 ＣＰＵが外部バス配下装置をアクセスする場合、前記状
態表示レジスタをリードし、使用中ビットをチェック
し、未使用であればアクセスを行い、前記状態表示レジ
スタはリードされると、前記外部バス競合整理回路にバ
スロックの指示をし、次の外部バスの使用がＣＰＵであ
ることを示すと同時に、前記状態表示レジスタは前記外
部バス制御回路にも通知し、 前記外部バス制御回路は外部バスが使用中でなければ、
すぐに前記割込制御回路に割込起動の指示を出力し、外
部バスが使用中の場合には前記外部バス競合整理回路を
監視し、バス使用権が放棄されると、すぐに割込起動指
示を出し、 前記外部バス制御回路からの指示を受けた前記割込制御
回路はＣＰＵに特別な割込みを行うことを特徴とする外
部バス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15528891A JP3211264B2 (ja) | 1991-05-31 | 1991-05-31 | 外部バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15528891A JP3211264B2 (ja) | 1991-05-31 | 1991-05-31 | 外部バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04354044A JPH04354044A (ja) | 1992-12-08 |
| JP3211264B2 true JP3211264B2 (ja) | 2001-09-25 |
Family
ID=15602624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15528891A Expired - Lifetime JP3211264B2 (ja) | 1991-05-31 | 1991-05-31 | 外部バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211264B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5397544B2 (ja) * | 2010-06-25 | 2014-01-22 | 富士通株式会社 | マルチコアシステム、マルチコアシステムのスケジューリング方法およびマルチコアシステムのスケジューリングプログラム |
-
1991
- 1991-05-31 JP JP15528891A patent/JP3211264B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04354044A (ja) | 1992-12-08 |
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Legal Events
| Date | Code | Title | Description |
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