JPH10320349A - プロセッサ及び当該プロセッサを用いるデータ転送システム - Google Patents
プロセッサ及び当該プロセッサを用いるデータ転送システムInfo
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- JPH10320349A JPH10320349A JP9125390A JP12539097A JPH10320349A JP H10320349 A JPH10320349 A JP H10320349A JP 9125390 A JP9125390 A JP 9125390A JP 12539097 A JP12539097 A JP 12539097A JP H10320349 A JPH10320349 A JP H10320349A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Abstract
(57)【要約】
【課題】 ＣＰＵの処理能力の低下を抑え、効率よくデ
ータバスを使用するプロセッサ、及び当該プロセッサを
使用するデータ転送システムを提供する。 【解決手段】 本発明のプロセッサ、ＤＭＡＣ及び周辺
装置が同一のバスを介してメモリに接続される同期式の
データ転送システムで用いるプロセッサは、次のサイク
ルでプロセッサがバスを使用するか否かを検出する検出
回路と、検出回路により次のサイクルでプロセッサがバ
スを使用しないことを検出した場合にのみ、ＤＭＡＣか
らバスの使用を要求する信号を受け付ける第１端子を有
し、前記要求信号を受け付けた場合、バスの使用権を放
棄し、ＤＭＡＣに対してバスの使用権を付与する旨の所
定の応答信号を出力する制御回路とを内蔵する。
ータバスを使用するプロセッサ、及び当該プロセッサを
使用するデータ転送システムを提供する。 【解決手段】 本発明のプロセッサ、ＤＭＡＣ及び周辺
装置が同一のバスを介してメモリに接続される同期式の
データ転送システムで用いるプロセッサは、次のサイク
ルでプロセッサがバスを使用するか否かを検出する検出
回路と、検出回路により次のサイクルでプロセッサがバ
スを使用しないことを検出した場合にのみ、ＤＭＡＣか
らバスの使用を要求する信号を受け付ける第１端子を有
し、前記要求信号を受け付けた場合、バスの使用権を放
棄し、ＤＭＡＣに対してバスの使用権を付与する旨の所
定の応答信号を出力する制御回路とを内蔵する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイレクト・メモ
リ・アクセス（以下、ＤＭＡという）方式によってメモ
リと周辺装置との間で高速なデータ転送を行うためのプ
ロセッサ及び当該プロセッサを用いる同期式のデータ転
送システムに関する。
リ・アクセス（以下、ＤＭＡという）方式によってメモ
リと周辺装置との間で高速なデータ転送を行うためのプ
ロセッサ及び当該プロセッサを用いる同期式のデータ転
送システムに関する。
【０００２】
【従来の技術】従来より、プロセッサ及び周辺装置が同
一のバスを介してメモリに接続されている同期式のシス
テムにおいて、メモリから周辺装置へデータを読み出す
際にプロセッサ（以下、ＣＰＵという）の制御を介さず
に、周辺装置とメモリ間で直接データのやりとりを行う
ＤＭＡ方式によるデータ転送（以下、ＤＭＡ転送とい
う）が行われている。
一のバスを介してメモリに接続されている同期式のシス
テムにおいて、メモリから周辺装置へデータを読み出す
際にプロセッサ（以下、ＣＰＵという）の制御を介さず
に、周辺装置とメモリ間で直接データのやりとりを行う
ＤＭＡ方式によるデータ転送（以下、ＤＭＡ転送とい
う）が行われている。
【０００３】図１は、従来の同期式のシステムの一例を
示す図である。データ／アドレスバス１０には、ＣＰＵ
１、ＤＭＡコントローラ（以下、ＤＭＡＣという）２、
周辺装置３、及び、メモリ４が接続されている。ＤＭＡ
転送を実行する際、周辺装置３は、ＤＭＡＣ２に対して
ＤＭＡ要求信号ａを出力する。ＤＭＡＣ２は、ＤＭＡ要
求信号ａの入力に応じて、バス１０の使用権を上記のＣ
ＰＵ１より取得するためアービタ５にデータバス使用要
求信号ｂを出力する。アービタ５は、データバス使用要
求信号ｂの入力に応じて、ＣＰＵ１にバス１０の使用を
停止させる信号ｃを出力する。ＣＰＵ１は、信号ｃの入
力に応じて、バス１０の使用権をアービタ５に譲り、こ
れを所定の応答信号ｄにより通知する。所定の応答信号
ｄを受けたアービタ５は、ＤＭＡＣ２に対してバス１０
の使用を許可する信号ｅを出力する。信号ｅを受けたＤ
ＭＡＣ２は、周辺装置３に対してＤＭＡ転送許可信号ｆ
を出力すると共に、周辺装置３とメモリ４との間におけ
るＤＭＡ転送を実行する。上記するように、従来のシス
テムでは、ＣＰＵ１がバス１０を使用しているか否かに
かかわらず、周辺装置３からのＤＭＡ要求信号ａの入力
に応じて、直ちにバス１０の使用権を周辺装置３に与
え、周辺装置３とメモリ４との間におけるＤＭＡ転送を
可能にする。
示す図である。データ／アドレスバス１０には、ＣＰＵ
１、ＤＭＡコントローラ（以下、ＤＭＡＣという）２、
周辺装置３、及び、メモリ４が接続されている。ＤＭＡ
転送を実行する際、周辺装置３は、ＤＭＡＣ２に対して
ＤＭＡ要求信号ａを出力する。ＤＭＡＣ２は、ＤＭＡ要
求信号ａの入力に応じて、バス１０の使用権を上記のＣ
ＰＵ１より取得するためアービタ５にデータバス使用要
求信号ｂを出力する。アービタ５は、データバス使用要
求信号ｂの入力に応じて、ＣＰＵ１にバス１０の使用を
停止させる信号ｃを出力する。ＣＰＵ１は、信号ｃの入
力に応じて、バス１０の使用権をアービタ５に譲り、こ
れを所定の応答信号ｄにより通知する。所定の応答信号
ｄを受けたアービタ５は、ＤＭＡＣ２に対してバス１０
の使用を許可する信号ｅを出力する。信号ｅを受けたＤ
ＭＡＣ２は、周辺装置３に対してＤＭＡ転送許可信号ｆ
を出力すると共に、周辺装置３とメモリ４との間におけ
るＤＭＡ転送を実行する。上記するように、従来のシス
テムでは、ＣＰＵ１がバス１０を使用しているか否かに
かかわらず、周辺装置３からのＤＭＡ要求信号ａの入力
に応じて、直ちにバス１０の使用権を周辺装置３に与
え、周辺装置３とメモリ４との間におけるＤＭＡ転送を
可能にする。
【０００４】
【発明が解決しようとする課題】以下に、ＣＰＵ１がデ
ータ／アドレスバス１０を使用するサイクル（以下、Ｃ
ＰＵサイクルという）と、アイドル又はスリープのサイ
クル（以下、アイドルサイクルという）との繰り返しと
なるような命令がＣＰＵ１に指示された場合を想定す
る。図２は、上記の例において周辺装置３からＤＭＡ要
求信号ａが出力された場合のバスサイクルの状態を示す
タイムチャートである。既に説明したように、従来のシ
ステムでは、ＤＭＡＣ２は、周辺装置３からのＤＭＡ要
求信号ａの入力に応じて、直ちにバス１０の使用権を周
辺装置３へ与える。周辺装置３より３サイクル分のＤＭ
Ａ要求信号が連続して入力された場合、直ちにバス１０
の使用権が周辺装置３に与えられた後、３サイクル分の
ＤＭＡ転送が実行される。ＣＰＵ１は、３サイクル分の
ＤＭＡ転送の実行後、再びバス１０の使用権が与えられ
た後に、ＣＰＵサイクル１、アイドルサイクル、ＣＰＵ
サイクル２の順で処理を行う。従来のシステムでは、Ｃ
ＰＵ１がバス１０を使用している最中に周辺装置３がＤ
ＭＡ要求を行った場合には、ＣＰＵ１の処理が中断され
ることになり、ＣＰＵ１の処理能力の低下を招くことに
なる。
ータ／アドレスバス１０を使用するサイクル（以下、Ｃ
ＰＵサイクルという）と、アイドル又はスリープのサイ
クル（以下、アイドルサイクルという）との繰り返しと
なるような命令がＣＰＵ１に指示された場合を想定す
る。図２は、上記の例において周辺装置３からＤＭＡ要
求信号ａが出力された場合のバスサイクルの状態を示す
タイムチャートである。既に説明したように、従来のシ
ステムでは、ＤＭＡＣ２は、周辺装置３からのＤＭＡ要
求信号ａの入力に応じて、直ちにバス１０の使用権を周
辺装置３へ与える。周辺装置３より３サイクル分のＤＭ
Ａ要求信号が連続して入力された場合、直ちにバス１０
の使用権が周辺装置３に与えられた後、３サイクル分の
ＤＭＡ転送が実行される。ＣＰＵ１は、３サイクル分の
ＤＭＡ転送の実行後、再びバス１０の使用権が与えられ
た後に、ＣＰＵサイクル１、アイドルサイクル、ＣＰＵ
サイクル２の順で処理を行う。従来のシステムでは、Ｃ
ＰＵ１がバス１０を使用している最中に周辺装置３がＤ
ＭＡ要求を行った場合には、ＣＰＵ１の処理が中断され
ることになり、ＣＰＵ１の処理能力の低下を招くことに
なる。
【０００５】上記問題に対処する種々のＤＭＡＣが提案
されている。特開平４−４９４５７号公報には、バスの
使用権を得た後のＤＭＡ方式によるデータ転送におい
て、データ転送の実行サイクルをバスの使用状態に応じ
て制御するＤＭＡＣが開示されている。より具体的に
は、周辺装置から有効なＤＭＡ転送要求を受け付けた場
合には、その優先順位を決定し、最も優先順位の高いチ
ャンネルに対してＤＭＡ転送を開始する。この際、所定
数のバスサイクルの内１回だけをＤＭＡ転送用に割り当
てる。一方、ＤＭＡ転送によるバスの使用中にＣＰＵに
よる所定のアクセスが行われた場合には、１バス・サイ
クルの間隔を置いてからＤＭＡＣにＤＭＡ転送の許可信
号を出力する。これらの処理により、ＤＭＡ転送の実行
時におけるＣＰＵのバス使用率を改善する。しかし、当
該ＤＭＡＣでは、ＣＰＵがバスを使用している場合であ
っても、周辺装置から優先順位の高いバスの使用要求が
なされた場合には、直ちにその使用権を周辺装置に与え
てＤＭＡ転送を行うため、ＣＰＵの処理を中断させる場
合が生じ、その処理能力の低下を招くことになる。
されている。特開平４−４９４５７号公報には、バスの
使用権を得た後のＤＭＡ方式によるデータ転送におい
て、データ転送の実行サイクルをバスの使用状態に応じ
て制御するＤＭＡＣが開示されている。より具体的に
は、周辺装置から有効なＤＭＡ転送要求を受け付けた場
合には、その優先順位を決定し、最も優先順位の高いチ
ャンネルに対してＤＭＡ転送を開始する。この際、所定
数のバスサイクルの内１回だけをＤＭＡ転送用に割り当
てる。一方、ＤＭＡ転送によるバスの使用中にＣＰＵに
よる所定のアクセスが行われた場合には、１バス・サイ
クルの間隔を置いてからＤＭＡＣにＤＭＡ転送の許可信
号を出力する。これらの処理により、ＤＭＡ転送の実行
時におけるＣＰＵのバス使用率を改善する。しかし、当
該ＤＭＡＣでは、ＣＰＵがバスを使用している場合であ
っても、周辺装置から優先順位の高いバスの使用要求が
なされた場合には、直ちにその使用権を周辺装置に与え
てＤＭＡ転送を行うため、ＣＰＵの処理を中断させる場
合が生じ、その処理能力の低下を招くことになる。
【０００６】また、特開平４−１１６７５１号公報に
は、バスをＤＭＡ転送用に占有する時間を短縮し、ＣＰ
Ｕがホールドする時間を短くするデータ転送方式が開示
されている。しかし、このデータ転送方式では、周辺装
置からバスの使用要求がなされた場合には、ＣＰＵによ
るバスの使用状況によらず、直ちにその使用権を周辺装
置に与えるため、ＣＰＵの処理を中断させる場合が生
じ、その処理能力の低下を招くことになる。
は、バスをＤＭＡ転送用に占有する時間を短縮し、ＣＰ
Ｕがホールドする時間を短くするデータ転送方式が開示
されている。しかし、このデータ転送方式では、周辺装
置からバスの使用要求がなされた場合には、ＣＰＵによ
るバスの使用状況によらず、直ちにその使用権を周辺装
置に与えるため、ＣＰＵの処理を中断させる場合が生
じ、その処理能力の低下を招くことになる。
【０００７】また、特開平８−１０６４３２号公報にお
いては、ＣＰＵによるアクセス用及びＤＭＡ転送用に２
本のデータバスを設け、ＤＭＡ転送の実行中でもＣＰＵ
の処理が中断しないように構成したＤＭＡ制御回路が開
示されている。しかし、当該ＤＭＡ制御回路では、ＤＭ
Ａ転送によるＣＰＵの処理能力の低下を防止することが
できるが、データバスを２本設けるためコスト高になる
といった別の問題が生じる。
いては、ＣＰＵによるアクセス用及びＤＭＡ転送用に２
本のデータバスを設け、ＤＭＡ転送の実行中でもＣＰＵ
の処理が中断しないように構成したＤＭＡ制御回路が開
示されている。しかし、当該ＤＭＡ制御回路では、ＤＭ
Ａ転送によるＣＰＵの処理能力の低下を防止することが
できるが、データバスを２本設けるためコスト高になる
といった別の問題が生じる。
【０００８】また、特開平５−２０４８２６号公報で
は、ＤＭＡ要求信号を、ＣＰＵ内部で発生するバスアク
セス要求信号として取り扱うと同時に、バスサイクル生
成の条件として取り扱うデータ処理装置が開示されてい
る。これにより、ＤＭＡ要求に対してＣＰＵがホールド
応答信号を出力した後、実際にＤＭＡ転送が行われるま
でに要するまでの非使用期間、及び、ＤＭＡ転送が終了
後、ＣＰＵがデータバスを再び使用するまでの非使用期
間を排除する。当該データ転送装置では、上記データバ
スの非使用期間を少なくすることはできるが、ＣＰＵに
よるバスの使用状況によらず、周辺装置からバスの使用
要求がなされた場合には直ちにその使用権を周辺装置に
与えるため、ＣＰＵの処理を中断させる場合が生じ、そ
の処理能力の低下を招くことになる。
は、ＤＭＡ要求信号を、ＣＰＵ内部で発生するバスアク
セス要求信号として取り扱うと同時に、バスサイクル生
成の条件として取り扱うデータ処理装置が開示されてい
る。これにより、ＤＭＡ要求に対してＣＰＵがホールド
応答信号を出力した後、実際にＤＭＡ転送が行われるま
でに要するまでの非使用期間、及び、ＤＭＡ転送が終了
後、ＣＰＵがデータバスを再び使用するまでの非使用期
間を排除する。当該データ転送装置では、上記データバ
スの非使用期間を少なくすることはできるが、ＣＰＵに
よるバスの使用状況によらず、周辺装置からバスの使用
要求がなされた場合には直ちにその使用権を周辺装置に
与えるため、ＣＰＵの処理を中断させる場合が生じ、そ
の処理能力の低下を招くことになる。
【０００９】そこで、本発明は、ＣＰＵの処理能力の低
下を抑え、効率よくデータバスを使用するデータ転送シ
ステムを提供することを目的とする。
下を抑え、効率よくデータバスを使用するデータ転送シ
ステムを提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の第１のプロセッ
サは、プロセッサ、ＤＭＡＣ及び周辺装置が同一のバス
を介してメモリに接続される同期式のデータ転送システ
ムで用いるプロセッサであって、次のサイクルでプロセ
ッサがバスを使用するか否かを検出する検出回路と、検
出回路により次のサイクルでプロセッサがバスを使用し
ないことを検出した場合にのみ、ＤＭＡＣからバスの使
用を要求する信号を受け付ける第１端子を有し、前記要
求信号を受け付けた場合、バスの使用権を放棄し、ＤＭ
ＡＣに対してバスの使用権を付与する旨の所定の応答信
号を出力する制御回路とを内蔵することを特徴とする。
また、更に、制御回路は、検出回路による検出結果によ
らず、ＤＭＡＣからのバスの使用を要求する信号を受け
付ける第２端子を備えることが好ましい。
サは、プロセッサ、ＤＭＡＣ及び周辺装置が同一のバス
を介してメモリに接続される同期式のデータ転送システ
ムで用いるプロセッサであって、次のサイクルでプロセ
ッサがバスを使用するか否かを検出する検出回路と、検
出回路により次のサイクルでプロセッサがバスを使用し
ないことを検出した場合にのみ、ＤＭＡＣからバスの使
用を要求する信号を受け付ける第１端子を有し、前記要
求信号を受け付けた場合、バスの使用権を放棄し、ＤＭ
ＡＣに対してバスの使用権を付与する旨の所定の応答信
号を出力する制御回路とを内蔵することを特徴とする。
また、更に、制御回路は、検出回路による検出結果によ
らず、ＤＭＡＣからのバスの使用を要求する信号を受け
付ける第２端子を備えることが好ましい。
【００１１】また、本発明の第２のプロセッサは、プロ
セッサ、ＤＭＡＣ及び周辺装置が同一のバスを介してメ
モリに接続される同期式のデータ転送システムで用いる
プロセッサであって、次のサイクルでプロセッサがバス
を使用するか否かを検出し、次のサイクルでプロセッサ
がバスを使用しない場合には所定の検出信号を出力する
第１端子を有する検出回路と、バスの使用権の譲渡を要
求する信号を受け付ける第２端子を有し、当該信号を受
け付けた場合にはバスの使用権を放棄して、バスの使用
権を付与する旨の所定の応答信号を第３端子より出力す
る制御回路とを内蔵することを特徴とする。
セッサ、ＤＭＡＣ及び周辺装置が同一のバスを介してメ
モリに接続される同期式のデータ転送システムで用いる
プロセッサであって、次のサイクルでプロセッサがバス
を使用するか否かを検出し、次のサイクルでプロセッサ
がバスを使用しない場合には所定の検出信号を出力する
第１端子を有する検出回路と、バスの使用権の譲渡を要
求する信号を受け付ける第２端子を有し、当該信号を受
け付けた場合にはバスの使用権を放棄して、バスの使用
権を付与する旨の所定の応答信号を第３端子より出力す
る制御回路とを内蔵することを特徴とする。
【００１２】本発明の第１のデータ転送システムは、プ
ロセッサ、ＤＭＡＣ及び周辺装置が同一のバスを介して
メモリに接続されている同期式のデータ転送システムに
おいて、上記ＤＭＡＣは、周辺装置からのＤＭＡ方式に
よるデータ転送の実行を要求する信号の入力に応じて、
プロセッサに対してバスの使用を要求する信号を出力
し、上記プロセッサは、次のサイクルで当該プロセッサ
がバスを使用するか否かを検出する検出回路と、検出回
路により次のサイクルで当該プロセッサがバスを使用し
ないことを検出した場合にのみ、ＤＭＡＣからのバスの
使用を要求する信号を受け付ける第１端子を有し、ＤＭ
ＡＣからのバスの使用を要求する信号を受け付けた場合
にバスの使用権を放棄し、ＤＭＡＣに対してバスの使用
権を付与する旨の所定の応答信号を出力する制御回路と
を内蔵し、上記ＤＭＡＣは、プロセッサから上記所定の
応答信号を受け取ったバス・サイクルにおいて、周辺装
置とメモリとの間で、ＤＭＡ方式によるデータ転送を実
行することを特徴とする。また、上記プロセッサに内蔵
される制御回路は、上記検出回路による検出結果によら
ず、ＤＭＡＣからのバスの使用を要求する信号を受け付
ける第２端子を備えることが好ましい。
ロセッサ、ＤＭＡＣ及び周辺装置が同一のバスを介して
メモリに接続されている同期式のデータ転送システムに
おいて、上記ＤＭＡＣは、周辺装置からのＤＭＡ方式に
よるデータ転送の実行を要求する信号の入力に応じて、
プロセッサに対してバスの使用を要求する信号を出力
し、上記プロセッサは、次のサイクルで当該プロセッサ
がバスを使用するか否かを検出する検出回路と、検出回
路により次のサイクルで当該プロセッサがバスを使用し
ないことを検出した場合にのみ、ＤＭＡＣからのバスの
使用を要求する信号を受け付ける第１端子を有し、ＤＭ
ＡＣからのバスの使用を要求する信号を受け付けた場合
にバスの使用権を放棄し、ＤＭＡＣに対してバスの使用
権を付与する旨の所定の応答信号を出力する制御回路と
を内蔵し、上記ＤＭＡＣは、プロセッサから上記所定の
応答信号を受け取ったバス・サイクルにおいて、周辺装
置とメモリとの間で、ＤＭＡ方式によるデータ転送を実
行することを特徴とする。また、上記プロセッサに内蔵
される制御回路は、上記検出回路による検出結果によら
ず、ＤＭＡＣからのバスの使用を要求する信号を受け付
ける第２端子を備えることが好ましい。
【００１３】また、本発明の第２のデータ転送システム
は、プロセッサ、信号制御回路、ＤＭＡＣ及び周辺装置
が同一のバスを介してメモリに接続されている同期式の
データ転送システムにおいて、上記ＤＭＡＣは、周辺装
置からのＤＭＡ方式によるデータ転送の実行を要求する
信号の入力に応じて、信号制御回路に対してバスの使用
を要求する信号を出力し、上記プロセッサは、次のサイ
クルでプロセッサがバスを使用するか否かを検出し、次
のサイクルでプロセッサがバスを使用しない場合には所
定の検出信号を出力する第１端子を有する検出回路と、
バスの使用権の譲渡を要求する信号を受け付ける第２端
子を有し、当該信号を受け付けた場合にはバスの使用権
を放棄し、ＤＭＡＣに対してバスの使用権を付与する旨
の所定の応答信号を第３端子より出力する制御回路とを
内蔵し、上記信号制御回路は、プロセッサが備える第１
端子より出力される検出結果から次のサイクルでプロセ
ッサがバスを使用しないことが判定される場合にのみ、
ＤＭＡＣからのバスの使用を要求する信号を受け付ける
第４端子を有し、ＤＭＡＣからのバスの使用を要求する
信号を受け付けた場合にプロセッサの第２端子に対して
バスの使用権の譲渡を要求する信号を出力し、上記ＤＭ
ＡＣは、プロセッサから上記所定の応答信号を受け取っ
たバス・サイクルにおいて、周辺装置とメモリとの間
で、ＤＭＡ方式によるデータ転送を実行することを特徴
とする。また、上記信号制御回路は、プロセッサが備え
る第１端子より出力される検出結果によらず、ＤＭＡＣ
からのバスの使用を要求する信号を受け付ける第５端子
を備えることが好ましい。
は、プロセッサ、信号制御回路、ＤＭＡＣ及び周辺装置
が同一のバスを介してメモリに接続されている同期式の
データ転送システムにおいて、上記ＤＭＡＣは、周辺装
置からのＤＭＡ方式によるデータ転送の実行を要求する
信号の入力に応じて、信号制御回路に対してバスの使用
を要求する信号を出力し、上記プロセッサは、次のサイ
クルでプロセッサがバスを使用するか否かを検出し、次
のサイクルでプロセッサがバスを使用しない場合には所
定の検出信号を出力する第１端子を有する検出回路と、
バスの使用権の譲渡を要求する信号を受け付ける第２端
子を有し、当該信号を受け付けた場合にはバスの使用権
を放棄し、ＤＭＡＣに対してバスの使用権を付与する旨
の所定の応答信号を第３端子より出力する制御回路とを
内蔵し、上記信号制御回路は、プロセッサが備える第１
端子より出力される検出結果から次のサイクルでプロセ
ッサがバスを使用しないことが判定される場合にのみ、
ＤＭＡＣからのバスの使用を要求する信号を受け付ける
第４端子を有し、ＤＭＡＣからのバスの使用を要求する
信号を受け付けた場合にプロセッサの第２端子に対して
バスの使用権の譲渡を要求する信号を出力し、上記ＤＭ
ＡＣは、プロセッサから上記所定の応答信号を受け取っ
たバス・サイクルにおいて、周辺装置とメモリとの間
で、ＤＭＡ方式によるデータ転送を実行することを特徴
とする。また、上記信号制御回路は、プロセッサが備え
る第１端子より出力される検出結果によらず、ＤＭＡＣ
からのバスの使用を要求する信号を受け付ける第５端子
を備えることが好ましい。
【００１４】
【発明の実施の形態】以下、本発明のデータ転送システ
ムの実施の形態について、添付の図面を用いて説明す
る。図３は、第１の実施形態にかかるデータ転送システ
ムの構成を示す図である。本システムは、プロセッサ
（以下、ＣＰＵと記す）１００、ＤＭＡＣ２００、周辺
装置３００及びメモリ４００が、バス５０に接続されて
なる。周辺装置３００よりＤＭＡ方式によるデータ転送
（以下、ＤＭＡ転送という）の実行を要求するＤＭＡ要
求信号ａが出力された場合、ＤＭＡＣ２００は、”０”
のＩＤＲＥＱ信号をＣＰＵ１００に対して出力する。こ
れに対して、ＣＰＵ１００は、次のサイクルがアイドル
サイクルの場合にのみ、バス５０の使用権をＤＭＡＣ２
００に譲ることを意味する”１”の応答信号Ｄを返信す
る。この”１”の応答信号Ｄを受けたＤＭＡＣ２００
は、周辺装置３００に対してＤＭＡ転送許可信号ｂを出
力すると共に、周辺装置３００とメモリ４００との間に
おけるＤＭＡ転送を実行する。このように、ＣＰＵ１０
０が使用しないサイクルをＤＭＡ転送に用いることで、
ＣＰＵ１００の処理が中断することを防止する。ＤＭＡ
Ｃ２００は、１バス・サイクルの単位時間毎にＩＤＲＥ
Ｑ信号を出力する。ＤＭＡＣ２００は、”０”のＩＤＲ
ＥＱ信号の入力に対して、ＣＰＵ１００から３回連続し
て、バスの使用禁止を意味する”０”の応答信号Ｄが返
信された場合に、”０”のＤＲＥＱ信号を出力する。Ｃ
ＰＵ１００は、このＤＲＥＱ信号の入力により次のバス
サイクルの使用状態によらず、バス５０の使用権を直ち
にＤＭＡＣ２００に譲り、バス５０の使用許可を意味す
る”１”の応答信号Ｄを返信する。例えば、ＤＭＡＣ２
００に簡単なスイッチング機構を備え、周辺装置３００
からのＤＭＡ要求信号ａの状態又は種類によってＩＤＲ
ＥＱ信号及びＤＲＥＱ信号を選択的に出力する構成を採
用しても良い。また、所定のタイマーを備え、当該タイ
マーが終了するまでの間に、ＣＰＵ１００からバスの使
用許可を意味する”１”の応答信号Ｄが得られない場合
に、ＤＲＥＱ信号を出力するような構成を採用しても良
い。このような構成を採用することで、ＣＰＵ１００が
バス５０を長時間占有している場合にＤＭＡ転送の実行
が遅延するのを防止することができる。
ムの実施の形態について、添付の図面を用いて説明す
る。図３は、第１の実施形態にかかるデータ転送システ
ムの構成を示す図である。本システムは、プロセッサ
（以下、ＣＰＵと記す）１００、ＤＭＡＣ２００、周辺
装置３００及びメモリ４００が、バス５０に接続されて
なる。周辺装置３００よりＤＭＡ方式によるデータ転送
（以下、ＤＭＡ転送という）の実行を要求するＤＭＡ要
求信号ａが出力された場合、ＤＭＡＣ２００は、”０”
のＩＤＲＥＱ信号をＣＰＵ１００に対して出力する。こ
れに対して、ＣＰＵ１００は、次のサイクルがアイドル
サイクルの場合にのみ、バス５０の使用権をＤＭＡＣ２
００に譲ることを意味する”１”の応答信号Ｄを返信す
る。この”１”の応答信号Ｄを受けたＤＭＡＣ２００
は、周辺装置３００に対してＤＭＡ転送許可信号ｂを出
力すると共に、周辺装置３００とメモリ４００との間に
おけるＤＭＡ転送を実行する。このように、ＣＰＵ１０
０が使用しないサイクルをＤＭＡ転送に用いることで、
ＣＰＵ１００の処理が中断することを防止する。ＤＭＡ
Ｃ２００は、１バス・サイクルの単位時間毎にＩＤＲＥ
Ｑ信号を出力する。ＤＭＡＣ２００は、”０”のＩＤＲ
ＥＱ信号の入力に対して、ＣＰＵ１００から３回連続し
て、バスの使用禁止を意味する”０”の応答信号Ｄが返
信された場合に、”０”のＤＲＥＱ信号を出力する。Ｃ
ＰＵ１００は、このＤＲＥＱ信号の入力により次のバス
サイクルの使用状態によらず、バス５０の使用権を直ち
にＤＭＡＣ２００に譲り、バス５０の使用許可を意味す
る”１”の応答信号Ｄを返信する。例えば、ＤＭＡＣ２
００に簡単なスイッチング機構を備え、周辺装置３００
からのＤＭＡ要求信号ａの状態又は種類によってＩＤＲ
ＥＱ信号及びＤＲＥＱ信号を選択的に出力する構成を採
用しても良い。また、所定のタイマーを備え、当該タイ
マーが終了するまでの間に、ＣＰＵ１００からバスの使
用許可を意味する”１”の応答信号Ｄが得られない場合
に、ＤＲＥＱ信号を出力するような構成を採用しても良
い。このような構成を採用することで、ＣＰＵ１００が
バス５０を長時間占有している場合にＤＭＡ転送の実行
が遅延するのを防止することができる。
【００１５】以下、ＣＰＵ１００の構成について説明す
る。ＣＰＵ１００は、マイクロマシン１１０、バスイン
ターフェースユニット（以下、ＢＩＵという）１２０、
ＡＮＤゲート１３０、及び、ＯＲゲート１３１より構成
される。ＢＩＵ１２０は、バス５０へのデータ出力制御
を行うバス制御装置１２６、２入力ＮＯＲゲート１２
１、ラッチ回路１２２、１２３、スリーステートバッフ
ァ１２４、１２５より構成される。マイクロマシン１１
０より出力されるデータアクセス信号ＤＡ及びプログラ
ムリード信号ＰＲは、ラッチ回路１２２及び１２３にラ
ッチされる。ラッチ回路１２２及び１２３は、１バス・
サイクルを定める出力切り換えクロック信号ＣＬＫに同
期して、次段のスリーステートバッファ１２４及び１２
５へと出力される。ここで、バス制御装置１２６は、周
辺装置３００からＤＭＡ要求がされていない場合に
は、”１”の出力イネーブル信号ｅをスリーステートバ
ッファ１２４及び１２５に出力する。この信号ｅを受け
てスリーステートバッファ１２４及び１２５は、データ
領域アクセス信号ＤＲＡ及びプログラム領域アクセス信
号ＰＲＡをバス５０に出力する。
る。ＣＰＵ１００は、マイクロマシン１１０、バスイン
ターフェースユニット（以下、ＢＩＵという）１２０、
ＡＮＤゲート１３０、及び、ＯＲゲート１３１より構成
される。ＢＩＵ１２０は、バス５０へのデータ出力制御
を行うバス制御装置１２６、２入力ＮＯＲゲート１２
１、ラッチ回路１２２、１２３、スリーステートバッフ
ァ１２４、１２５より構成される。マイクロマシン１１
０より出力されるデータアクセス信号ＤＡ及びプログラ
ムリード信号ＰＲは、ラッチ回路１２２及び１２３にラ
ッチされる。ラッチ回路１２２及び１２３は、１バス・
サイクルを定める出力切り換えクロック信号ＣＬＫに同
期して、次段のスリーステートバッファ１２４及び１２
５へと出力される。ここで、バス制御装置１２６は、周
辺装置３００からＤＭＡ要求がされていない場合に
は、”１”の出力イネーブル信号ｅをスリーステートバ
ッファ１２４及び１２５に出力する。この信号ｅを受け
てスリーステートバッファ１２４及び１２５は、データ
領域アクセス信号ＤＲＡ及びプログラム領域アクセス信
号ＰＲＡをバス５０に出力する。
【００１６】次のバスサイクルがアイドルサイクルの場
合、マイクロマシン１１０からプログラムの読み出しは
行われず、データのアクセスも行われない。このことを
利用してアイドルサイクルの検出を行う。具体的には、
２入力ＮＯＲゲート１２１をアイドルサイクルの検出装
置として採用し、この２入力ＮＯＲゲート１２１にデー
タアクセス信号ＤＡ及びプログラムリード信号ＰＲを入
力する。ＮＯＲゲート１２１は、次のサイクルがアイド
ルサイクルの場合に”１”のＩＤＬＥ検出信号を出力す
る。また、データアクセス信号ＤＡをリード信号ＤＡ
ｒ，ライト信号ＤＡｗの２つの信号に分けて取り扱う場
合には、２入力ＮＯＲゲート１２１の換わりに３入力Ｎ
ＯＲゲートを用いればよい。ＮＯＲゲート１２１より出
力されるＩＤＬＥ検出信号は、ＡＮＤゲート１３０の入
力端子に入力される。ＡＮＤゲート１３０の残りの端子
には、ＤＭＡＣ２００より出力されるＩＤＲＥＱ信号が
反転された状態で入力される。既に述べたようにＩＤＲ
ＥＱ信号は、ＤＭＡＣ２００より出力される信号であ
り、周辺装置３００からＤＭＡ要求がなされた場合に”
０”にセットされる。ＡＮＤゲート１３０の出力は、Ｏ
Ｒゲート１３１の入力端子に入力される。ＯＲゲート１
３１の残りの端子には、ＤＭＡＣ２００より出力される
ＤＲＥＱ信号が反転された状態で入力される。既に説明
したように、ＤＭＡＣ２００は、”０”のＩＤＲＥＱ信
号の入力に対して、ＣＰＵ１００から３回連続して、バ
スの使用禁止を意味する”０”の応答信号Ｄが返信され
た場合に、”０”のＤＲＥＱ信号を出力する。ＯＲゲー
ト１３１の出力端子からは、次のバスサイクルをＤＭＡ
転送用に割り当てる際に”１”となるＤＭＡ信号が出力
される。このＤＭＡ信号は、バス制御装置１２６に入力
される。バス制御装置１２６は、”１”のＤＭＡ信号の
入力に応じて、出力イネーブル信号ｅを”０”（ディス
イネーブル）にすると共に、”１”の応答信号ＤをＤＭ
ＡＣ２００に対して出力し、ＤＭＡＣ２００にバス５０
の使用を許可する。他方、バス制御装置１２６に入力さ
れるＤＭＡ信号が”０”の場合には、出力イネーブル信
号ｅを”１”（イネーブル）にすると共に、”０”の応
答信号ＤをＤＭＡＣ２００に対して出力し、ＤＭＡＣ２
００によるバス５０の使用を禁止する。なお、図３にお
いて、ＤＭＡＣ２００が周辺装置３００からのＤＭＡ要
求信号ａに応じて、”１”のＩＤＲＥＱ信号及びＤＲＥ
Ｑ信号を出力する場合には、ＡＮＤゲート１３０、ＯＲ
ゲート１３１の入力端子に設けてあるインバータを除去
すればよい。
合、マイクロマシン１１０からプログラムの読み出しは
行われず、データのアクセスも行われない。このことを
利用してアイドルサイクルの検出を行う。具体的には、
２入力ＮＯＲゲート１２１をアイドルサイクルの検出装
置として採用し、この２入力ＮＯＲゲート１２１にデー
タアクセス信号ＤＡ及びプログラムリード信号ＰＲを入
力する。ＮＯＲゲート１２１は、次のサイクルがアイド
ルサイクルの場合に”１”のＩＤＬＥ検出信号を出力す
る。また、データアクセス信号ＤＡをリード信号ＤＡ
ｒ，ライト信号ＤＡｗの２つの信号に分けて取り扱う場
合には、２入力ＮＯＲゲート１２１の換わりに３入力Ｎ
ＯＲゲートを用いればよい。ＮＯＲゲート１２１より出
力されるＩＤＬＥ検出信号は、ＡＮＤゲート１３０の入
力端子に入力される。ＡＮＤゲート１３０の残りの端子
には、ＤＭＡＣ２００より出力されるＩＤＲＥＱ信号が
反転された状態で入力される。既に述べたようにＩＤＲ
ＥＱ信号は、ＤＭＡＣ２００より出力される信号であ
り、周辺装置３００からＤＭＡ要求がなされた場合に”
０”にセットされる。ＡＮＤゲート１３０の出力は、Ｏ
Ｒゲート１３１の入力端子に入力される。ＯＲゲート１
３１の残りの端子には、ＤＭＡＣ２００より出力される
ＤＲＥＱ信号が反転された状態で入力される。既に説明
したように、ＤＭＡＣ２００は、”０”のＩＤＲＥＱ信
号の入力に対して、ＣＰＵ１００から３回連続して、バ
スの使用禁止を意味する”０”の応答信号Ｄが返信され
た場合に、”０”のＤＲＥＱ信号を出力する。ＯＲゲー
ト１３１の出力端子からは、次のバスサイクルをＤＭＡ
転送用に割り当てる際に”１”となるＤＭＡ信号が出力
される。このＤＭＡ信号は、バス制御装置１２６に入力
される。バス制御装置１２６は、”１”のＤＭＡ信号の
入力に応じて、出力イネーブル信号ｅを”０”（ディス
イネーブル）にすると共に、”１”の応答信号ＤをＤＭ
ＡＣ２００に対して出力し、ＤＭＡＣ２００にバス５０
の使用を許可する。他方、バス制御装置１２６に入力さ
れるＤＭＡ信号が”０”の場合には、出力イネーブル信
号ｅを”１”（イネーブル）にすると共に、”０”の応
答信号ＤをＤＭＡＣ２００に対して出力し、ＤＭＡＣ２
００によるバス５０の使用を禁止する。なお、図３にお
いて、ＤＭＡＣ２００が周辺装置３００からのＤＭＡ要
求信号ａに応じて、”１”のＩＤＲＥＱ信号及びＤＲＥ
Ｑ信号を出力する場合には、ＡＮＤゲート１３０、ＯＲ
ゲート１３１の入力端子に設けてあるインバータを除去
すればよい。
【００１７】ここで、ＣＰＵ１００がバス５０を使用す
るＣＰＵサイクルとアイドルサイクルとの繰り返しとな
るような命令がＣＰＵ１００に指令された場合を想定す
る。図４は、上記の例において周辺装置３００からＤＭ
Ａ要求信号ａが出力された場合のバスサイクルの状態を
示すタイムチャートである。周辺装置３００からＤＭＡ
Ｃ２００に対して３サイクル分のＤＭＡ要求が、ＤＭＡ
要求信号ａで伝えられた場合、ＤＭＡＣ２００は、”
０”のＩＤＲＥＱ信号をＣＰＵ１００に対して出力す
る。既に説明したようにＣＰＵ１００では、バス５０の
使用状況を調べ、次のバスサイクルがアイドルサイクル
の場合に、バス５０を周辺装置３００のＤＭＡ転送用に
開放する。即ち、各ＣＰＵサイクルの間に繰り返し現れ
るアイドルサイクルをＤＭＡ処理のために開放する。こ
の場合、バス５０は、ＣＰＵサイクル１、ＤＭＡサイク
ル、ＣＰＵサイクル２、ＤＭＡサイクル、ＣＰＵサイク
ル３、ＤＭＡサイクル、…、のように使用されることに
なる。
るＣＰＵサイクルとアイドルサイクルとの繰り返しとな
るような命令がＣＰＵ１００に指令された場合を想定す
る。図４は、上記の例において周辺装置３００からＤＭ
Ａ要求信号ａが出力された場合のバスサイクルの状態を
示すタイムチャートである。周辺装置３００からＤＭＡ
Ｃ２００に対して３サイクル分のＤＭＡ要求が、ＤＭＡ
要求信号ａで伝えられた場合、ＤＭＡＣ２００は、”
０”のＩＤＲＥＱ信号をＣＰＵ１００に対して出力す
る。既に説明したようにＣＰＵ１００では、バス５０の
使用状況を調べ、次のバスサイクルがアイドルサイクル
の場合に、バス５０を周辺装置３００のＤＭＡ転送用に
開放する。即ち、各ＣＰＵサイクルの間に繰り返し現れ
るアイドルサイクルをＤＭＡ処理のために開放する。こ
の場合、バス５０は、ＣＰＵサイクル１、ＤＭＡサイク
ル、ＣＰＵサイクル２、ＤＭＡサイクル、ＣＰＵサイク
ル３、ＤＭＡサイクル、…、のように使用されることに
なる。
【００１８】上記構成のデータ転送システムを採用する
ことで、ＣＰＵ１００の処理を中断することなく、ＤＭ
Ａ転送を実行することができる。これにより、ＤＭＡ転
送に伴うＣＰＵ１００の処理速度の低下を防止すること
ができる。また、ＤＭＡＣ２００は、ＣＰＵ１００がバ
ス５０を長時間占有している場合、例えば、”０”のＩ
ＤＲＥＱ信号の入力に対して、バス５０の使用禁止を意
味する”０”の応答信号Ｄが３サイクル連続して返信さ
れてくるような場合には、”０”のＤＲＥＱ信号を出力
してＣＰＵ１００によるバス５０の使用を中断させ、直
ちにＤＭＡ転送を実行させる。これにより、ＣＰＵ１０
０がバス５０を長時間占有している場合にＤＭＡ転送の
実行が遅延するのを防止することができる。
ことで、ＣＰＵ１００の処理を中断することなく、ＤＭ
Ａ転送を実行することができる。これにより、ＤＭＡ転
送に伴うＣＰＵ１００の処理速度の低下を防止すること
ができる。また、ＤＭＡＣ２００は、ＣＰＵ１００がバ
ス５０を長時間占有している場合、例えば、”０”のＩ
ＤＲＥＱ信号の入力に対して、バス５０の使用禁止を意
味する”０”の応答信号Ｄが３サイクル連続して返信さ
れてくるような場合には、”０”のＤＲＥＱ信号を出力
してＣＰＵ１００によるバス５０の使用を中断させ、直
ちにＤＭＡ転送を実行させる。これにより、ＣＰＵ１０
０がバス５０を長時間占有している場合にＤＭＡ転送の
実行が遅延するのを防止することができる。
【００１９】図５は、第２の実施形態にかかるデータ転
送システムの構成を示す図である。上記第１の実施形態
のデータ転送システムにおける構成物と同じものについ
ては、同じ参照番号を付し、重複した説明は省く。本シ
ステムでは、上記第１の実施形態におけるＣＰＵ１００
のかわりにＣＰＵ１５０、及び、信号制御回路５００を
備える。ＣＰＵ１５０は、ＣＰＵ１００からＡＮＤゲー
ト１３０及びＯＲゲート１３１を除去したものである。
信号制御回路５００は、ＣＰＵ１００内部に備えていた
上記ＡＮＤゲート１３０及びＯＲゲート１３１より構成
される。図３に示すＣＰＵ１００が、ＩＤＲＥＱ信号及
びＤＲＥＱ信号の入力端子とバス制御装置１２６より出
力される応答信号Ｄの出力端子を備えるのに対して、Ｃ
ＰＵ１５０は、次のサイクルがアイドルサイクルの場合
に”１”にセットされるＩＤＬＥ検出信号の出力端子
と、信号制御回路５００から出力されるＤＭＡ信号の入
力端子と、バス制御回路１２６より出力される応答信号
Ｄの出力端子とを備える。
送システムの構成を示す図である。上記第１の実施形態
のデータ転送システムにおける構成物と同じものについ
ては、同じ参照番号を付し、重複した説明は省く。本シ
ステムでは、上記第１の実施形態におけるＣＰＵ１００
のかわりにＣＰＵ１５０、及び、信号制御回路５００を
備える。ＣＰＵ１５０は、ＣＰＵ１００からＡＮＤゲー
ト１３０及びＯＲゲート１３１を除去したものである。
信号制御回路５００は、ＣＰＵ１００内部に備えていた
上記ＡＮＤゲート１３０及びＯＲゲート１３１より構成
される。図３に示すＣＰＵ１００が、ＩＤＲＥＱ信号及
びＤＲＥＱ信号の入力端子とバス制御装置１２６より出
力される応答信号Ｄの出力端子を備えるのに対して、Ｃ
ＰＵ１５０は、次のサイクルがアイドルサイクルの場合
に”１”にセットされるＩＤＬＥ検出信号の出力端子
と、信号制御回路５００から出力されるＤＭＡ信号の入
力端子と、バス制御回路１２６より出力される応答信号
Ｄの出力端子とを備える。
【００２０】信号制御回路５００に入力されたＩＤＬＥ
検出信号は、ＡＮＤゲート１３０の入力端子に入力され
る。ＡＮＤゲート１３０の残りの入力端子にはＤＭＡＣ
２００からのＩＤＲＥＱ信号が反転された状態で入力さ
れる。ＡＮＤゲート１３０の出力は、ＯＲゲート１３１
の入力端子に入力される。ＯＲゲート１３１の残りの端
子には、ＤＭＡＣ２００より出力されるＤＲＥＱ信号が
反転された状態で入力される。ＯＲゲート１３１の出力
端子からは、次のバスサイクルをＤＭＡ転送用に割り当
てる際に”１”となるＤＭＡ信号が出力される。このＤ
ＭＡ信号は、バス制御装置１２６に入力される。
検出信号は、ＡＮＤゲート１３０の入力端子に入力され
る。ＡＮＤゲート１３０の残りの入力端子にはＤＭＡＣ
２００からのＩＤＲＥＱ信号が反転された状態で入力さ
れる。ＡＮＤゲート１３０の出力は、ＯＲゲート１３１
の入力端子に入力される。ＯＲゲート１３１の残りの端
子には、ＤＭＡＣ２００より出力されるＤＲＥＱ信号が
反転された状態で入力される。ＯＲゲート１３１の出力
端子からは、次のバスサイクルをＤＭＡ転送用に割り当
てる際に”１”となるＤＭＡ信号が出力される。このＤ
ＭＡ信号は、バス制御装置１２６に入力される。
【００２１】上記第１の実施形態で説明したとおり、バ
ス制御装置１２６は、”１”のＤＭＡ信号の入力に応じ
て、出力イネーブル信号ｅを”０”（ディスイネーブ
ル）にすると共に、”１”の応答信号ＤをＤＭＡＣ２０
０に対して出力し、ＤＭＡＣ２００にバス５０の使用を
許可する。他方、バス制御装置１２６に入力されるＤＭ
Ａ信号が”０”の場合には、出力イネーブル信号ｅを”
１”（イネーブル）にすると共に、”０”の応答信号Ｄ
をＤＭＡＣ２００に対して出力し、ＤＭＡＣ２００によ
るバス５０の使用を禁止する。なお、図５において、Ｄ
ＭＡＣ２００が周辺装置３００からのＤＭＡ要求信号ａ
に応じて、”１”のＩＤＲＥＱ信号及びＤＲＥＱ信号を
出力する場合には、ＡＮＤゲート１３０、ＯＲゲート１
３１の入力端子に設けてあるインバータを除去すればよ
い。
ス制御装置１２６は、”１”のＤＭＡ信号の入力に応じ
て、出力イネーブル信号ｅを”０”（ディスイネーブ
ル）にすると共に、”１”の応答信号ＤをＤＭＡＣ２０
０に対して出力し、ＤＭＡＣ２００にバス５０の使用を
許可する。他方、バス制御装置１２６に入力されるＤＭ
Ａ信号が”０”の場合には、出力イネーブル信号ｅを”
１”（イネーブル）にすると共に、”０”の応答信号Ｄ
をＤＭＡＣ２００に対して出力し、ＤＭＡＣ２００によ
るバス５０の使用を禁止する。なお、図５において、Ｄ
ＭＡＣ２００が周辺装置３００からのＤＭＡ要求信号ａ
に応じて、”１”のＩＤＲＥＱ信号及びＤＲＥＱ信号を
出力する場合には、ＡＮＤゲート１３０、ＯＲゲート１
３１の入力端子に設けてあるインバータを除去すればよ
い。
【００２２】第２の実施形態におけるデータ転送システ
ムでは、第１の実施形態のデータ転送システムにおい
て、ＣＰＵ１００に内蔵していた、ＡＮＤゲート１３０
及びＯＲゲート１３１よりなる回路を信号制御回路５０
０として外部に設けるため、従来のデータ転送システム
への適用が容易になる。なお、上記ＡＮＤゲート１３０
及びＯＲゲート１３１よりなる回路は、ＤＭＡＣ２００
に組み込んでも良い。
ムでは、第１の実施形態のデータ転送システムにおい
て、ＣＰＵ１００に内蔵していた、ＡＮＤゲート１３０
及びＯＲゲート１３１よりなる回路を信号制御回路５０
０として外部に設けるため、従来のデータ転送システム
への適用が容易になる。なお、上記ＡＮＤゲート１３０
及びＯＲゲート１３１よりなる回路は、ＤＭＡＣ２００
に組み込んでも良い。
【００２３】
【発明の効果】本発明の第１のプロセッサは、プロセッ
サが使用しないサイクルをＤＭＡ転送用に開放すること
で、処理を中断することなくＤＭＡ転送を実行すること
を可能にする。また、好ましい構成のプロセッサでは、
ＤＭＡ転送の要求に対して直ちにバスの使用権を放棄
し、ＤＭＡ転送の実行を許可する端子を別途設けること
で、プロセッサのバス使用状況に応じてより柔軟なＤＭ
Ａ転送を実行することを可能にする。
サが使用しないサイクルをＤＭＡ転送用に開放すること
で、処理を中断することなくＤＭＡ転送を実行すること
を可能にする。また、好ましい構成のプロセッサでは、
ＤＭＡ転送の要求に対して直ちにバスの使用権を放棄
し、ＤＭＡ転送の実行を許可する端子を別途設けること
で、プロセッサのバス使用状況に応じてより柔軟なＤＭ
Ａ転送を実行することを可能にする。
【００２４】本発明の第２のプロセッサでは、第１の端
子より次のサイクルでプロセッサがバスを使用しない場
合に所定の検出信号を出力する。当該プロセッサ、アー
ビタ、ＤＭＡＣ及び周辺装置が同一のバスを介してメモ
リに接続されるデータ転送システムにおいて、アービタ
に当該検出信号に基づいて第２端子に入力する信号の出
力タイミングを制御させることで、プロセッサの処理を
中断することなくＤＭＡ転送を実行することが可能とな
る。
子より次のサイクルでプロセッサがバスを使用しない場
合に所定の検出信号を出力する。当該プロセッサ、アー
ビタ、ＤＭＡＣ及び周辺装置が同一のバスを介してメモ
リに接続されるデータ転送システムにおいて、アービタ
に当該検出信号に基づいて第２端子に入力する信号の出
力タイミングを制御させることで、プロセッサの処理を
中断することなくＤＭＡ転送を実行することが可能とな
る。
【００２５】本発明の第１及び第２のデータ転送システ
ムでは、プロセッサが、次のサイクルでバスを使用しな
い場合にのみ、ＤＭＡＣからのバスの使用を要求する信
号を受け付けるため、プロセッサによる処理が中断する
ことなくＤＭＡ転送を実行することができる。これによ
り、ＤＭＡ転送の実行に伴うプロセッサの処理の低下を
防止することができる。また、好ましい構成のデータ転
送システムでは、プロセッサは、ＤＭＡ転送の要求に対
して直ちにバスの使用権を放棄し、ＤＭＡ転送の実行を
許可する端子を別途設けることで、プロセッサのバス使
用状況に応じてより柔軟なＤＭＡ転送を実行することを
可能にする。また、第２のデータ転送システムでは、第
１のデータ転送システムで用いるプロセッサの制御回路
に相当する信号制御回路をプロセッサ外部に設けること
で、例えば、プロセッサがバスを長時間使用している場
合に、ＤＭＡ転送の実行が遅延することを防止するとい
った制御機能の追加及び変更を容易に行うことができ
る。
ムでは、プロセッサが、次のサイクルでバスを使用しな
い場合にのみ、ＤＭＡＣからのバスの使用を要求する信
号を受け付けるため、プロセッサによる処理が中断する
ことなくＤＭＡ転送を実行することができる。これによ
り、ＤＭＡ転送の実行に伴うプロセッサの処理の低下を
防止することができる。また、好ましい構成のデータ転
送システムでは、プロセッサは、ＤＭＡ転送の要求に対
して直ちにバスの使用権を放棄し、ＤＭＡ転送の実行を
許可する端子を別途設けることで、プロセッサのバス使
用状況に応じてより柔軟なＤＭＡ転送を実行することを
可能にする。また、第２のデータ転送システムでは、第
１のデータ転送システムで用いるプロセッサの制御回路
に相当する信号制御回路をプロセッサ外部に設けること
で、例えば、プロセッサがバスを長時間使用している場
合に、ＤＭＡ転送の実行が遅延することを防止するとい
った制御機能の追加及び変更を容易に行うことができ
る。
【図１】 従来のコンピュータシステムの一例を示す図
である。
である。
【図２】 所定の条件下において、周辺装置からＤＭＡ
要求信号が出力された場合のバスサイクルの状態を示す
タイムチャートである。
要求信号が出力された場合のバスサイクルの状態を示す
タイムチャートである。
【図３】 第１の実施形態にかかるデータ転送システム
の構成を示す図である。
の構成を示す図である。
【図４】 所定の条件下において、周辺装置からＤＭＡ
要求信号が出力された場合のバスサイクルの状態を示す
タイムチャートである。
要求信号が出力された場合のバスサイクルの状態を示す
タイムチャートである。
【図５】 第２の実施形態にかかるデータ転送システム
の構成を示す図である。
の構成を示す図である。
１、１００、１５０…ＣＰＵ ２、２００…ＤＭＡＣ ３、３００…周辺装置 ４、４００…メモリ ５、５００…アービタ １０、５０…バス １１０…マイクロマシン １２０…バスインターフェースユニット １２１…ＮＯＲゲート １２２、１２３…ラッチ回路 １２４、１２５…スリーステートバッファ １２６…バス制御装置 １３０…ＡＮＤゲート １３１…ＯＲゲート
Claims (7)
- 【請求項１】 プロセッサ、ＤＭＡＣ及び周辺装置が同
一のバスを介してメモリに接続される同期式のデータ転
送システムで用いるプロセッサであって、 次のサイクルでプロセッサがバスを使用するか否かを検
出する検出回路と、 検出回路により次のサイクルでプロセッサがバスを使用
しないことを検出した場合にのみ、ＤＭＡＣからバスの
使用を要求する信号を受け付ける第１端子を有し、前記
要求信号を受け付けた場合、バスの使用権を放棄し、Ｄ
ＭＡＣに対してバスの使用権を付与する旨の所定の応答
信号を出力する制御回路とを内蔵することを特徴とする
プロセッサ。 - 【請求項２】 請求項１に記載のプロセッサにおいて、 更に、制御回路は、検出回路による検出結果によらず、
ＤＭＡＣからのバスの使用を要求する信号を受け付ける
第２端子を備えることを特徴とするプロセッサ。 - 【請求項３】 プロセッサ、ＤＭＡＣ及び周辺装置が同
一のバスを介してメモリに接続される同期式のデータ転
送システムで用いるプロセッサであって、 次のサイクルでプロセッサがバスを使用するか否かを検
出し、次のサイクルでプロセッサがバスを使用しない場
合には所定の検出信号を出力する第１端子を有する検出
回路と、 バスの使用権の譲渡を要求する信号を受け付ける第２端
子を有し、当該信号を受け付けた場合にはバスの使用権
を放棄して、バスの使用権を付与する旨の所定の応答信
号を第３端子より出力する制御回路とを内蔵することを
特徴とするプロセッサ。 - 【請求項４】 プロセッサ、ＤＭＡＣ及び周辺装置が同
一のバスを介してメモリに接続されている同期式のデー
タ転送システムにおいて、 上記ＤＭＡＣは、周辺装置からのＤＭＡ方式によるデー
タ転送の実行を要求する信号の入力に応じて、プロセッ
サに対してバスの使用を要求する信号を出力し、 上記プロセッサは、次のサイクルで当該プロセッサがバ
スを使用するか否かを検出する検出回路と、検出回路に
より次のサイクルで当該プロセッサがバスを使用しない
ことを検出した場合にのみ、ＤＭＡＣからのバスの使用
を要求する信号を受け付ける第１端子を有し、ＤＭＡＣ
からのバスの使用を要求する信号を受け付けた場合にバ
スの使用権を放棄し、ＤＭＡＣに対してバスの使用権を
付与する旨の所定の応答信号を出力する制御回路とを内
蔵し、 上記ＤＭＡＣは、プロセッサから上記所定の応答信号を
受け取ったバス・サイクルにおいて、周辺装置とメモリ
との間で、ＤＭＡ方式によるデータ転送を実行すること
を特徴とするデータ転送システム。 - 【請求項５】 請求項４に記載するデータ転送システム
において、 上記プロセッサに内蔵される制御回路は、上記検出回路
による検出結果によらず、ＤＭＡＣからのバスの使用を
要求する信号を受け付ける第２端子を備えることを特徴
とするデータ転送システム。 - 【請求項６】 プロセッサ、信号制御回路、ＤＭＡＣ及
び周辺装置が同一のバスを介してメモリに接続されてい
る同期式のデータ転送システムにおいて、 上記ＤＭＡＣは、周辺装置からのＤＭＡ方式によるデー
タ転送の実行を要求する信号の入力に応じて、信号制御
回路に対してバスの使用を要求する信号を出力し、 上記プロセッサは、次のサイクルでプロセッサがバスを
使用するか否かを検出し、次のサイクルでプロセッサが
バスを使用しない場合には所定の検出信号を出力する第
１端子を有する検出回路と、バスの使用権の譲渡を要求
する信号を受け付ける第２端子を有し、当該信号を受け
付けた場合にはバスの使用権を放棄し、ＤＭＡＣに対し
てバスの使用権を付与する旨の所定の応答信号を第３端
子より出力する制御回路とを内蔵し、 上記信号制御回路は、プロセッサが備える第１端子より
出力される検出結果から次のサイクルでプロセッサがバ
スを使用しないことが判定される場合にのみ、ＤＭＡＣ
からのバスの使用を要求する信号を受け付ける第４端子
を有し、ＤＭＡＣからのバスの使用を要求する信号を受
け付けた場合にプロセッサの第２端子に対してバスの使
用権の譲渡を要求する信号を出力し、 上記ＤＭＡＣは、プロセッサから上記所定の応答信号を
受け取ったバス・サイクルにおいて、周辺装置とメモリ
との間で、ＤＭＡ方式によるデータ転送を実行すること
を特徴とするデータ転送システム。 - 【請求項７】 請求項６に記載するデータ転送システム
において、 上記信号制御回路は、プロセッサが備える第１端子より
出力される検出結果によらず、ＤＭＡＣからのバスの使
用を要求する信号を受け付ける第５端子を備えることを
特徴とするデータ転送システム。
Priority Applications (2)
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|---|---|---|---|
| JP9125390A JPH10320349A (ja) | 1997-05-15 | 1997-05-15 | プロセッサ及び当該プロセッサを用いるデータ転送システム |
| US09/076,755 US6105082A (en) | 1997-05-15 | 1998-05-12 | Data processor used in a data transfer system which includes a detection circuit for detecting whether processor uses bus in a forthcoming cycle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9125390A JPH10320349A (ja) | 1997-05-15 | 1997-05-15 | プロセッサ及び当該プロセッサを用いるデータ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10320349A true JPH10320349A (ja) | 1998-12-04 |
Family
ID=14908962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9125390A Pending JPH10320349A (ja) | 1997-05-15 | 1997-05-15 | プロセッサ及び当該プロセッサを用いるデータ転送システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6105082A (ja) |
| JP (1) | JPH10320349A (ja) |
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- 1997-05-15 JP JP9125390A patent/JPH10320349A/ja active Pending
-
1998
- 1998-05-12 US US09/076,755 patent/US6105082A/en not_active Expired - Lifetime
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