JP3205992B2 - ダイレクト・メモリ・アクセス転送制御装置 - Google Patents
ダイレクト・メモリ・アクセス転送制御装置Info
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- JP3205992B2 JP3205992B2 JP16018190A JP16018190A JP3205992B2 JP 3205992 B2 JP3205992 B2 JP 3205992B2 JP 16018190 A JP16018190 A JP 16018190A JP 16018190 A JP16018190 A JP 16018190A JP 3205992 B2 JP3205992 B2 JP 3205992B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイレクト・メモリ・アクセス（以下、DMA
と云う）方式によってメモリと周辺装置との間でデータ
の高速転送を行うための制御装置に関する。
と云う）方式によってメモリと周辺装置との間でデータ
の高速転送を行うための制御装置に関する。
〔従来の技術〕 ダイレクト・メモリ・アクセス方式は、高速度のデー
タ転送方式の一つとして従来から広く採用されており、
DMA転送を行うための制御装置は情報処理システムに不
可欠なものとなっている。
タ転送方式の一つとして従来から広く採用されており、
DMA転送を行うための制御装置は情報処理システムに不
可欠なものとなっている。
第５図は従来のDMA転送制御装置を含む情報処理シス
テムの一例を示すブロック構成図である。DMA転送制御
装置４は、周辺装置６からDMA要求信号８を受信してか
ら動作を開始し、DMA転送の開始によってDMA応答信号９
を周辺装置６に送信する。DMA転送には、メモリ５内の
指定されたアドレスのデータを読み出してデータ入出力
バス21を経由して周辺装置６へ転送する場合と、周辺装
置６からバス21を経由してデータをメモリ５内の指定さ
れたアドレスへ転送して書き込む場合などがあり、いず
れの場合でもデータ転送を終了すると周辺装置６に対し
てDMA終了信号10を供給する。DMA転送制御装置４は、DM
A要求信号８を受け付けると中央処理装置（以下、CPUと
云う）１のバス制御回路２に、バスの使用要求信号11を
発信する。バス制御回路２では、演算処理回路３、リフ
レッシュ制御装置７などからのバスの使用要求を調停
し、DMA転送要求よりも優先順位の高い要求がない場合
に、バスの使用許可信号12を返信してDMA転送制御装置
４にアドレスバス20およびデータ入出力バス21の使用を
許可する。DMA転送制御装置４はバスの使用権が得られ
ると、アドレスバス20、データ入出力バス21を介してデ
ータ転送を連続して実行する。これらのバス使用権の調
停は実際のバス・サイクルに先だって行われる。また、
DMA転送制御装置４は、複数の転送経路（以下、チャネ
ルと云う）を備えており、要求元に応じたチャネルを選
択し、実行する。各チャネルには、制御情報として、転
送先のアドレス、転送元のアドレス、転送回数などが割
付けられている。これらのチャネルも実際のバス・サイ
クルに先だって選択される。
テムの一例を示すブロック構成図である。DMA転送制御
装置４は、周辺装置６からDMA要求信号８を受信してか
ら動作を開始し、DMA転送の開始によってDMA応答信号９
を周辺装置６に送信する。DMA転送には、メモリ５内の
指定されたアドレスのデータを読み出してデータ入出力
バス21を経由して周辺装置６へ転送する場合と、周辺装
置６からバス21を経由してデータをメモリ５内の指定さ
れたアドレスへ転送して書き込む場合などがあり、いず
れの場合でもデータ転送を終了すると周辺装置６に対し
てDMA終了信号10を供給する。DMA転送制御装置４は、DM
A要求信号８を受け付けると中央処理装置（以下、CPUと
云う）１のバス制御回路２に、バスの使用要求信号11を
発信する。バス制御回路２では、演算処理回路３、リフ
レッシュ制御装置７などからのバスの使用要求を調停
し、DMA転送要求よりも優先順位の高い要求がない場合
に、バスの使用許可信号12を返信してDMA転送制御装置
４にアドレスバス20およびデータ入出力バス21の使用を
許可する。DMA転送制御装置４はバスの使用権が得られ
ると、アドレスバス20、データ入出力バス21を介してデ
ータ転送を連続して実行する。これらのバス使用権の調
停は実際のバス・サイクルに先だって行われる。また、
DMA転送制御装置４は、複数の転送経路（以下、チャネ
ルと云う）を備えており、要求元に応じたチャネルを選
択し、実行する。各チャネルには、制御情報として、転
送先のアドレス、転送元のアドレス、転送回数などが割
付けられている。これらのチャネルも実際のバス・サイ
クルに先だって選択される。
このように従来のDMA転送制御装置では、実際のバス
・サイクルに先だってバスの使用権の切り替えおよび対
応チャネルの選択が行われる。このため、DMA実行サイ
クル直前のバス・サイクルで各チャネルの制御情報例え
ば転送先アドレスや転送元アドレスの変更のためにアク
セス命令によるバスサイクルが発生していると、DMAに
よるチャネルの指定とアクセス命令による指定とが一時
的に競合し、異なるものが同時に指定される状態が発生
して不都合となる場合がある。従って、DMAチャネルに
関するプログラムを行うときは、DMAの実行サイクルが
発生しないことを検知しながら行うか、または転送動作
を禁止してから行い、プログラムの途中でDMA要求を受
け付けないようにする必要があった。また、各チャネル
の制御情報を一時保持しておくためにDMAの実行サイク
ル中には直接使用されないバッファ・レジスタなどの特
別なハードウェアを必要としていた。
・サイクルに先だってバスの使用権の切り替えおよび対
応チャネルの選択が行われる。このため、DMA実行サイ
クル直前のバス・サイクルで各チャネルの制御情報例え
ば転送先アドレスや転送元アドレスの変更のためにアク
セス命令によるバスサイクルが発生していると、DMAに
よるチャネルの指定とアクセス命令による指定とが一時
的に競合し、異なるものが同時に指定される状態が発生
して不都合となる場合がある。従って、DMAチャネルに
関するプログラムを行うときは、DMAの実行サイクルが
発生しないことを検知しながら行うか、または転送動作
を禁止してから行い、プログラムの途中でDMA要求を受
け付けないようにする必要があった。また、各チャネル
の制御情報を一時保持しておくためにDMAの実行サイク
ル中には直接使用されないバッファ・レジスタなどの特
別なハードウェアを必要としていた。
なお、従来のDMA転送制御装置では、一旦バスの使用
権を得た後はそれを放棄することなしに連続してDMA転
送を実行していたので、処理速度の低速な周辺装置に対
してはDMAの実行サイクルを引き延ばして転送する必要
があり、DMA転送によってバスを占有する期間が長期間
に及び、バスの使用効率が悪化するという問題もある。
権を得た後はそれを放棄することなしに連続してDMA転
送を実行していたので、処理速度の低速な周辺装置に対
してはDMAの実行サイクルを引き延ばして転送する必要
があり、DMA転送によってバスを占有する期間が長期間
に及び、バスの使用効率が悪化するという問題もある。
本発明の目的は、バスの使用許可中のDMAの実行サイ
クルを制御できる機能を簡単なハードウェアで実現した
DMA転送制御装置を提供することにある。
クルを制御できる機能を簡単なハードウェアで実現した
DMA転送制御装置を提供することにある。
本発明の他の目的は、CPUにおける処理負担を大幅に
軽減でき、用途に応じて最適設計が可能なDMA転送制御
装置を提供することにある。
軽減でき、用途に応じて最適設計が可能なDMA転送制御
装置を提供することにある。
そのため、本発明は、ダイレクト・メモリ・アクセス
（DMA）転送要求に対応した各チャネルごとにDMAアドレ
スおよびDMA転送回数をそれぞれ格納するアドレスレジ
スタおよびカウンタレジスタと、DMA転送要求を受け付
けCPUに対しバス使用要求信号を発生し前記CPUからのバ
ス使用許可信号および前記DMA転送要求に対応して前記
アドレスレジスタおよびカウンタレジスタを制御し各チ
ャネルごとのDMA転送を行う制御手段とを備えるダイレ
クト・メモリ・アクセス転送制御装置において、 前記制御手段が、前記アドレスレジスタまたはカウン
タレジスタへのCPUによるアクセスを検出し１バス・サ
イクルの間前記バス使用許可信号をマスクした信号に対
応してDMA転送サイクルの起動制御を行っている。
（DMA）転送要求に対応した各チャネルごとにDMAアドレ
スおよびDMA転送回数をそれぞれ格納するアドレスレジ
スタおよびカウンタレジスタと、DMA転送要求を受け付
けCPUに対しバス使用要求信号を発生し前記CPUからのバ
ス使用許可信号および前記DMA転送要求に対応して前記
アドレスレジスタおよびカウンタレジスタを制御し各チ
ャネルごとのDMA転送を行う制御手段とを備えるダイレ
クト・メモリ・アクセス転送制御装置において、 前記制御手段が、前記アドレスレジスタまたはカウン
タレジスタへのCPUによるアクセスを検出し１バス・サ
イクルの間前記バス使用許可信号をマスクした信号に対
応してDMA転送サイクルの起動制御を行っている。
また、本発明は、ダイレクト・メモリ・アクセス（DM
A）転送要求を受け付けCPUに対しバス使用要求信号を発
生し前記CPUからのバス使用許可信号および前記DMA転送
要求に対応して各チャネルごとのDMA転送を行うダイレ
クト・メモリ・アクセス転送制御装置において、 前記バス使用許可信号の活性期間にバス・サイクルを
分周し分周比の信号に対応してDMA転送サイクルの起動
制御を行っている。
A）転送要求を受け付けCPUに対しバス使用要求信号を発
生し前記CPUからのバス使用許可信号および前記DMA転送
要求に対応して各チャネルごとのDMA転送を行うダイレ
クト・メモリ・アクセス転送制御装置において、 前記バス使用許可信号の活性期間にバス・サイクルを
分周し分周比の信号に対応してDMA転送サイクルの起動
制御を行っている。
次に、本発明をその実施例について、図面を用いて説
明する。
明する。
第１図を参照すると、本発明の一実施例のDMA転送制
御装置は、優先順位の決定と優先順位の決定に基づいた
DMA転送要求の調停とを行う優先順位制御部31と、内部
タイミングを生成しDMA転送の動作制御を行うタイミン
グ制御部32と、各チャネルごとにDMA転送の対象となる
メモリのアドレス（以下、DMAアドレスと云う）を格納
するアドレスレジスタ34と、１回の転送ごとに実行中の
チャネルのアドレスレジスタ34の内容を更新するアドレ
ス加減算器35と、各チャネルごとの転送回数を格納する
カウントレジスタ36と、１回の転送ごとに実行中のチャ
ネルのカウントレジスタ36の内容を減少するカウント減
算器37と、DMA転送の動作形態などを制御するDMA制御レ
ジスタ38と、DMA転送の実行開始を遅延させるDMAウェイ
ト制御回路33と、CPUによる読み出しまたは書き込みお
よびDMA転送中に使用するレジスタを選択するレジスタ
選択回路39と、DMAアドレスを供給するDMAアドレスライ
ン40と、CPUのアドレスバス20と、データ入出力バス21
と、各種制御ライン（22〜23および41〜51用）とを含
む。
御装置は、優先順位の決定と優先順位の決定に基づいた
DMA転送要求の調停とを行う優先順位制御部31と、内部
タイミングを生成しDMA転送の動作制御を行うタイミン
グ制御部32と、各チャネルごとにDMA転送の対象となる
メモリのアドレス（以下、DMAアドレスと云う）を格納
するアドレスレジスタ34と、１回の転送ごとに実行中の
チャネルのアドレスレジスタ34の内容を更新するアドレ
ス加減算器35と、各チャネルごとの転送回数を格納する
カウントレジスタ36と、１回の転送ごとに実行中のチャ
ネルのカウントレジスタ36の内容を減少するカウント減
算器37と、DMA転送の動作形態などを制御するDMA制御レ
ジスタ38と、DMA転送の実行開始を遅延させるDMAウェイ
ト制御回路33と、CPUによる読み出しまたは書き込みお
よびDMA転送中に使用するレジスタを選択するレジスタ
選択回路39と、DMAアドレスを供給するDMAアドレスライ
ン40と、CPUのアドレスバス20と、データ入出力バス21
と、各種制御ライン（22〜23および41〜51用）とを含
む。
アドレスレジスタ34、カウトレジスタ36、およびDMA
制御レジスタ38は、いずれもCPUのアドレスバス20、レ
ジスタ選択回路39、制御ライン（レジスタ選択信号48
用）およびデータ入出力バス21を介してCPUと接続され
ており、CPUは、DMA転送の実行に先だち、これらのライ
ンを介して、DMA転送の対象となるメモリの開始アドレ
スをアドレスレジスタ34に、転送回数をカウントレジス
タ36に、動作制御情報をDMA制御レジスタ38に、それぞ
れ格納する。優先順位制御部31は。周辺装置からのDMA
要求信号41を監視しており、周辺装置から有効なDMA転
送要求を受け付けると、優先順位を決定し、タイミング
制御部32にDMA要求の発生を知らせる。タイミング制御
部32は、CPUに代わってDMA転送制御装置がアドレスバス
20、データ入出力バス21（以下、これらを総称してバス
と云う）の制御を行うために、CPUのバス制御部に対し
てバスの使用要求信号44を送る。バス制御部は、バスの
使用権の調停を行い、DMA転送によるバスの使用要求に
より優先順位の高い要求がない場合にバスの使用許可信
号45を返して来る。バスの使用許可信号45は、DMAウェ
イト制御回路33を介して、DMAの実行許可信号46として
タイミング制御部32に供給される。DMAの実行許可信号4
6が活性化してバスの使用権を獲得すると、DMA要求の中
から最も優先順位の高いチャネルに対して、DMA転送を
開始する。
制御レジスタ38は、いずれもCPUのアドレスバス20、レ
ジスタ選択回路39、制御ライン（レジスタ選択信号48
用）およびデータ入出力バス21を介してCPUと接続され
ており、CPUは、DMA転送の実行に先だち、これらのライ
ンを介して、DMA転送の対象となるメモリの開始アドレ
スをアドレスレジスタ34に、転送回数をカウントレジス
タ36に、動作制御情報をDMA制御レジスタ38に、それぞ
れ格納する。優先順位制御部31は。周辺装置からのDMA
要求信号41を監視しており、周辺装置から有効なDMA転
送要求を受け付けると、優先順位を決定し、タイミング
制御部32にDMA要求の発生を知らせる。タイミング制御
部32は、CPUに代わってDMA転送制御装置がアドレスバス
20、データ入出力バス21（以下、これらを総称してバス
と云う）の制御を行うために、CPUのバス制御部に対し
てバスの使用要求信号44を送る。バス制御部は、バスの
使用権の調停を行い、DMA転送によるバスの使用要求に
より優先順位の高い要求がない場合にバスの使用許可信
号45を返して来る。バスの使用許可信号45は、DMAウェ
イト制御回路33を介して、DMAの実行許可信号46として
タイミング制御部32に供給される。DMAの実行許可信号4
6が活性化してバスの使用権を獲得すると、DMA要求の中
から最も優先順位の高いチャネルに対して、DMA転送を
開始する。
DMAの実行サイクルでは、 （１）タイミング制御部32とレジスタ選択回路39との制
御によって、１回の転送ごとに実行中のチャネルのアド
レスレジスタ34の内容を読み出し、DMAアドレスを生成
し、DMAアドレスライン40を介して出力する。また、ア
ドレス加減算器35で演算を行い、再びアドレスレジスタ
34に書き戻すことによってDMAアドレスの更新を行う。
御によって、１回の転送ごとに実行中のチャネルのアド
レスレジスタ34の内容を読み出し、DMAアドレスを生成
し、DMAアドレスライン40を介して出力する。また、ア
ドレス加減算器35で演算を行い、再びアドレスレジスタ
34に書き戻すことによってDMAアドレスの更新を行う。
（２）カウントレジスタ36の内容を読み出し、カウント
減算器37で減少させ、再びカウントレジスタ36に書き戻
すことによって転送回数を制御する。
減算器37で減少させ、再びカウントレジスタ36に書き戻
すことによって転送回数を制御する。
（３）DMA転送を要求している周辺装置に対して、DMAの
実行サイクルであることを示すDMA応答信号42を返す。
実行サイクルであることを示すDMA応答信号42を返す。
上記（１）〜（３）を繰り返し、あらかじめ指定され
た動作形態に応じてデータ転送を行う。カウントレジス
タ36、カウント減算器37によって所定の転送回数をカウ
ントすると、DMA終了検出信号47を発生する。タイミン
グ制御部32では、DMA終了検出信号47を検知するとDMA終
了信号43を活性化し、DMA転送を要求している周辺装置
に対して、DMAによる一連のデータ転送の終了を知らせ
る。
た動作形態に応じてデータ転送を行う。カウントレジス
タ36、カウント減算器37によって所定の転送回数をカウ
ントすると、DMA終了検出信号47を発生する。タイミン
グ制御部32では、DMA終了検出信号47を検知するとDMA終
了信号43を活性化し、DMA転送を要求している周辺装置
に対して、DMAによる一連のデータ転送の終了を知らせ
る。
ここで、第２図を用いてDMAウェイト制御回路33につ
いて詳細に説明する。第２図は、DMAウェイト制御回路3
3の論理回路図である。本実施例のDMAウェイト制御回路
33は、アドレスデコーダ100、オアゲート101、アンドゲ
ート102、103、105、およびラッチ回路104を含む。アド
レスデコーダ100は、CPUのアドレスバス20上のアドレス
をデコードし、アドレスレジスタ34、カウントレジスタ
36の割付られているアドレスが出力されたことを検出す
る。オアゲート101は、CPUの読み出し動作中を示す信号
22と書き込み動作中を示す信号23とを入力として、読み
出しまたは書き込み動作が行われたことを示す信号を生
成する。アンドゲート102は、アドレスデコーダ100の出
力とオアゲート101の出力とバスの使用要求信号44とを
入力として、DMA転送によるバスの使用要求中に、CPUか
らアドレスレジスタ34、カウントレジスタ36に対して読
み出しまたは書き込みが行われたことを示す信号を生成
する。アンドゲート102の出力は、ラッチ回路104に入力
される。アンドゲート103は、内部動作の基本クロック
信号50とバス・サイクルの終了期間信号51とを入力し、
バスの使用権の切り替えタイミングを示す信号を生成す
る。ラッチ回路104は、アンドゲート102の出力を入力
し、アンドゲート103の出力が“1"の期間、すなわちバ
スの使用権の切り替タイミングに入力信号の状態を出力
する。アンドゲート105は、ラッチ回路104の出力の反転
信号とバスの使用許可信号45とを入力し、DMAの実行許
可信号46を生成する。DMA実行許可信号46は、タイミン
グ制御部32に供給される。
いて詳細に説明する。第２図は、DMAウェイト制御回路3
3の論理回路図である。本実施例のDMAウェイト制御回路
33は、アドレスデコーダ100、オアゲート101、アンドゲ
ート102、103、105、およびラッチ回路104を含む。アド
レスデコーダ100は、CPUのアドレスバス20上のアドレス
をデコードし、アドレスレジスタ34、カウントレジスタ
36の割付られているアドレスが出力されたことを検出す
る。オアゲート101は、CPUの読み出し動作中を示す信号
22と書き込み動作中を示す信号23とを入力として、読み
出しまたは書き込み動作が行われたことを示す信号を生
成する。アンドゲート102は、アドレスデコーダ100の出
力とオアゲート101の出力とバスの使用要求信号44とを
入力として、DMA転送によるバスの使用要求中に、CPUか
らアドレスレジスタ34、カウントレジスタ36に対して読
み出しまたは書き込みが行われたことを示す信号を生成
する。アンドゲート102の出力は、ラッチ回路104に入力
される。アンドゲート103は、内部動作の基本クロック
信号50とバス・サイクルの終了期間信号51とを入力し、
バスの使用権の切り替えタイミングを示す信号を生成す
る。ラッチ回路104は、アンドゲート102の出力を入力
し、アンドゲート103の出力が“1"の期間、すなわちバ
スの使用権の切り替タイミングに入力信号の状態を出力
する。アンドゲート105は、ラッチ回路104の出力の反転
信号とバスの使用許可信号45とを入力し、DMAの実行許
可信号46を生成する。DMA実行許可信号46は、タイミン
グ制御部32に供給される。
次にDMAウェイト制御回路33の動作について、第３図
に示すDMAウェイト制御回路33の動作タイミング図をも
参照して説明する。バス・サイクル（Ａ）において、CP
Uによるアドレスレジスタ34、またはカウントレジスタ3
6の読み出し、書き込みが行われると、アドレスデコー
ダ100の出力、オアゲート101の出力は、共に“1"とな
る。このとき、DMA転送によるバスの使用要求（信号4
4）が発生しているとアンドゲート102の出力は“1"とな
る。アドゲート102の出力は、ラッチ回路104に入力さ
れ、ラッチ回路104の出力は、バス・サイクル（Ａ）のT
3からバス・サイクル（Ｂ）のT2までの期間“1"とな
る。一方、バスの使用許可信号45は、CPUにより読み出
しまたは書き込みのためのバスサイクルが終了するた
め、バスの使用権の切り替えタイミング、すなわちバス
・サイクル（Ａ）のT3から“1"となる。ラッチ回路104
の出力は、反転してアンドゲート105に入力されてお
り、アンドゲート105の出力、すなわちDMA実行許可信号
46は、バス・サイクル（Ｂ）のT3から“1"となる。DMA
の実行許可信号46が“1"となると、バス・サイクル
（Ｃ）からDMAの実行サイクルが開始する。
に示すDMAウェイト制御回路33の動作タイミング図をも
参照して説明する。バス・サイクル（Ａ）において、CP
Uによるアドレスレジスタ34、またはカウントレジスタ3
6の読み出し、書き込みが行われると、アドレスデコー
ダ100の出力、オアゲート101の出力は、共に“1"とな
る。このとき、DMA転送によるバスの使用要求（信号4
4）が発生しているとアンドゲート102の出力は“1"とな
る。アドゲート102の出力は、ラッチ回路104に入力さ
れ、ラッチ回路104の出力は、バス・サイクル（Ａ）のT
3からバス・サイクル（Ｂ）のT2までの期間“1"とな
る。一方、バスの使用許可信号45は、CPUにより読み出
しまたは書き込みのためのバスサイクルが終了するた
め、バスの使用権の切り替えタイミング、すなわちバス
・サイクル（Ａ）のT3から“1"となる。ラッチ回路104
の出力は、反転してアンドゲート105に入力されてお
り、アンドゲート105の出力、すなわちDMA実行許可信号
46は、バス・サイクル（Ｂ）のT3から“1"となる。DMA
の実行許可信号46が“1"となると、バス・サイクル
（Ｃ）からDMAの実行サイクルが開始する。
このように、本実施例では、DMA転送によるバスの使
用要求中にCPUによるアドレスレジスタ34またはカウン
トレジスタ36へのアクセスが行われたことを判別し、ア
クセスが行われている場合には、バスの使用許可信号45
に対して、１バス・サイクルの間隔を置いてからDMAの
実行許可信号46を活性化する。このようにCPUのアクセ
スに引き続いてすぐにDMAの実行サイクルが起動される
ことがないため、アドレスレジスタ34またはカウントレ
ジスタ36の読み出し、書き込みを安定した状態で正常に
行うことができる。
用要求中にCPUによるアドレスレジスタ34またはカウン
トレジスタ36へのアクセスが行われたことを判別し、ア
クセスが行われている場合には、バスの使用許可信号45
に対して、１バス・サイクルの間隔を置いてからDMAの
実行許可信号46を活性化する。このようにCPUのアクセ
スに引き続いてすぐにDMAの実行サイクルが起動される
ことがないため、アドレスレジスタ34またはカウントレ
ジスタ36の読み出し、書き込みを安定した状態で正常に
行うことができる。
また、本実施例ではアドレスレジスタ34、カウントレ
ジスタ36の読み出し、書き込みに対するウェイト制御に
ついて説明したが、アドレスの割付に制約されることが
なく、DMA制御レジスタ38などについても同様の制御が
容易に実現できることは云うまでもない。
ジスタ36の読み出し、書き込みに対するウェイト制御に
ついて説明したが、アドレスの割付に制約されることが
なく、DMA制御レジスタ38などについても同様の制御が
容易に実現できることは云うまでもない。
次に、第４図を参照して本発明の第２の実施例を説明
する。第４図において第１図の実施例と同等の部分や信
号には同一の番号を用いて示してある。本実施例におけ
る分周回路60は、バスの使用許可信号45と基本クロック
信号50とバスサイクルの終了期間信号51とを入力し、バ
ス・サイクル周期を４分周する。すなわちバスの使用許
可状態中の４回のバス・サイクルに１度だけ有効なバス
・サイクルを生成する。分周回路60の出力は、DMAの実
行許可信号46としてタイミング制御部32に供給される。
このため、バスの使用が許可されている状態で、４回の
バス・サイクルに１バス・サイクルだけDMAの実行許可
信号46が活性化し、一定間隔でDMA転送サイクルが周期
的に発生する。
する。第４図において第１図の実施例と同等の部分や信
号には同一の番号を用いて示してある。本実施例におけ
る分周回路60は、バスの使用許可信号45と基本クロック
信号50とバスサイクルの終了期間信号51とを入力し、バ
ス・サイクル周期を４分周する。すなわちバスの使用許
可状態中の４回のバス・サイクルに１度だけ有効なバス
・サイクルを生成する。分周回路60の出力は、DMAの実
行許可信号46としてタイミング制御部32に供給される。
このため、バスの使用が許可されている状態で、４回の
バス・サイクルに１バス・サイクルだけDMAの実行許可
信号46が活性化し、一定間隔でDMA転送サイクルが周期
的に発生する。
以上のように、第２の実施例ではDMA転送によるバス
の使用が許可されている期間の４回のバス・サイクルに
１回だけDMA転送のためのバス・サイクルが発生する。
従って、処理の低速な周辺装置に対して、最適な速度で
無理なく転送できる。なお、本実施例では、４分周につ
いて説明したが、分周比に制約されることなく他の分周
でも実現できることは云うまでもない。
の使用が許可されている期間の４回のバス・サイクルに
１回だけDMA転送のためのバス・サイクルが発生する。
従って、処理の低速な周辺装置に対して、最適な速度で
無理なく転送できる。なお、本実施例では、４分周につ
いて説明したが、分周比に制約されることなく他の分周
でも実現できることは云うまでもない。
以上説明したように、本発明によればバスの使用権を
得た後のDMA転送制御において、DMAの実行サイクルをバ
ス・サイクルの特定の状態検出に応じて制御することに
よって次のような効果がある。
得た後のDMA転送制御において、DMAの実行サイクルをバ
ス・サイクルの特定の状態検出に応じて制御することに
よって次のような効果がある。
（１）DMAチャネルに関するプログラムを行う場合に、D
MAの実行サイクルの発生を検知しながら行ったりDMA転
送動作を禁止したりする必要がないため、ソフトウェア
処理の負担を大幅に軽減し、装置全体の性能を著しく向
上できる。
MAの実行サイクルの発生を検知しながら行ったりDMA転
送動作を禁止したりする必要がないため、ソフトウェア
処理の負担を大幅に軽減し、装置全体の性能を著しく向
上できる。
（２）DMA転送制御の各種パラメータを記憶するレジス
タにバッファ・レジスタなどの特別なハードウェアを必
要としないため、ハードウェアの削減、および最適設計
ができる。
タにバッファ・レジスタなどの特別なハードウェアを必
要としないため、ハードウェアの削減、および最適設計
ができる。
（３）処理速度の低速な周辺装置に対しても、バスの使
用効率を悪化することなく、最適な速度で無理なく転送
できるためトータルのデータ処理を最適化できる。
用効率を悪化することなく、最適な速度で無理なく転送
できるためトータルのデータ処理を最適化できる。
第１図は本発明のDMA転送制御装置の一実施例のブロッ
ク構成図、第２図は第１図の実施例におけるDMAウェイ
ト制御回路の論理回路図、第３図は第２図のDMAウェイ
ト制御回路の動作タイミング図、第４図は本発明の他の
実施例を示すブロック構成図、第５図は従来のDMA転送
制御装置を含む情報処理システムのブロック構成図であ
る。 １……CPU、２……バス制御回路、３……演算処理回
路、４……DMA転送制御装置、５……メモリ、６……周
辺装置、７……リフレッシュ制御装置、8,41……DMA要
求信号、9,42……DMA応答信号、10,43……DMA終了信
号、11,14,44……バスの使用要求信号、12,45……バス
の使用許可信号、13,40……DMAアドレスライン、15……
リフレッシュアドレスライン、20……アドレスバス、21
……データ入出力バス、22……読み出し動作中を示す信
号、23……書き込み動作中を示す信号、31……優先順位
制御部、32……タイミング制御部、33……DMAウェイト
制御回路、34……アドレスレジスタ、35……アドレシ加
減算器、36……カウントレジスタ、37……カウント減算
器、38……DMA制御レジスタ、39……レジスタ選択回
路、46……DMA実行許可信号、47……DMA終了検出信号、
48……レジスタ選択信号、49……動作タイミング信号、
50……基本クロック信号、51……バスサイクルの終了期
間信号、60……分周回路、100……アドレスデコーダ、1
01……オアゲート、102,103,105……アンドゲート、104
……ラッチ回路。
ク構成図、第２図は第１図の実施例におけるDMAウェイ
ト制御回路の論理回路図、第３図は第２図のDMAウェイ
ト制御回路の動作タイミング図、第４図は本発明の他の
実施例を示すブロック構成図、第５図は従来のDMA転送
制御装置を含む情報処理システムのブロック構成図であ
る。 １……CPU、２……バス制御回路、３……演算処理回
路、４……DMA転送制御装置、５……メモリ、６……周
辺装置、７……リフレッシュ制御装置、8,41……DMA要
求信号、9,42……DMA応答信号、10,43……DMA終了信
号、11,14,44……バスの使用要求信号、12,45……バス
の使用許可信号、13,40……DMAアドレスライン、15……
リフレッシュアドレスライン、20……アドレスバス、21
……データ入出力バス、22……読み出し動作中を示す信
号、23……書き込み動作中を示す信号、31……優先順位
制御部、32……タイミング制御部、33……DMAウェイト
制御回路、34……アドレスレジスタ、35……アドレシ加
減算器、36……カウントレジスタ、37……カウント減算
器、38……DMA制御レジスタ、39……レジスタ選択回
路、46……DMA実行許可信号、47……DMA終了検出信号、
48……レジスタ選択信号、49……動作タイミング信号、
50……基本クロック信号、51……バスサイクルの終了期
間信号、60……分周回路、100……アドレスデコーダ、1
01……オアゲート、102,103,105……アンドゲート、104
……ラッチ回路。
Claims (2)
- 【請求項１】ダイレクト・メモリ・アクセス（DMA）転
送要求に対応した各チャネルごとにDMAアドレスおよびD
MA転送回数をそれぞれ格納するアドレスレジスタおよび
カウンタレジスタと、DMA転送要求を受け付けCPUに対し
バス使用要求信号を発生し前記CPUからのバス使用許可
信号および前記DMA転送要求に対応して前記アドレスレ
ジスタおよびカウンタレジスタを制御し各チャネルごと
のDMA転送を行う制御手段とを備えるダイレクト・メモ
リ・アクセス転送制御装置において、 前記制御手段が、前記アドレスレジスタまたはカウンタ
レジスタへのCPUによるアクセスを検出し１バス・サイ
クルの間前記バス使用許可信号をマスクした信号に対応
してDMA転送サイクルの起動制御を行うことを特徴とす
るダイレクト・メモリ・アクセス転送制御装置。 - 【請求項２】ダイレクト・メモリ・アクセス（DMA）転
送要求を受け付けCPUに対しバス使用要求信号を発生し
前記CPUからのバス使用許可信号および前記DMA転送要求
に対応して各チャネルごとのDMA転送を行うダイレクト
・メモリ・アクセス転送制御装置において、 前記バス使用許可信号の活性期間にバス・サイクルを分
周し分周信号に対応してDMA転送サイクルの起動制御を
行うことを特徴とするダイレクト・メモリ・アクセス転
送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16018190A JP3205992B2 (ja) | 1990-06-19 | 1990-06-19 | ダイレクト・メモリ・アクセス転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16018190A JP3205992B2 (ja) | 1990-06-19 | 1990-06-19 | ダイレクト・メモリ・アクセス転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0449457A JPH0449457A (ja) | 1992-02-18 |
| JP3205992B2 true JP3205992B2 (ja) | 2001-09-04 |
Family
ID=15709583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16018190A Expired - Fee Related JP3205992B2 (ja) | 1990-06-19 | 1990-06-19 | ダイレクト・メモリ・アクセス転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3205992B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102625888B1 (ko) * | 2022-02-15 | 2024-01-17 | 대한민국 | 바닥 지지 구조물을 갖는 모듈러 주택 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10320349A (ja) * | 1997-05-15 | 1998-12-04 | Ricoh Co Ltd | プロセッサ及び当該プロセッサを用いるデータ転送システム |
| CN114490464B (zh) * | 2021-12-27 | 2023-10-13 | 北京自动化控制设备研究所 | 多传感器数据同步及传输方法及脑磁探测仪 |
-
1990
- 1990-06-19 JP JP16018190A patent/JP3205992B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102625888B1 (ko) * | 2022-02-15 | 2024-01-17 | 대한민국 | 바닥 지지 구조물을 갖는 모듈러 주택 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0449457A (ja) | 1992-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |