JPH08272672A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】共有メモリの待ち時間と使用時間の割当てを、
複数の利用者のあいだでバランスをとりながら、メモリ
の性能を落さず、ＤＲＡＭなど低コストのメモリを利用
して実現する。 【構成】複数の利用者と共有メモリの間に制御システム
を配置し、前記システム内部に各利用者ごとにインタフ
ェース制御部を設け、前記インタフェース制御部には、
使用制限手段、待ち時間計測手段、使用制限値補正手段
を具備する。 【効果】利用者ごとに連続使用回数、待ち時間しきい
値、連続使用制限値補正幅を設定できまた動的に連続使
用時間を補正することが可能で、利用者の要求するトラ
フィックの特性にあった制御が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置における
メモリ制御技術に関し、特にメモリを複数の利用者で使
用する情報処理装置におけるメモリ制御技術に関する。

【０００２】例えば、複数の回線制御インタフェース
が、同一メモリを共有してデータバッファとし、一度の
メモリ使用要求で複数のデータ転送を行う場合の使用権
制御に適用できる。またメモリを複数の利用者で使用す
るシステムはマルチプロセッサシステムでの１次キャッ
シュと共通メモリとの間の制御に適用可能である。

【０００３】

【従来の技術】従来、共有メモリを制御するには調停回
路を用いる。共有メモリの使用権は、共有メモリがアク
セスされていない場合（アイドル状態）には調停回路が
使用権を保持する。調停回路は、１つまたは複数のメモ
リ使用要求を受け付けると、優先方式やラウンドロビン
方式の調停アルゴリズムで使用権と譲渡先を決定し、使
用権を譲渡する（使用権決定状態）。使用権を譲渡され
た利用者は、自己のメモリ利用が完全に完了するまで共
有メモリを占有する（メモリ使用状態）。メモリ利用の
完了後は、使用権は調停回路に譲渡され（使用権返却状
態）、共有メモリはアイドル状態に再び遷移する。調停
回路とメモリ制御回路の構成によって、上述の４つの状
態は完全に分離することも重複することもできる。メモ
リ使用状態では、使用権を得た利用者は使用権を獲得し
た後に転送すべきデータがあるかぎり１つまたは複数の
データ転送を行うことができる。

【０００４】複数の利用者で１つのメモリを共有する場
合、利用権決定状態で調停回路が行う決定アルゴリズム
の方式によっては、特定の利用者が使用要求を発行して
から使用権を得るまでの待ち時間が不定となり易い。決
定アルゴリズムが優先方式の場合、上位の２つの利用者
が交互に使用要求を発行する場合、下位の利用者の使用
要求は長時間待たされる。決定アルゴリズムがラウンド
ロビン方式の場合は、すべての利用者は平等に使用でき
るが、特定の利用者が使用時間が他より長い場合、他の
利用者の待ち時間が長くなる。

【０００５】使用権決定アルゴリズムを工夫しても、使
用時間の分配は平等となりにくい。特定の利用者が長時
間使用権を保持すると、共有メモリの全ての利用可能時
間に占める特定の利用者の使用時間が大きくなり、他の
利用者の使用する時間が圧迫されるからである。

【０００６】通信制御装置の場合について説明する。こ
の場合の利用者はＬＡＮやＷＡＮの回線制御チップから
バッファメモリへのデータ転送開始要求であり、回線制
御チップの構成により１回のメモリ使用状態でのデータ
転送回数は異なる。チップ内部のＦＩＦＯメモリの容量
と回線速度とチップ−バッファメモリ間のデータ転送速
度の３つの要因を満足するハードウエアの設計が必要で
ある。

【０００７】複数の回線を１つの共有メモリに収容する
場合、すべての回線速度の最大速度でデータを受信およ
び送信する最悪条件を考慮すると、共有メモリのコスト
が高くなる。共有バッファに高速のＳＲＡＭを使用した
り、データ幅を広げたり、インタリーブなどの手法を用
いて、メモリの単位時間あたりのデータ転送回数（メモ
リ性能）を高くすることができる。しかし、これらの手
法では、通常の使用状態では最悪条件に比べて非常にメ
モリの使用頻度が小さいようなトランザクション特性の
場合、コスト高である。

【０００８】回線からのデータ受信や回線へのデータ送
信では、メモリに対して連続アドレスをアクセスする
が、ＳＲＡＭではアドレスが連続した場合のアクセス速
度とアドレスが連続でない場合のアクセス速度は変わら
ない。他方、ＤＲＡＭは高速ページモードがあり、連続
するアドレスのアクセス速度は速い。

【０００９】なお、従来技術としては、特開平６−１７
６５６４号公報や特開平６−１７５９１１号公報に記載
の技術がある。

【００１０】

【発明が解決しようとする課題】上述の従来技術では、
複数の利用者の間での待ち時間のバラツキをすべてのメ
モリ利用者の間のバランスを考慮して制御できない。こ
れは各利用者のメモリ使用時間をが特定できないことに
よる。

【００１１】さらに、上記従来技術では、特定のメモリ
の使用時間が全ての利用者の間のバランスを考慮して制
御することができない。また、実際のメモリ使用形態に
対応して使用時間をプログラマブルでなく、最悪ケース
を考慮して構成するには高いメモリ性能を必要とする。

【００１２】本発明の目的は、複数の利用者の関係を考
慮して待ち時間の制御と使用時間の分配の制御を行うメ
モリ制御方式を低コストで実現することにある。

【００１３】

【課題を解決するための手段】待ち時間が一定以下とな
るように制御するために、利用時間制限手段と制限値保
持手段を用いる。また、他の利用者の待ち時間とバラン
スをとって待ち時間を制御するために、待ち時間計測お
よびオーバー判定手段を用いる。

【００１４】使用時間の分配の制御には利用時間制御手
段が有効である。また、共有メモリの調停回路にラウン
ドロビン方式を採用することより使用時間の分配は平等
となる。

【００１５】低コストは、高速ページモードでＤＲＡＭ
を利用できる構成およびバースト要求信号を使用する内
部インタフェース信号を採用した。

【００１６】

【作用】使用時間を制限する手段は、各利用者の連続使
用時間を制限し、結果として全メモリの性能に占める各
利用者の使用時間割当てに作用する。また、使用時間の
制限値を補正する手段は、他の利用者に対して待ち時間
を短縮する場合の短縮の度合いとして作用する。待ち時
間のしきい値を設定し待ち時間オーバー情報を生成する
手段は利用者の待ち時間の許容できる程度を特定する作
用がある。

【００１７】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のメモリ制御方式の一実施
例のシステム構成を示す図である。本実施例のシステム
は、共有メモリ３００と、共有メモリ制御部２００と、
３つのメモリ利用者４００、４０１、４０２と、各利用
者に対応するインタフェース（以下、Ｉ／Ｆとも記す）
制御部１００、１０１、１０２とから構成される。本実
施例では、プロセッサ４００は共有メモリ３００にアク
セスするほかに、メモリ制御システムの各種のレジスタ
に値を設定する。４０１と４０２は回線制御ＬＳＩであ
る。本実施例では利用者は３つであるが、より多数の利
用者がある場合にも本実施例の自然な拡張として構成で
きる。

【００１８】図２は、Ｉ／Ｆ制御部の一構成例（実施例
１）である。図２において、１０００はＩ／Ｆ−メモリ
整合制御を行う回路であり、１０１０はアドレスデータ
パスである。１０２０は１回のメモリ要求での使用回数
の計数レジスタであり、クリア回路１０２１とインクリ
メンタ１０２２およびクリア論理１０２３とインクリメ
ント条件１０２４とを組み合わせて、カウンタ動作を実
現する。１０３０は１回のメモリ要求で使用する回数の
制限値を格納するレジスタである。１０４０は使用制限
値と使用回数との一致を検出する一致検出回路である。
また、１０５０は一致検出回路１０４０の出力の論理否
定とポートインタフェースのＢＵＲＳＴ＊（ｉ）信号と
Ｉ／Ｆ−メモリ整合制御回路１０００からの出力の３つ
を入力とする論理積回路である。本論理積回路１０５０
の出力ＭＢＵＲＳＴは、共有メモリ制御部２００に対し
て連続してメモリ使用することを通知する。

【００１９】図３は共有メモリ制御部の構成例である。
図３において、２０１０は調停制御回路であり、２０２
０はメモリシーケンス制御回路であり、２０３０はアド
レスデータ選択パスである。調停制御回路２０１０はラ
ウンドロビン方式で３つのメモリ要求を調停し、メモリ
シーケンスの起動契機ＲＥＱＭとリードライト指定信号
Ｗ／ＲＭをメモリシーケンス制御回路２０２０に与え、
連続使用通知信号ＢＵＲＳＴＭをメモリシーケンス制御
回路２０２０とアドレスデータ選択パス２０３０に与え
る。本構成例では共有メモリ３００としてＤＲＡＭを使
用するので、メモリシーケンス制御回路２０２０は起動
契機ＲＥＱＭによりメモリアクセスを起しつつ、アドレ
スデータ選択パス２０３０にアドレス選択詩号ＲＡ／Ｃ
Ａを与える。アドレスデータ選択パス２０３０は、共有
メモリであるＤＲＡＭとのアドレスの多重と各利用者か
らのアドレス信号ＭＡ（ｉ）とライトデータＭＷＤ
（ｉ）を選択する。

【００２０】図４は、Ｉ／Ｆ制御部の第二の構成例（実
施例２）である。図２の構成例に待ち時間計測手段と連
続使用制限値の補正手段を付加しており、所定の補正の
決定アルゴリズムを用いる。１０６０は待ち時間の計測
カウンタのレジスタであり、インクリメンタ１０６２と
クリア回路１０６１およびインクリメント条件生成論理
１０６４とクリア条件生成論理の１０６３と共に待ち時
間の計測を実現する。１０７０は待ち時間のしきい値を
与えるレジスタである。１０８０は１０６０と１０７０
を比較して待ち時間オーバー情報ＷＴｏ（ｉ）を生成す
る。１０９０は使用制限値を補正する補正幅を決定する
レジスタである。１１００は使用制限値を補正する値を
保持するレジスタであり、１１００の初期値は０であ
り、補正条件ＢＷＤＷＮ（ｉ）を用いて補正幅１０９０
で変化する。一連の補正は、セレクタ１１０１、加算器
１１０２、減算器１１０３、プラス補正条件生成論理１
１０４、マイナス法制条件生成論理１１０５、ＲＥＱ＊
（ｉ）信号の根ゲート検出回路１１０６、補正用加算器
１１０７で実現される。補正条件ＢＷＤＷＮ（ｉ）は３
つのＩ／Ｆ制御部のうち自己以外の２つの制御部のＷＴ
Ｏ（ｊ）信号の論理和で構成する。

【００２１】図５はポートインタフェースのタイムチャ
ートである。本実施例ではポート部にプロセッサや市販
制御ＬＳＩを使用するので、一般的なプロセッサのイン
タフェースを例とする。特徴は、インタフェースに連続
アクセスを予告するＢＵＲＳＴ信号があり、ＢＵＲＳＴ
＊信号がアサートされていると、次回のアクセスは現在
のアドレスのひとつ先に同一のアクセスつまりライト
（リード）が行われることがわかる。また、データの転
送はＲＥＱ＊（ｉ）信号アサートから、ＲＤＹ＊（ｉ）
信号をクロックの立上りで１回のサンプルで終了する。
プロセッサが続けてデ−タ転送を行う場合、ＲＥＱ＊
（ｉ）のネゲートをせずにアサートしたままとする。図
５の上段は、バーストライト２回に続く１回のシングル
ライトの後、アイドル状態があり、シングルライト、シ
ングルリード、シングルライトを行っている。図５の下
段は、バーストリード２回に続く１回のシングルリード
の後、アイドル状態があり、シングルリード、シングル
ライト、シングルリードを行っている。図５中、５００
〜５０４はリードを示す。

【００２２】図６はＩ／Ｆ制御部と共有メモリ制御部の
インタフェースのタイムチャートである。図６はリード
とライトを同一図に示している。６００の＊２はリード
時のＭＲ／Ｗ（ｉ）の動作であり、６０１の＊１はライ
ト時のＭＲ／Ｗ（ｉ）の動作である。６００の動作を行
うときＭＲＤの動作が６０３であり、６０１の動作を行
うときのＭＷＤ（ｉ）の動作が６０２である。

【００２３】図７は実施例１でのメモリ占有シーケンス
であり、図８は実施例２のメモリ占有シーケンスであ
る。図において、Ｒはメモリ要求動作を示し、１つの目
盛はメモリの基本サイクルに対応する。図８においては
連続使用制限値の補正が行われている。図７及び図８の
両者においてはメモリの占有時間は同一でかつ図８は待
ち時間が小さいことがわかる。

【００２４】図９は実施例１でのメモリ占有シーケンス
であり、図１０は実施例２のメモリ占有シーケンスであ
る。図９及び図１０は、制限値のマイナス補正が行われ
た後プラス補正が行われることを示す。

【００２５】以下、実施例１の動作を図２を中心に説明
する。図でＲＥＱ＊（ｉ）信号はポートのマスタからの
アクセス要求信号であり、１つまたは複数回のメモリ使
用する場合にアサートされ、予定した全てのメモリ使用
が終了するとネゲートする。ＲＥＱ＊（ｉ）がアサート
されるとＩ／Ｆ−メモリ整合制御回路１０００は共有メ
モリ制御部２００の調停制御回路２０１０にＭＲＥＱ
（ｉ）をアサートする。ＭＲＥＱ（ｉ）がアサートされ
ると調停制御回路２０１０はメモリの使用状態をＢＳＹ
Ｍ信号により感知し、他のＩ／Ｆ制御部からのＭＲＥＱ
（ｊ）（ｉ≠ｊ）信号とから、ラウンドロビン方式によ
り使用権の譲渡先を決定し、決定したＩ／Ｆ制御部へＭ
ＧＮＴ（ｉ）信号をアサートする。

【００２６】また調停制御回路２００は決定したＩ／Ｆ
制御部からのＭＲ／Ｗ（ｉ）信号とＭＢＵＲＳＴ（ｉ）
信号をメモリシーケンス制御部２０２０とアドレスデー
タパス２０３０へＷ／ＲＭ信号とＢＵＲＳＴＭ信号とし
て渡す。また２０１０は決定した譲渡先をＳＥＬ信号を
２０３０に渡すことで示し、２０３０は共有メモリに渡
すアドレスＡとデータＤをＢＵＲＳＴＭ信号とＳＥＬ信
号とから決定し、Ｒ／ＷＭ信号によってデータの方向を
決定する。リード時に２０３０は共有メモリからのリー
ドデータＤはＭＲＤに出力し、各Ｉ／Ｆ制御部は共通し
てＭＲＤを参照する。

【００２７】実際の共有メモリ３００とのデータ転送は
２０２０が制御する。２０２０はデータの転送が一回終
了するごとにＭＡＣＫ信号を１クロックアサートする。
各Ｉ／Ｆ制御部は自分にメモリ使用権が委譲されている
場合、データ転送の終了をＭＡＣＫ信号で認識し、次の
アクセスのためにアドレスＭＡ（ｉ）とライトデータＭ
ＷＤ（ｉ）を更新する。

【００２８】各Ｉ／Ｆ制御部は一連のアクセスが継続す
るときにＭＢＵＲＳＴ（ｉ）信号をアサートし、最後の
データ転送ではＭＢＵＲＳＴ（ｉ）をネゲートする。こ
のプロトコルを各マスタは必ず守り、プロセッサ、回線
制御ＬＳＩなどポートのマスタが制限回数より大きな回
数のデータ転送を要求してきた場合には、制限回数を越
えることを一致回路１０４０で検出し、回路１０５０で
ＭＢＵＲＳＴ（ｉ）信号をネゲートし、一旦メモリ使用
を中止し、次のメモリ使用要求を発行する。実際の各Ｉ
／Ｆ制御部ではレジスタ１０３０で保持した制限値と１
０２０、１０２１、１０２２、１０２３、１０２４、で
構成する使用回数計測カウンタとで制限を越えないよう
に、ＭＢＵＲＴ（ｉ）信号を制御する。

【００２９】１０２４はポートのマスタがアクセス要求
を出し、調停回路がＭＧＮＴ（ｉ）をアサートしている
ときにメモリとのデータ転送の終了を通知するＭＡＣＫ
信号でカウントアップする条件を生成する。１０２３は
ＲＥＱ＊（ｉ）のネゲートあるいはＭＧＮＴ（ｉ）アサ
ートされかつカウント値１０２０が制限値１０３０と一
致したことを１０４０で検出中のＭＡＣＫ信号のアサー
トで１０２０のクリア条件を生成する。以上により使用
回数が制限され、特定のＩ／Ｆが共有メモリを占有する
ことがなくなり、システム全体としての待ち時間を静的
に制御できる。

【００３０】次に、実施例２の動作について、おもに図
４を中心に説明する。１０６０メモリの要求信号ＭＲＥ
Ｑ（ｉ）のアサートからＭＧＮＴ（ｉ）信号までの時間
を、他のＩ／Ｆ制御部がメモリを使用した時のＭＡＣＫ
信号のアサートの数でカウントするカウンタである。イ
ンクリメント条件は１０６４で生成される。クリア条件
はＭＲＥＱ（ｉ）のネゲートである。

【００３１】１０７０は１０６０の値が待ちすぎである
ことを判定するしきい値を格納し、１０８０で比較し、
自己また他のＩ／Ｆ制御部に待ち時間オーバー情報ＷＴ
ｏ（ｉ）として通知される。各Ｉ／Ｆ制御部は自己また
は他からのＷＴＯ（ｉ）信号から使用回数制限値補正条
件ＢＷＤＷＮ（ｉ）を生成する。この生成は、３つＩ／
Ｆ制御部がある場合、ＢＷＤＷＮ（０）はＷＴＯ（１）
とＷＴＯ（２）の論理和であるように、自己以外の２個
のＷＴＯ信号の論理和で生成する。

【００３２】ＢＷＤＷＮ（ｉ）がアサートされている時
に、自己のＩ／Ｆ制御部がＭＧＮＴ信号を受けており、
自己の制限一杯までメモリを使用してポートからの転送
を完了した時、１１０５により補正カウンタ１１００は
セレクタ１１０１で減算器１１０２の出力を選択し、１
０９０の分だけ減算される。また、ＢＷＤＷＮ（ｉ）が
ネゲートされている状態で自己のアクセスが完了し、Ｒ
ＥＱ＊（ｉ）がネゲートされると１１０６の変化点検出
回路がネゲート検出し、現在の補正値が０より小さいと
き、つまり、連続使用回数が制限されている時には補正
を解除するような条件が１１０４で生成される。このと
き、セレクタ１１０１は加算器１１０５の出力を選択し
カウンタ１１００は１０９０の値だけ加算される。以上
の動作により、他のＩ／Ｆ制御部の待ち時間の影響によ
り、自己の連続使用時間の制限値がマイナス補正され。

【００３３】一方、他のｉ／Ｆ制御部を待たせないアク
セスの後補正は緩和される。なお、実施例２ではＢＷＤ
ＷＮ（ｉ）の生成条件は他のＩ／Ｆ制御部からだけ影響
されるが、１１０５と１１０６の条件を変えることで自
己の待ち時間の要素を自己の連続使用時間の制限補正に
含めることも容易である。

【００３４】図８に示す実施例は図７の実施例１に対し
て、プロセッサのＩ／Ｆ制御部でのレジスタＡ、Ｂ、Ｃ
を４、１、２とし、回線１のＩ／Ｆ制御部でのレジスタ
Ａ、Ｂ、Ｃを４、１、１とし、回線２のＩ／Ｆ制御部で
のレジスタＡ、Ｂ、Ｃを６、２、２とした場合で、メモ
リ使用頻度の高い場合にプロセッサと回線１、２それぞ
れが使用回数制限のマイナス補正される例である。

【００３５】図１０に示す図９の実施例１に対して、プ
ロセッサのＩ／Ｆ制御部でのレジスタＡ、Ｂ、Ｃを４、
１、４とし、回線１のＩ／Ｆ制御部でのレジスタＡ、
Ｂ、Ｃを４、１、１とし、回線２のＩ／Ｆ制御部でのレ
ジスタＡ、Ｂ、Ｃを６、２、２とした場合で、メモリ使
用頻度が高くなった後下がる場合に回線２が使用回数制
限のマイナス補正のあとプラス補正される例である。

【００３６】図中トランザクションを示す実線の下の数
字はメモリ動作を単位とする時間の経過を示し、丸が付
いているのは待ち時間制限のしきい値を越えたことを示
す。

【００３７】７０４１に対して７０４２、７０５０に対
して７０５１の各トランザクションで要求を発行してか
ら最初のデータ転送までの時間が縮小されている。同じ
に共有メモリの利用時間は図７と図８とで変わらない。
以上のように、実施例２では待ち時間とメモリ使用時間
の割当ての重宝が制御されている。

【００３８】本実施例では共有メモリにＤＲＡＭを使用
しているので、２０２０から２０３０へアドレス信号の
切替指示をＲＡ／ＣＡ信号として与えている。共有メモ
リがＤＲＡＭでなくＳＲＡＭなどのメモリの場合でも、
図３の２０２０と２０３０の基本構成は変わらない。

【００３９】

【発明の効果】本発明を、複数の利用者と共有メモリの
間の制御回路に適用することにより、ＤＲＡＭなどの低
価格メモリでも、高速ページモードを使えば、待ち時間
と使用時間の双方の条件を満足するメモリシステムが構
成できる。

【図面の簡単な説明】

【図１】メモリ制御システムの構成例

【図２】Ｉ／Ｆ制御部の一構成例（実施例１）

【図３】共有メモリ制御部の構成例

【図４】Ｉ／Ｆ制御部の第二の構成例（実施例２）

【図５】ポートＩ／Ｆのタイムチャート

【図６】Ｉ／Ｆ制御部と共有メモリのＩ／Ｆのタイムチ
ャート

【図７】実施例１でのメモリ占有シーケンス１

【図８】実施例２でのメモリ占有シーケンス１

【図９】実施例１でのメモリ占有シーケンス１

【図１０】実施例２でのメモリ占有シーケンス１

【符号の説明】

１００、１０１、１０２…インタフェース（Ｉ／Ｆ）制
御部、２００…共有メモリ制御部、３００…共有メモ
リ、４００…プロセッサ、４０１、４０２…回線制御Ｌ
ＳＩ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドリュー ハート 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数の利用者と共有メモリの間に位置し、
   前記共有メモリに対する前記複数の利用者の個々につい
   て使用要求１回あたりのメモリ使用回数を計数する手段
   と、前記使用回数を制限する手段と 前記使用回数の制
   限値を可変とする保持手段を具備し、前記個々の利用者
   のメモリ使用要求及び使用動作を前記共有メモリの各動
   作と整合させることを特徴とするメモリ制御方式。
2. 【請求項２】前記個々の利用者からのメモリ使用要求に
   対して共有メモリの調停回路が使用許可を前記利用者に
   与えるまでの待ち時間を計測する手段と、前記待ち時間
   計測手段に可変であるしきい値を与える保持手段と、し
   きい値を超えたことを自己または他の利用者の制御回路
   に与える手段と、自己または他の利用者制御部からのし
   きい値オーバー情報を得ることで前記使用制限回数に補
   正を与える手段と、前記補正で使用する補正幅の大きさ
   を可変となるように保持する手段を具備し、前記補正に
   より特定の使用契機の使用制限は、自己または他から１
   つまたは複数の利用者の制御部から各制御回路内部で待
   ち時間と前記待ち時間しきい値保持手段から生じる前記
   しきい値オーバー情報と前記補正の幅をもとに動的に調
   整することを特徴とする請求項１記載のメモリ制御方
   式。