JPH04133142A - 共有メモリへの高速アクセス制御方法 - Google Patents
共有メモリへの高速アクセス制御方法Info
- Publication number
- JPH04133142A JPH04133142A JP25418690A JP25418690A JPH04133142A JP H04133142 A JPH04133142 A JP H04133142A JP 25418690 A JP25418690 A JP 25418690A JP 25418690 A JP25418690 A JP 25418690A JP H04133142 A JPH04133142 A JP H04133142A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- access
- function block
- cpu
- shared memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 6
- 230000006870 function Effects 0.000 abstract description 18
- 102100036409 Activated CDC42 kinase 1 Human genes 0.000 abstract description 5
- 101100288236 Arabidopsis thaliana KRP4 gene Proteins 0.000 abstract description 5
- 101100433979 Bos taurus TNK2 gene Proteins 0.000 abstract description 5
- 101000928956 Homo sapiens Activated CDC42 kinase 1 Proteins 0.000 abstract description 5
- 101100385394 Zea mays ACK2 gene Proteins 0.000 abstract description 5
- 101100524347 Xenopus laevis req-b gene Proteins 0.000 abstract description 3
- 101100524346 Xenopus laevis req-a gene Proteins 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、単一ポート共有メモリを複数のＣＰＵ各々が
独立にアクセスするに際し、その共有メモリを恰も多ポ
ートメモリであるが如く、高速にアクセスし得るように
した、共有メモリへの高速アクセス制御方法に関するも
のである。
独立にアクセスするに際し、その共有メモリを恰も多ポ
ートメモリであるが如く、高速にアクセスし得るように
した、共有メモリへの高速アクセス制御方法に関するも
のである。
［従来の技術］
これまでにおいては、特開昭６２−２１７４８１号公報
に示されているように、いわゆるマルチ（多）ポートの
メモリは実用に供されており、また、特開昭６２−２９
８９９０号公報による場合には、低速メモリが見掛は上
高速メモリとして使用されるようになっている。
に示されているように、いわゆるマルチ（多）ポートの
メモリは実用に供されており、また、特開昭６２−２９
８９９０号公報による場合には、低速メモリが見掛は上
高速メモリとして使用されるようになっている。
［発明が解決しようとする課題］
しかしながら、これまでにおいては、通常のメモリを共
有メモリとして、これを複数のＣＰＵ各々が独立にアク
セスするに際しては、アクセスの同時競合を考慮し、一
般にアクセス順序に関しての優先順位制御が採られるに
しても、アクセス各々に要されるアクセスタイムは十分
なマージンをもった一定時間に設定されていることから
、アクセス競合時でのアクセス待ち時間がそれに応じて
長くなり、結果的にメモリ全体としての高速動作が図れ
ないでいるのが現状である。換言すれば、単一ポートの
メモリを恰もマルチポートメモリであるかの如く、その
動作を動作性能限界まで高め、効率大として使用するこ
とは何等行われていないものとなっている。
有メモリとして、これを複数のＣＰＵ各々が独立にアク
セスするに際しては、アクセスの同時競合を考慮し、一
般にアクセス順序に関しての優先順位制御が採られるに
しても、アクセス各々に要されるアクセスタイムは十分
なマージンをもった一定時間に設定されていることから
、アクセス競合時でのアクセス待ち時間がそれに応じて
長くなり、結果的にメモリ全体としての高速動作が図れ
ないでいるのが現状である。換言すれば、単一ポートの
メモリを恰もマルチポートメモリであるかの如く、その
動作を動作性能限界まで高め、効率大として使用するこ
とは何等行われていないものとなっている。
本発明の目的は、単一ポートメモリを共有メモリとして
、これを複数のＣＰＵ各々が独立にアクセスするに際し
、そのメモリが恰もマルチポートメモリであるかの如く
高速にアクセスし得る、共有メモリへの高速アクセス制
御方法を供するにある。
、これを複数のＣＰＵ各々が独立にアクセスするに際し
、そのメモリが恰もマルチポートメモリであるかの如く
高速にアクセスし得る、共有メモリへの高速アクセス制
御方法を供するにある。
［課題を解決するための手段］
上記目的は、ＣＰＵ各々のバスサイクル周期に比しアク
セスタイムが十分小さい単一ポート共有メモリに対し、
適当な優先順位制御を採用しつつＣＰＵ各々が独立に読
み出し／書込みアクセスを行うに際しては、メモリに対
する各種制御信号のパルス幅を許容最小限に抑えるとと
もに、メモリからの読み出しデータを適当なタイミング
で一時的に保持せしめた上、アクセスに係るＣＰＵに転
送取込みせしめることで達成される。
セスタイムが十分小さい単一ポート共有メモリに対し、
適当な優先順位制御を採用しつつＣＰＵ各々が独立に読
み出し／書込みアクセスを行うに際しては、メモリに対
する各種制御信号のパルス幅を許容最小限に抑えるとと
もに、メモリからの読み出しデータを適当なタイミング
で一時的に保持せしめた上、アクセスに係るＣＰＵに転
送取込みせしめることで達成される。
［作用］
ＣＰＵ各々のバスサイクル周期に比しアクセスタイムか
十分小さい単一ポート共有メモリに対し、適当な優先順
位制御を採用しつつＣＰＵ各々が独立に読み出し／書込
みアクセスを行うに際して、メモリに対する各種制御信
号のパルス幅を許容最小限に抑えるとともに、メモリか
らの読み出しデータを早期タイミングで一時的に保持せ
しめた上、アクセスに係るＣＰＵに早期に転送取込みせ
しめるようにしたものである。このようにして、メモリ
アクセスが行われる場合には、メモリアクセス各々が早
期に終了され、しかも読み出しデータのＣＰＵへの取込
みが早期に行われるばかりが、メモリアクセス競合時で
のアクセス待ち時間が少なくて済まされるものである。
十分小さい単一ポート共有メモリに対し、適当な優先順
位制御を採用しつつＣＰＵ各々が独立に読み出し／書込
みアクセスを行うに際して、メモリに対する各種制御信
号のパルス幅を許容最小限に抑えるとともに、メモリか
らの読み出しデータを早期タイミングで一時的に保持せ
しめた上、アクセスに係るＣＰＵに早期に転送取込みせ
しめるようにしたものである。このようにして、メモリ
アクセスが行われる場合には、メモリアクセス各々が早
期に終了され、しかも読み出しデータのＣＰＵへの取込
みが早期に行われるばかりが、メモリアクセス競合時で
のアクセス待ち時間が少なくて済まされるものである。
［実施例］
以下、本発明を第１図、第２図により説明する。
先ず本発明に係るメモリアクセス制御回路にっいて説明
すれば、第１図はその一例での概要構成を、周辺として
の複数のＣＰＵ、単一ポート共有メモリとともに示した
ものである。図示のように、本例ではＣＰＵは２台とさ
れ、それらＣＰＵＩ２各々が独立に（単一ポート共有）
メモリ４を読み出し／書込みアクセスを行うに際しては
、本発明に係るメモリアクセス制御回路３を介しメモリ
アクセスが行われるものとなっている。メモリアクセス
制御回路３はまた、図示のように、ＣＰＵＩ２各々から
のアクセスアドレスの、連続アドレス空間上でのアドレ
ス領域を判定するアドレス識別機能ブロック３−１．２
つのメモリアクセス要求が競合する場合にその優先順位
を調停する競合調停機能ブロック３−２、メモリアクセ
スを行う際に、メモリ４に各種制御信号を作成・送出す
るメモリ占有時間制御機能ブロック３−３、メモリ４か
らの読み出しデータを早期に一時的に保持する読み出し
データ保持機能ブロック３−４を含むようにして、構成
されたものとなっている。
すれば、第１図はその一例での概要構成を、周辺として
の複数のＣＰＵ、単一ポート共有メモリとともに示した
ものである。図示のように、本例ではＣＰＵは２台とさ
れ、それらＣＰＵＩ２各々が独立に（単一ポート共有）
メモリ４を読み出し／書込みアクセスを行うに際しては
、本発明に係るメモリアクセス制御回路３を介しメモリ
アクセスが行われるものとなっている。メモリアクセス
制御回路３はまた、図示のように、ＣＰＵＩ２各々から
のアクセスアドレスの、連続アドレス空間上でのアドレ
ス領域を判定するアドレス識別機能ブロック３−１．２
つのメモリアクセス要求が競合する場合にその優先順位
を調停する競合調停機能ブロック３−２、メモリアクセ
スを行う際に、メモリ４に各種制御信号を作成・送出す
るメモリ占有時間制御機能ブロック３−３、メモリ４か
らの読み出しデータを早期に一時的に保持する読み出し
データ保持機能ブロック３−４を含むようにして、構成
されたものとなっている。
さて、単一ポートメモリでのアクセスタイムがＣＰＵ各
々のバスサイクル周期に比し十分小さいとして、第２図
をも参照しつつメモリ４へのアクセスが如何に行われる
かについて説明すれば、以下のようである。
々のバスサイクル周期に比し十分小さいとして、第２図
をも参照しつつメモリ４へのアクセスが如何に行われる
かについて説明すれば、以下のようである。
即ち、ＣＰＵＩ、２各々がメモリアクセスを行う場合に
は、アドレスバス上にはアクセスアドレスが送出される
が、このアクセスアドレスの内容からは、アクセスされ
るべきメモリが一義的に定まるものとなっている。ＣＰ
ＵＩ、２各々が一定の連続アドレス空間をアクセス可能
とされている場合に、メモリ４でのメモリ容量が十分で
ない場合は、メモリ４にはその連続アドレス空間におけ
る一部としての部分的連続アドレス空間が割り付けされ
ているものである。したがって、ＣＰＵ１２各々からの
アクセスアドレスがその部分的連続アドレス空間内での
ものであれば、ＣＰＵＩ ２対応のアクセス要求ＲＥ
ＱＩ、ＲＥＱ２にもとづき初めてメモリ４がアクセスさ
れる必要があるものであり、メモリ４がアクセスされる
必要があるか否かは、ウィンド・コンパレータ機能を具
備しているアドレス識別機能ブロック３−１で判定され
るものとなっている。この場合、ＣＰＵＩ、２各々から
時間を異にして散発的にメモリ４をプログラムによって
アクセスする場合や、ＣＰＵＩ。
は、アドレスバス上にはアクセスアドレスが送出される
が、このアクセスアドレスの内容からは、アクセスされ
るべきメモリが一義的に定まるものとなっている。ＣＰ
ＵＩ、２各々が一定の連続アドレス空間をアクセス可能
とされている場合に、メモリ４でのメモリ容量が十分で
ない場合は、メモリ４にはその連続アドレス空間におけ
る一部としての部分的連続アドレス空間が割り付けされ
ているものである。したがって、ＣＰＵ１２各々からの
アクセスアドレスがその部分的連続アドレス空間内での
ものであれば、ＣＰＵＩ ２対応のアクセス要求ＲＥ
ＱＩ、ＲＥＱ２にもとづき初めてメモリ４がアクセスさ
れる必要があるものであり、メモリ４がアクセスされる
必要があるか否かは、ウィンド・コンパレータ機能を具
備しているアドレス識別機能ブロック３−１で判定され
るものとなっている。この場合、ＣＰＵＩ、２各々から
時間を異にして散発的にメモリ４をプログラムによって
アクセスする場合や、ＣＰＵＩ。
２の何れかからのみメモリ４をプログラムによって連続
的、あるいは非連続的にアクセスする場合には、同等不
具合は生じないものとなっている。
的、あるいは非連続的にアクセスする場合には、同等不
具合は生じないものとなっている。
このような場合には、アクセス要求ＲＥＱＩ、ＲＥＱ２
は同時には生起しないからである。
は同時には生起しないからである。
しかしながら、第２図に示すように、ＣＰＵＩ２から同
時にアドレスＡ、Ｂにもとづくメモリ４へのアクセスが
あった場合を想定すれば、アクセス要求ＲＥＱ１．ＲＥ
Ｑ２が同時に生起することは明らかである。このような
場合には、競合調停機能ブロック３−２では適当な優先
制御下に、所定パルス幅のアクセス要求許可信号ＡＣＫ
Ｉ、ＡＣＫ２が所定順に発生された上、メモリ占有時間
制御機能ブロック３−３に送出されるようになっている
。本例では第２図に示すように、アクセス要求ＲＥＱＩ
に対するアクセス要求許可信号ＡＣＫ１が先ず発生され
、このアクセス要求許可信号ＡＣＫＩに対するメモリア
クセス終了後に、アクセス要求ＲＡＱ２に対するアクセ
ス要求許可信号ＡＣＫ２か発生されるようになっている
。
時にアドレスＡ、Ｂにもとづくメモリ４へのアクセスが
あった場合を想定すれば、アクセス要求ＲＥＱ１．ＲＥ
Ｑ２が同時に生起することは明らかである。このような
場合には、競合調停機能ブロック３−２では適当な優先
制御下に、所定パルス幅のアクセス要求許可信号ＡＣＫ
Ｉ、ＡＣＫ２が所定順に発生された上、メモリ占有時間
制御機能ブロック３−３に送出されるようになっている
。本例では第２図に示すように、アクセス要求ＲＥＱＩ
に対するアクセス要求許可信号ＡＣＫ１が先ず発生され
、このアクセス要求許可信号ＡＣＫＩに対するメモリア
クセス終了後に、アクセス要求ＲＡＱ２に対するアクセ
ス要求許可信号ＡＣＫ２か発生されるようになっている
。
さて、メモリ占有時間制御機能ブロック３−３では、ア
クセス要求許可信号ＡＣＫＩ、ＡＣＫ２各々が出現する
度に、パルス幅が許容最小限に抑えられた、メモリアク
セス上で必要とされる各種制御信号とともに、アクセス
要求許可に係るＣＰＵ側からのアクセスアドレスや書込
みデータ（書込みアクセスの場合）をメモリアドレスバ
ス、メモリデータバスを介しメモリ４に送出することで
、メモリ４へのアクセスが最小許容アクセスタイムで行
われるものである。
クセス要求許可信号ＡＣＫＩ、ＡＣＫ２各々が出現する
度に、パルス幅が許容最小限に抑えられた、メモリアク
セス上で必要とされる各種制御信号とともに、アクセス
要求許可に係るＣＰＵ側からのアクセスアドレスや書込
みデータ（書込みアクセスの場合）をメモリアドレスバ
ス、メモリデータバスを介しメモリ４に送出することで
、メモリ４へのアクセスが最小許容アクセスタイムで行
われるものである。
ところで、メモリ４に対し読み出しアクセスが行われる
場合は、メモリ４からメモリデータバス上には読み出し
データが読み出されるが、この読み出しデータを読み出
しデータ保持機能ブロック３−４にて、メモリ占有時間
制御機能ブロック３−３からのデータラッチ信号ＬＰに
よって早期に一時的に保持せしめるようにすれば、アク
セス要求許可に係るＣＰＵ側では、データラッチ信号Ｌ
Ｐ直後のタイミングでデータバスを介しその読み出しデ
ータを取込むことが可能となるものである。
場合は、メモリ４からメモリデータバス上には読み出し
データが読み出されるが、この読み出しデータを読み出
しデータ保持機能ブロック３−４にて、メモリ占有時間
制御機能ブロック３−３からのデータラッチ信号ＬＰに
よって早期に一時的に保持せしめるようにすれば、アク
セス要求許可に係るＣＰＵ側では、データラッチ信号Ｌ
Ｐ直後のタイミングでデータバスを介しその読み出しデ
ータを取込むことが可能となるものである。
［発明の効果〕
以上説明したように、本発明による場合は、単一ポート
メモリを共有メモリとして、これを複数のＣ’ＰＵ各々
が独立にアクセスするに際し、そのメモリが恰もマルチ
ポートメモリであるかの如く高速にアクセスし得ること
になる。
メモリを共有メモリとして、これを複数のＣ’ＰＵ各々
が独立にアクセスするに際し、そのメモリが恰もマルチ
ポートメモリであるかの如く高速にアクセスし得ること
になる。
第１図は、本発明に係るメモリアクセス制御回路の一例
での概要構成を、周辺としての複数のＣＰＵ、単一ポー
ト共有メモリとともに示す図、第２図は、その回路動作
を説明するための図である。 １．２・・・ＣＰＵ、３・・・メモリアクセス制御回路
、３−１・・・アドレス識別機能ブロック、３−２・・
・競合調停機能ブロック、３−３・・・メモリ占有時間
制御機能ブロック、３−４・・・読み出しデータ保持機
能ブロック、４・・・（単一ポート共有）メモ出願人
日立通信システム株式会社 代理人 弁理士 秋 本 正 実
での概要構成を、周辺としての複数のＣＰＵ、単一ポー
ト共有メモリとともに示す図、第２図は、その回路動作
を説明するための図である。 １．２・・・ＣＰＵ、３・・・メモリアクセス制御回路
、３−１・・・アドレス識別機能ブロック、３−２・・
・競合調停機能ブロック、３−３・・・メモリ占有時間
制御機能ブロック、３−４・・・読み出しデータ保持機
能ブロック、４・・・（単一ポート共有）メモ出願人
日立通信システム株式会社 代理人 弁理士 秋 本 正 実
Claims (1)
- １、単一ポート共有メモリに対し、複数のＣＰＵ各々が
独立にアクセスを行う際でのアクセス制御方法であって
、ＣＰＵ各々のバスサイクル周期に比しアクセスタイム
が十分小さい上記単一ポート共有メモリに対し、適当な
優先順位制御を採用しつつＣＰＵ各々が独立に読み出し
／書込みアクセスを行うに際しては、メモリに対する各
種制御信号のパルス幅を許容最小限に抑えるとともに、
メモリからの読み出しデータを早期タイミングで一時的
に保持せしめた上、アクセスに係るＣＰＵに早期に転送
取込みせしめるようにした、共有メモリへの高速アクセ
ス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25418690A JPH04133142A (ja) | 1990-09-26 | 1990-09-26 | 共有メモリへの高速アクセス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25418690A JPH04133142A (ja) | 1990-09-26 | 1990-09-26 | 共有メモリへの高速アクセス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04133142A true JPH04133142A (ja) | 1992-05-07 |
Family
ID=17261432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25418690A Pending JPH04133142A (ja) | 1990-09-26 | 1990-09-26 | 共有メモリへの高速アクセス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04133142A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742087B2 (en) | 2000-05-18 | 2004-05-25 | Denso Corporation | Control of access by multiple data processing units to multiple memories |
| US6920510B2 (en) * | 2002-06-05 | 2005-07-19 | Lsi Logic Corporation | Time sharing a single port memory among a plurality of ports |
| US7237099B2 (en) | 2001-12-27 | 2007-06-26 | Denso Corporation | Multiprocessor system having a plurality of control programs stored in a continuous range of addresses of a common memory and having identification registers each corresponding to a processor and containing data used in deriving a starting address of a CPU-linked interrupt handler program to be executed by the corresponding processor |
-
1990
- 1990-09-26 JP JP25418690A patent/JPH04133142A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742087B2 (en) | 2000-05-18 | 2004-05-25 | Denso Corporation | Control of access by multiple data processing units to multiple memories |
| US7237099B2 (en) | 2001-12-27 | 2007-06-26 | Denso Corporation | Multiprocessor system having a plurality of control programs stored in a continuous range of addresses of a common memory and having identification registers each corresponding to a processor and containing data used in deriving a starting address of a CPU-linked interrupt handler program to be executed by the corresponding processor |
| US6920510B2 (en) * | 2002-06-05 | 2005-07-19 | Lsi Logic Corporation | Time sharing a single port memory among a plurality of ports |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9904489B2 (en) | Processing systems, memory controllers and methods for controlling memory access operations | |
| CA2026737C (en) | Bus master interface circuit with transparent preemption of a data transfer controller | |
| JP2002530742A (ja) | 外部デバイスへのアクセスを優先順序付けるための方法および装置 | |
| US7539806B2 (en) | Arbitrator and its arbitration method | |
| EP0860780A2 (en) | Bus control system in a multi-processor system | |
| KR20040010869A (ko) | 네트워크 제어기의 송신부 버퍼 및 수신부 버퍼를제어하는 방법 및 네트워크 제어기 | |
| US7062588B2 (en) | Data processing device accessing a memory in response to a request made by an external bus master | |
| JPH04133142A (ja) | 共有メモリへの高速アクセス制御方法 | |
| JP4625549B2 (ja) | 調停システム、およびアクセスを調停する方法 | |
| EP0507954B1 (en) | Device for controlling bus | |
| JPH0727488B2 (ja) | メモリアクセス制御方式 | |
| JP4592944B2 (ja) | Ｃｐｕインターフェース回路 | |
| JPH06250970A (ja) | メモリ制御装置 | |
| JP3205992B2 (ja) | ダイレクト・メモリ・アクセス転送制御装置 | |
| US6499087B1 (en) | Synchronous memory sharing based on cycle stealing | |
| JPH0351943A (ja) | 高速バスと低速バスのバスライン共用化方式 | |
| JP3063501B2 (ja) | メモリアクセス制御方式 | |
| JP2002063130A (ja) | バス調停システム | |
| JPH04250553A (ja) | プログラマブルコントローラ | |
| JP3365419B2 (ja) | バス調停方法 | |
| JPH1185605A (ja) | 記憶制御装置 | |
| JPH03238691A (ja) | メモリのリフレツシユ方法 | |
| JPH0764849A (ja) | プロセッサの共有メモリ制御装置 | |
| JPH03252755A (ja) | 複数マイクロプロセッサ共用メモリ接続方式 | |
| JPH0991246A (ja) | バス制御装置及びその方法 |