JPH1185605A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のプロセッサが共用し独立にアクセス可
能な複数のバンクに分割された主記憶装置に対するアク
セス要求先のバンクに偏りが生じた場合にも、メモリア
クセス待ちを短縮して、メモリアクセス性能を向上させ
る。 【解決手段】 記憶制御装置２０内に、優先判定回路２
３ａ、２３ｂに対応し、かつ、アクセス要求スタック回
路２１ａ〜２１ｄに対応する優先判定待ちスタック回路
２２ａ〜２２ｈを記憶バンク対応の優先判定回路２３
ａ、２３ｂとアクセス要求スタック回路２１ａ〜２１ｄ
との間に設けて構成される。これにより、アクセス要求
先の記憶バンクに偏りが生じた場合にも、後続の他記憶
バンクへのアクセス要求を待たせることなく処理するこ
とが可能となる。また、優先判定待ちスタック回路は、
内部にスタックされていないアクセス要求がある場合、
入力されるアクセス要求を直接優先判定回路を介して記
憶装置へ送ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶制御装置に係
り、特に、複数のプロセッサと、複数のプロセッサに共
用されそれぞれが独立にアクセス可能な複数の主記憶装
置、または、複数のプロセッサに共用されそれぞれが独
立にアクセス可能な複数のバンクに分割された主記憶装
置とを備えて構成されるマルチプロセッサシステムの主
記憶装置アクセスの性能を向上させるために使用して好
適な記憶制御装置に関する。

【０００２】

【従来の技術】それぞれが独立にアクセス可能な複数の
バンクに分割された主記憶装置を、複数のプロセッサが
共有するマルチプロセッサシステムにおいて、複数のプ
ロセッサ相互間の主記憶装置アクセスの優先判定制御を
行う記憶制御装置に関する従来技術として、各プロセッ
サからのアクセス要求を各プロセッサ対応に設けられる
アクセス要求スタック回路にスタックし、アクセス要求
スタック回路が、各主記憶バンク対応に設けられる優先
判定回路にスタック内の要求を渡し、優先判定回路で自
アクセス要求が選択される毎に自アクセス要求スタック
回路からアクセス要求を１つ優先判定回路に参加させる
というものが知られている。

【０００３】図５は前述したような従来技術による記憶
制御装置を備えるマルチプロセッサシステムの構成を示
すブロック図、図６、図７は同一プロセッサからのアク
セス要求先の記憶バンクに偏りが生じた場合の動作を説
明する図である。図５において、１０はプロセッサ群、
１０ａ〜１０ｄはプロセッサ、２０は記憶制御装置、２
１はアクセス要求スタック回路群、２１ａ〜２１ｄはア
クセス要求スタック回路、２３は優先判定回路群、２３
ａ、２３ｂは優先判定回路、３０は主記憶装置、３０
ａ、３０ｂは記憶バンクである。

【０００４】図５に示すマルチプロセッサシステムは、
複数のプロセッサ１０ａ〜１０ｄを備えるプロセッサ群
１０と、各プロセッサ１０ａ〜１０ｄからのアクセス要
求を主記憶装置３０の各記憶バンク３０ａ、３０ｂ対応
にアクセス要求を振り分けて主記憶装置３０に送る記憶
制御装置２０と、記憶制御装置２０から送られてきたデ
ータを記憶する複数の記憶バンク３０ａ、３０ｂを備え
る記憶装置３０から構成される。そして、記憶制御装置
２０は、各プロセッサ１０ａ〜１０ｄからのアクセス要
求をスタックする各プロセッサ１０ａ〜１０ｄ対応に設
けられるアクセス要求スタック回路２１ａ〜２０ｄを備
えるアクセス要求スタック回路群２１と、主記憶装置３
０内の記憶バンク３０ａ、３０ｂ対応に設けられ、各ア
クセス要求スタック回路２１ａ〜２０ｄからのアクセス
要求の優先判定を行う優先判定回路２３ａ、２３ｂを備
える優先判定回路群とにより構成される。

【０００５】次に、図５に示すように構成されるマルチ
プロセッサシステムにおいて同一プロセッサからのアク
セス要求先の記憶バンクに偏りが生じた場合の動作例を
図６、図７を参照して説明する。図６、図７に示す例
は、優先判定回路が各バンク対応に４つの入力要求の１
つを選択するもので、以下の説明では、プロセッサ１０
ａ〜１０ｄからのアクセス要求が順に選択されていくも
のとする。そして、図示例では、０サイクルにおいて、
各プロセッサからのアクセス要求が連続して＃０として
図示する記憶バンク３０ａに対して４つ、次に＃１とし
て図示する記憶バンク３０ｂに対して１つ発行され、ス
タック回路２１ａ〜２１ｄにスタックされており、これ
らが順次処理されていくものとしている。

【０００６】図示例では、各処理サイクルにおいて、＃
０として図示する記憶バンク３０ａに対して発行された
アクセス要求が、プロセッサ１０ａ〜１０ｄの順に繰返
し処理されていき、１サイクルから１２サイクルの間
に、プロセッサ１０ａ〜１０ｄからの３つの＃０バンク
に対する処理が順次行われていることを示している。そ
して、１３サイクルにおいて、プロセッサ１０ａからの
＃０バンクに対する処理が行われた後、１４サイクルに
おいて、プロセッサ１０ｂからの＃０バンクに対する処
理が行われると同時に、プロセッサ１０ａからの＃１バ
ンクに対する処理が行われる。

【０００７】前述したように、図５に示すマルチプロセ
ッサシステムは、アクセス要求スタック回路２１ａに＃
０の記憶バンク３０ａへのアクセス要求が４つ連続した
場合、それに続く＃１の記憶バンク３０ｂへのアクセス
要求は、前段の＃０の記憶バンク３０ａに対するアクセ
ス要求が処理されるまで待たされることになる。すなわ
ち、図５に示すシステムでは、優先判定回路２３ａ、２
３ｂが各バンク対応に４入力１選択とされているので、
４サイクルに１回、各記憶バンクに対するアクセス要求
がくれば効率よく処理されるが、４回以上連続で同一バ
ンクへのアクセス要求がある場合、後続の他の記憶バン
クへのアクセス要求に無駄な待ちが生じることになる。

【０００８】図８は図５における記憶制御装置２０を２
つのＬＳＩにより構成した場合の記憶制御装置の構成例
を示すブロック図、図９は図８におけるアクセス要求ス
タック回路からアクセス要求受けスタック回路間のＯＶ
ＥＲ ＲＵＮタイミングの例を説明する図である。図８
において、２５ａはアクセス要求受けスタック回路であ
り、他の符号は図５の場合と同一である。図８に示す記
憶制御装置２０は、図５における記憶制御装置を２つの
ＬＳＩＡ、ＬＳＩＢにより構成した例であり、優先判定
回路群２３とアクセス要求スタック回路群２１とを、そ
れぞれ別のＬＳＩＢとＬＳＩＡとにより構成している。
なお、図示例では、アクセス要求スタック回路２１ａが
１つ、アクセス要求受けスタック２５ａが１つしか示さ
れていないが、図５の場合と同様にこれらの回路は、プ
ロセッサ対応にプロセッサ数と同数設けられている。

【０００９】前述した図８の記憶制御装置２０における
優先判定回路２３ａが構成されるＬＳＩＢ内に設けられ
るアクセス要求受けスタック回路２５ａは、図９に示す
ように、アクセス要求スタック回路２１ａ〜２１ｄから
のアクセス要求を受け取り、アクセス要求受けスタック
回路２５ａ内への受け取りの可否を、スタック空き信号
によりアクセス要求スタック回路側に伝えるまでの間
に、アクセス要求スタック回路側が送って来るアクセス
要求のＯＶＥＲ ＲＵＮ分を考慮した数の要求をスタッ
クすることのできるスタック回路である。

【００１０】前述したようなアクセス要求受けスタック
回路２５ａが設けられる記憶制御装置においても、同一
プロセッサからのアクセス要求が、記憶バンクへの要求
に偏りが生じている場合には、前述した場合と同様に、
無駄な待ちを行わなければならない要求の発生を抑える
ことができないものであった。

【００１１】

【発明が解決しようとする課題】前述したような従来技
術は、各アクセス要求スタック回路内のアクセス要求先
のバンクに偏りが発生した場合、後続のアクセス要求が
別バンクに対するアクセス要求であっても、前段のアク
セス要求が処理されるまで、後続の別バンクに対しての
アクセス要求が待たされるものである。この結果、前述
の従来技術は、各プロセッサ間で記憶バンク競合が起
き、かつ、同一プロセッサからのアクセスバンクに偏り
が生じた場合、後続のアクセス要求が他の記憶バンクに
対するアクセスでそのアクセス要求先がすぐに処理でき
る場合でも、前段のアクセス要求の処理が完了するまで
後続の他記憶バンクのアクセス要求が待たされ、アクセ
ス要求先のバンクに偏りがあるプロセッサのメモリアク
セス性能が低下してしまうという問題点を生じている。

【００１２】ところで、前述した従来技術において、ア
クセス要求スタック回路２１ａに＃０の記憶バンク３０
ａへのアクセス要求が４つ連続し、次に＃１の記憶バン
ク３０ｂへのアクセス要求がある場合でも、もし、アク
セス要求スタック回路２１ａの＃１の記憶バンク３０ｂ
に対するアクセス要求を１サイクル目で優先判定回路２
３ｂに参加させることができれば、優先判定回路２３ｂ
は、４サイクル以内にアクセス要求を選択するので、＃
１の記憶バンク３０ｂへのアクセス要求は、遅くても４
サイクル目には＃１の記憶バンク３０ｂに送出すること
ができる。

【００１３】本発明の目的は、前述した従来技術の問題
点を前述の考察に基づいて解決し、特に、複数のプロセ
ッサと、複数のプロセッサに共用されそれぞれが独立に
アクセス可能な複数の主記憶装置、または、複数のプロ
セッサに共用されそれぞれが独立にアクセス可能な複数
のバンクに分割された主記憶装置とを備えて構成される
マルチプロセッサシステムの主記憶装置アクセスにおい
て、他の主記憶バンクの優先判定待ちによって生じるア
クセス要求待ちを抑制し、これにより、処理性能の向上
を図ることを可能とした記憶制御装置を提供することに
ある。

【００１４】

【課題を解決するための手段】本発明によれば前記目的
は、複数のプロセッサに共用されそれぞれが独立にアク
セス可能な複数の記憶装置、または、複数のプロセッサ
に共用されそれぞれが独立にアクセス可能な複数の記憶
バンクに分割された主記憶装置に対する複数のプロセッ
サのそれぞれからのアクセス要求を、前記記憶装置また
は記憶バンクに送出する制御を行う記憶制御装置におい
て、アクセス要求元となるプロセッサ対応に設けられ、
各プロセッサからのアクセス要求を保持する複数のアク
セス要求スタック回路と、複数の独立にアクセス可能な
記憶装置または記憶バンク対応に設けられ、複数のアク
セス要求スタック回路間の優先順位を判定する複数の優
先順位判定回路と、前記アクセス要求スタック回路と前
記優先順位判定回路との間に、前記アクセス要求スタッ
ク回路のそれぞれに対応し、かつ、前記優先順位判定回
路のそれぞれに対応して設けられる優先判定待ちスタッ
ク回路と備えることにより達成される。

【００１５】また、前記目的は、前記優先判定待ちスタ
ック回路が、自優先判定待ちスタック回路をバイパスし
て、直接後段の優先判定回路へアクセス要求を送出する
バイパス手段を有し、該バイパス手段が、自優先判定待
ちスタック回路内にスタックされているアクセス要求が
ない場合、または、優先的に処理する必要がある特別な
アクセス要求を検出した場合に、アクセス要求をバイパ
スさせることにより達成される。

【００１６】本発明は、前述の構成を備えることによ
り、プロセッサからのアクセス要求を早期に、記憶装置
または記憶バンク対応に振り分けることができ、他の記
憶装置または記憶バンクの優先判定待ちによって生じる
アクセス要求待ちを抑制することができる。また、本発
明は、アクセス要求スタック回路と優先判定回路との間
に優先判定待ちスタック回路が設けられていることによ
り、１ステージ分の処理の増加があるが、バイパス回路
を備え、直接優先判定回路へ送る手段を備えることによ
り、処理ステージを増加させることも防止することがで
きる。

【００１７】

【発明の実施形態】以下、本発明による記憶制御装置の
一実施形態を図面により詳細に説明する。

【００１８】図１は本発明の一実施形態による記憶制御
装置を備えるマルチプロセッサシステムの構成を示すブ
ロック図、図２は優先判定待ちスタック回路の構成を示
すブロック図、図３は優先判定待ちスタック回路のバイ
パスタイミングについて説明する図、図４は本発明の一
実施形態において、同一プロセッサからのアクセス要求
先の記憶バンクに偏りが生じた場合の動作を説明する図
である。図１、図２において、２２は優先判定待ちスタ
ック回路群、２２ａ〜２２ｈは優先判定待ちスタック回
路、２２ａ０はライトポインタ回路、２２ａ１はリード
ポインタ回路、２２ａ２はスタック状況検出回路、２２
ａ４は優先アクセス要求検出回路、２２ａ３０〜２２ａ
３３はスタック領域であり、他の符号は図５の場合と同
一である。

【００１９】本発明の一実施形態による記憶制御装置２
０は、図１に示すように、アクセス要求スタック回路群
２１と優先判定回路群２３との間に優先判定待ちスタッ
ク回路群２２を設けて構成した点が、図５により説明し
た従来技術と相違し、その他の点では従来技術の場合と
同様に構成されている。優先判定待ちスタック回路群２
２は、アクセス要求スタック回路群２１内の各アクセス
要求スタック回路２１ａ〜２１ｄのそれぞれに、優先判
定回路群２３内の優先判定回路２３ａ、２３ｂに対応す
る優先判定待ちスタック回路２２ａ〜２２ｄ、２２ｅ〜
２２ｈが設けられて構成されている。

【００２０】そして、優先判定待ちスタック回路２２ａ
〜２２ｈは、優先判定待ちスタック回路２２ａを例とし
て図２に示すように、ライトポインタ回路２２ａ０、リ
ードポインタ回路２２ａ１、スタック状況検出回路２２
ａ２、優先アクセス要求検出回路２２ａ４、スタック領
域２２ａ３０〜２２ａ３３を備えて構成されている。

【００２１】図１において、プロセッサ群１０は、命令
処理を行い、共有している主記憶装置３０の各記憶バン
ク３０ａ、３０ｂに対して、独立に書き込み、読み出し
などのアクセス要求を発行する４台のプロセッサ１０ａ
〜１０ｄを備えている。プロセッサ群１０内の各プロセ
ッサ１０ａ〜１０ｄから発行されたアクセス要求は、記
憶制御装置２０内のアクセス要求スタック回路群２１内
の各プロセッサ対応に設けられているアクセス要求スタ
ック回路２１ａ〜２１ｄに送られる。

【００２２】アクセス要求スタック回路群２１内のプロ
セッサ１０ａ〜１０ｄに対応した４台のアクセス要求ス
タック回路２１ａ〜２１ｄは、プロセッサ１０ａ〜１０
ｄに１：１に接続されており、従来技術で説明したよう
にプロセッサからアクセス要求が送られてきてから、プ
ロセッサに対してスタックの空き信号を送るまでのＯＶ
ＥＲ ＲＵＮ分を確保するための４面のスタック領域を
個々に有している。

【００２３】プロセッサ１０ａ〜１０ｄからのアクセス
要求は、対応するアクセススタック回路２１ａ〜２１ｄ
のスタック領域が一杯になるまで連続して送出すること
が可能であり、プロセッサ１０ａ〜１０ｄは、スタック
領域が一杯になった後はスタック空き信号が１つ返送さ
れる毎に１アクセス要求を送出することができる。ま
た、アクセス要求スタック回路２１ａ〜２１ｄは、ＦＩ
ＦＯ方式（Ｆirst in Ｆirst out）で制御され、プロセ
ッサ１０ａ〜１０ｄから送られてきたアクセス要求を順
にスタック内に書き込み、書き込んだ順に読み出して、
優先判定待ちスタック回路２２ａ〜２２ｈへ送出する。

【００２４】優先判定待ちスタック回路２２ａ〜２２ｈ
へのアクセス要求の送出は、アクセス要求アドレスによ
り、＃０記憶バンク３０ａ側か＃１記憶バンク３０ｂ側
かを判定し、各記憶バンク対応の優先判定待ちスタック
回路２２ａ〜２２ｄ、２２ｅ〜２２ｈへ送出するように
行われる。優先判定待ちスタック回路２２ａ〜２２ｈを
有する優先判定待ちスタック回路群２２は、アクセス要
求スタック回路２１ａ〜２２ｄのそれぞれに対応して、
かつ、記憶バンク３０ａ、３０ｂのそれぞれに対応して
８台の優先判定待ちスタック回路２２ａ〜２２ｈを備え
ている。すなわち、１つのアクセス要求スタック回路に
対して、記憶バンク数である２つの優先判定待ちスタッ
ク回路が接続（２１ａ−２２ａ、２２ｅ， ２１ｂ−２
２ｂ、２２ｆ， ２１ｃ−２２ｃ、２２ｇ， ２１ｄ−
２２ｄ、２２ｈ）され、同一バンクに対して最大で４つ
のアクセス要求が連続発行された場合の性能を向上する
ために、各優先判定待ちスタック回路２２ａ〜２２ｈ
は、個々に４面のスタック領域を備えている。

【００２５】アクセス要求スタック回路２１ａ〜２１ｄ
は、同一優先判定待ちスタック回路２２ａ〜２２ｈに対
し、最大４つのアクセス要求までの連続して発行するこ
とが可能で、優先判定待ちスタック回路２２ａ〜２２ｈ
が一杯になった後には、１つ空きがでる毎に１つのアク
セス要求を優先判定待ちスタック回路２２ａ〜２２ｈに
送出する。

【００２６】優先判定待ちスタック回路２２ａ〜２２ｈ
は、アクセス要求スタック回路２１ａ〜２１ｄと同様の
ＦＩＦＯ方式により制御され、書き込まれた順に優先判
定回路２３ａ、２３ｂへアクセス要求を送出する。そし
て、優先判定待ちスタック回路２２ａ〜２２ｈは、優先
判定回路２３ａ、２３ｂで自アクセス要求が選択された
とき、自優先判定待ちスタック回路内の次のアクセス要
求を優先判定に参加させ、優先判定待ちスタック回路の
空き信号を、アクセス要求スタック回路２１ａ〜２１ｄ
へ送る。優先判定回路２３ａ、２３ｂへのアクセス要求
の送出は、優先判定待ちスタック回路２２ａ〜２２ｈ内
のアクセス要求が無くなるまで行われる。また、優先判
定待ちスタック回路２２ａ〜２２ｈは、バイパス機能を
備えており、優先判定待ちスタック回路２２ａ〜２２ｈ
内にアクセス要求がないこと、あるいは、優先アクセス
要求が入力されたことを検出すると、アクセス要求スタ
ック回路２１ａ〜２１ｄからのアクセス要求を優先判定
待ちスタック回路に書き込まず、直接、優先判定回路２
３へ送出する。

【００２７】優先判定回路２３ａ、２３ｂは、各記憶バ
ンク対応に（図示例では２つ）設けられており、４台の
プロセッサ１０ａ〜１０ｄから送られてきたアクセス要
求を均等に選択するＬＲＵ（Ｌeast Ｒecently Ｕsed）
方式により優先判定を行う。この判定方法は、例えば、
前回の選択結果判定が１０ａ＜１０ｂ＜１０ｃ＜１０ｄ
の場合、次回は１０ａを選択し、１０ｂ＜１０ｃ＜１０
ｄ＜１０ａとなり、その次は１０ｂを選択し、１０ｃ＜
１０ｄ＜１０ａ＜１０ｂと一番選択されていないプロセ
ッサのアクセス要求を選択して均等にサービスを行うと
いうものである。優先判定回路２３ａ、２３ｂは、優先
判定で選択したアクセス要求を記憶装置３０へ送出し、
選択したアクセス要求の送出元のアクセス要求スタック
回路２１に対して優先判定待ちスタック回路２２のスタ
ック空き信号を送出する。

【００２８】記憶装置３０は、独立にアクセス可能な２
つの記憶バンク３０ａ、３０ｂを備えて構成される。記
憶装置３０の各記憶バンク３０ａ、３０ｂは、自記憶バ
ンク対応の優先判定回路２３ａ、２３ｂで選択されたア
クセス要求の命令に従ってメモリに対して、書き込みや
読み出しの動作を行う。

【００２９】次に、優先判定待ちスタック回路の動作を
優先判定待ちスタック回路２２ａを例として図２を参照
して説明する。

【００３０】図２において、優先判定待ちスタック回路
２２ａは、アクセス要求スタック回路２１ａからアクセ
ス要求２１ａ−１ａを受け取ると、要求を書き込むスタ
ック領域の位置を示すカウンタにより構成されるライト
ポインタ回路２２ａ０で示されたスタック位置に従っ
て、アクセス要求スタック回路２１ａから送られてきた
情報（命令、アドレス、データ等）２１ａ−１ｄをスタ
ック領域２２ａ３０〜２２ａ３３の１つに書き込み、ラ
イトポインタ回路２２ａ０に＋１を行ってライトポイン
タ回路２２ａ０の更新を行う。この動作は、スタックが
一杯になるまで続けられる。

【００３１】また、優先判定待ちスタック回路２２ａ
は、アクセス要求スタック回路２１ａから送られ、スタ
ック領域２２ａ３０〜２２ａ３３に書き込まれたアクセ
ス要求を、書き込まれた順にリードポインタ回路２２ａ
１で示された値２２ａ−２に従って４面のスタック領域
２２ａ３０〜２２ａ３３の１つから読み出して、優先判
定回路２３ａへ送出する。なお、リードポインタ回路２
２ａ１は、スタック領域２２ａ３０〜２２ａ３３からの
読み出し位置を示すカウンタにより構成されている。

【００３２】優先判定回路２３ａは、毎サイクル優先判
定を行っている。そして、優先順決定信号２３ａ−１に
より、スタック領域２２ａ３０〜２２ａ３３の１つから
アクセス要求が２２ａ−３として選択されると、優先判
定待ちスタック回路２２ａは、リードポインタ回路２２
ａ１に＋１を行ってリードポインタ回路２２ａ１の更新
を行い、次の優先判定待ちとなっているスタック領域２
２ａ３０〜２２ａ３３内のアクセス要求を優先判定回路
２３ａに送出する。また、優先判定待ちスタック回路２
２ａは、スタック領域２２ａ３０〜２２ａ３３の１つに
空きが生じると、アクセス要求スタック回路２１ａに対
して、優先判定待ちスタック回路空き信号２２ａ−６を
送出する。

【００３３】前述した優先判定待ちスタック回路２２ａ
の動作は、アクセス要求スタック回路２１ａからのアク
セス要求をスタック領域２２ａ３０〜２２ａ３３に一旦
格納した後、格納された順に、アクセス要求を優先判定
回路２３ａに送出するとして説明したが、本発明の実施
形態の優先判定待ちスタック回路２２ａは、アクセス要
求をスタックすることなく直接アクセス要求を優先判定
回路２３ａに送出するバイパス機能を備えており、以
下、このバイバス機能の動作を説明する。

【００３４】優先判定待ちスタック回路２２ａは、前述
のバイパス機能を実行するために、スタック状況検出回
路２２ａ２と、優先アクセス要求検出回路２２ａ４とを
備えており、これらの回路がアクセス要求をバイパスさ
せるか否かを判断し、アクセス要求のバイパスを制御し
ている。

【００３５】スタック状況検出回路２２ａ２は、優先判
定待ちスタック回路２２ａへのアクセス要求の書き込み
抑止とバイパスとの制御を行うものであり、ライトポイ
ンタ回路２２ａ０が更新されたとき＋１され、リードポ
インタ回路２２ａ１が更新されたとき−１とされる。こ
れにより、スタック状況検出回路２２ａ２は、その値が
４になると、スタック領域２２ａ３０〜２２ａ３３のＦ
ＵＬＬ状態を検出し、０になると、ＥＭＰＴＹ状態を検
出する。スタック状況検出回路２２ａ２は、スタック領
域２２ａ３０〜２２ａ３３のＥＭＰＴＹ状態、すなわ
ち、スタック領域２２ａ３０〜２２ａ３３に格納された
アクセス要求がなくなっていることを検出すると、信号
２２ａ−４ａを発する。これにより、アクセス要求スタ
ック回路２１ａからの次のアクセス要求は、スタック領
域２２ａ３０〜２２ａ３３に格納されることなく、バイ
パスライン２２ａ−５ａを介して直接優先判定回路２３
ａに送出される。

【００３６】優先アクセス要求検出回路２２ａ４は、優
先度が高いアクセス要求を検出し、スタックに既に格納
されているアクセス要求がある場合にも、優先度が高い
アクセス要求がアクセス要求スタック回路２１ａから送
られてきたとき、そのアクセス要求をバイパスして優先
判定回路２３ａに送出するように制御を行う。すなわ
ち、優先アクセス要求検出回路２２ａ４は、アクセス要
求スタック回路２１ａから送られてきたアクセス要求２
１ａ−１ａとそれに伴う情報２１ａ−１ｄ内の命令コー
ドとにより優先アクセス要求を検出し、優先アクセス要
求が検出されたとき、スタック状況検出回路２２ａ２が
出力する信号２２ａ−４ａと同等の信号を発する。これ
により、アクセス要求スタック回路２１ａから送られて
きた優先度の高いアクセス要求は、スタック領域２２ａ
３０〜２２ａ３３に格納されることなく、また、スタッ
ク領域２２ａ３０〜２２ａ３３に既に格納されているア
クセス要求があるか否かにかかわらず、バイパスライン
２２ａ−５ａを介して直接優先判定回路２３ａに送出さ
れる。

【００３７】なお、優先アクセス要求検出回路２２ａ４
は、命令コードにより優先アクセス要求を検出すること
ができるように、命令コードの全てあるいはその一部の
複数ビットの情報を受け、その情報の配列が予め定めら
れた特定の配列になっているときに、優先アクセス要求
であると判定する簡単な論理回路（図示例では、図の簡
略化のためにＡＮＤゲートシンボルにより示している）
を備えて構成することができる。

【００３８】次に、図３に示すタイムチャートを参照し
て、優先判定待ちスタック回路において、アクセス要求
をバイパスして優先判定回路２３ａに送出した場合と、
一旦スタックに書き込んだ後、アクセス要求を優先判定
回路２３ａに送出した場合との処理時間について説明す
る。

【００３９】アクセス要求を一旦スタックに書き込んだ
後、優先判定回路２３ａに送出する通常の動作の場合、
優先判定待ちスタック回路２２ａは、アクセス要求スタ
ック回路２１からのアクセス要求２１ａ−１ａを受け取
ると、このアクセス要求に伴う情報２１ａ−１ｄを次の
サイクルで優先判定待ちスタック領域２２ａ３０〜２２
ａ３３へ書き込む。そして、すでに優先判定待ちスタッ
ク領域２２ａ３０〜２２ａ３３へ書き込まれている情報
がなければ、アクセス要求は、その次のサイクルで、優
先判定回路２３ａに送出される。このため、アクセス要
求を一旦スタックに書き込んだ後、優先判定回路２３ａ
に送出する通常の動作の場合、アクセス要求の記憶バン
ク３０ａへの転送に最小２サイクルを必要とする。

【００４０】また、アクセス要求をバイパスさせて優先
判定待ちスタック回路２２ａにスタックすることなく優
先判定回路２３ａに送出する動作の場合、優先判定待ち
スタック回路２２ａは、アクセス要求２１ａ−１ａを受
け取ると、優先判定待ちスタック領域２２ａ３０〜２２
ａ３３への書き込みを行わず、直接、優先判定回路２３
ａに送出する。このため、アクセス要求は、最小１サイ
クルで記憶バンク３０ａに送出されることになり、一
旦、スタックに格納する場合に比較して、アクセス要求
の記憶バンク３０ａへの転送に要する時間を１サイクル
短縮することができる。

【００４１】次に、図４を参照して、前述した本発明の
一実施形態において、同一プロセッサ内のアクセス要求
先の記憶バンクに偏りが生じた場合の動作を説明する。

【００４２】図４に示す例は、横方向に０、１・・・・
の各サイクルにおける各スタック回路内部のスタック領
域へのアクセス要求の格納状況を示している。そして、
各サイクル毎に、各プロセッサ１０ａ〜１０ｄと１：１
に対応しているそれぞれ５面のスタック領域を有するア
クセス要求スタック回路２１ａ〜２１ｄ、各アクセス要
求スタック回路からアクセス要求を受け取る各記憶バン
ク対応、各アクセス要求スタック回路対応のそれぞれ４
面のスタック領域を有する優先判定待ちスタック回路２
２ａ〜２２ｈ、優先判定待ちスタック回路からのアクセ
ス要求の優先判定を行う優先判定回路２３ａ、２３ｂ、
これに対応する主記憶装置３０の２面の記憶バンク３０
ａ、３０ｂが示され、各サイクル毎のスタック領域の内
容が、記憶バンク３０ａ、３０ｂの何れに対するアクセ
ス要求であるかを、＃０、＃１として示されている。各
スタック回路は、新しく送られてきたアクセス要求を上
に積み、下から古い順に次の回路へ送出するＦＩＦＯ
（Ｆirst in Ｆirst out）方式で動作するものとする。

【００４３】図４に示す初期状態である０サイクルにお
いて、各アクセス要求スタック回路の各スタック領域に
は、＃０として示す記憶バンク３０ａに対するアクセス
要求が４つ連続して格納されており、次に＃１として示
す記憶バンク３０ｂに対するアクセス要求が１つ格納さ
れた状態となっているものとする。

【００４４】前述の初期状態から、アクセス要求スタッ
ク回路２１ａのスタック領域に格納されている＃１とし
て示す記憶バンク３０ｂに対するアクセス要求が記憶装
置３０の記憶バンク３０ｂに送出するまで動作を説明す
る。

【００４５】まず、次の１サイクル目で各アクセス要求
スタック回路２１ａ〜２１ｄ内の一番古いアクセス要求
が優先判定待ちスタック回路へ送出される。各アクセス
要求スタック回路２１ａ〜２１ｄ内の一番古いアクセス
要求は全て＃０すなわち記憶バンク３０ａに対するアク
セス要求であるので、これらは、優先判定待ちスタック
回路２２ａ〜２２ｄに送出される。そして、優先判定回
路２３ａは、まず、優先判定待ちスタック回路２２ａの
アクセス要求を選択するが、優先判定待ちスタック回路
２２ａのスタック領域が空であるので、このアクセス要
求は、優先判定待ちスタック回路２２ａをバイパスして
直接優先判定回路２３ａに送られ記憶バンク３０ａに送
出される。このとき、アクセス要求スタック回路２１ｂ
〜２１ｄ内のアクセス要求は、優先判定待ちスタック回
路２２ｂ〜２２ｄにスタックされる。

【００４６】次の２サイクル目で、アクセス要求スタッ
ク回路２１ａ〜２１ｄ内の次のアクセス要求は、各優先
判定待ちスタック回路２２ａ〜２２ｄへ送出され、スタ
ックに積まれる。このとき、優先判定回路２３ａは、優
先判定待ちスタック回路２２ｂを選択しているので、優
先判定待ちスタック回路２２ｂに先に積まれていた＃０
として示されるアクセス要求を記憶装置３０の＃０の記
憶バンク３０ａに送出する。

【００４７】次の３サイクル目も２サイクル目と同様
に、各アクセス要求スタック回路２１ａ〜２１ｄの一番
古いアクセス要求が、記憶バンク３０ａ対応の優先判定
待ちスタック回路２２ａ〜２２ｄに送出されてスタック
に積まれる。優先判定回路２３ａは、優先判定待ちスタ
ック回路２２ｃを選択しているので、優先判定待ちスタ
ック回路２２ｃ内の一番古いアクセス要求を記憶バンク
３０ａに送出する。

【００４８】次の４サイクル目も２、３サイクル目と同
様に処理され、５サイクル目では、各アクセス要求スタ
ック回路２１ａ〜２１ｄの一番古いアクセス要求は、＃
１として示す記憶バンク３０ｂに対するアクセス要求な
ので、これらは、記憶バンク３０ｂ対応の優先判定待ち
スタック回路２２ｅ〜２２ｈへ送出される。優先判定回
路２３ｂは、優先判定待ちスタック回路２３ｅを選択
し、かつ、優先判定待ちスタック回路２３ｃ内の全スタ
ック領域が空きであることにより、バイパスされて直接
送られてくるアクセス要求を記憶装置３０内の記憶バン
ク３０ｂへ送出する。

【００４９】前述したアクセス要求の処理動作は、初期
条件として、図６、図７により説明した従来技術の場合
と同一として説明した。前述の説明から判るように、本
発明の実施形態の場合、記憶バンク３０ａに対するアク
セス要求を５サイクル目に送出することが可能である。
図６、図７により説明した従来技術の場合に１４サイク
ルを必要とかかっており、本発明の実施形態によれば、
従来技術に比較して９サイクル早くアクセス要求を記憶
バンクに送出することが可能となる。

【００５０】前述した本発明の一実施形態は、プロセッ
サがアクセスする記憶装置として、複数のバンクに分割
され、それぞれが独立にアクセス可能な主記憶装置を例
として説明したが、本発明は、プロセッサがアクセスす
る記憶装置が、独立にアクセス可能な複数の記憶装置で
ある場合にも適用することができる。

【００５１】

【発明の効果】以上説明したように本発明によれば、複
数のプロセッサと、複数のプロセッサに共用されそれぞ
れが独立にアクセス可能な複数の主記憶装置、または、
複数のプロセッサに共用されそれぞれが独立にアクセス
可能な複数のバンクに分割された主記憶装置とを備えて
構成されるマルチプロセッサシステムにおいて、同一の
プロセッサからのアクセス要求先に偏りが生じた場合に
も、それによる他アクセス要求先のアクセス要求待ちを
抑制することができ、主記憶装置アクセスの性能を向上
させることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態による記憶制御装置を備え
るマルチプロセッサシステムの構成を示すブロック図で
ある。

【図２】優先判定待ちスタック回路の構成を示すブロッ
ク図である。

【図３】優先判定待ちスタック回路のバイパスタイミン
グについて説明する図である。

【図４】本発明の一実施形態において、同一プロセッサ
内のアクセス要求先の記憶バンクに偏りが生じた場合の
動作を説明する図である。

【図５】前述したような従来技術による記憶制御装置を
備えるマルチプロセッサシステムの構成を示すブロック
図である。

【図６】同一プロセッサ内のアクセス要求先の記憶バン
クに偏りが生じた場合の動作を説明する図（その１）で
ある。

【図７】同一プロセッサ内のアクセス要求先の記憶バン
クに偏りが生じた場合の動作を説明する図（その２）で
ある。

【図８】記憶制御装置を２つのＬＳＩにより構成した場
合の記憶制御装置の構成例を示すブロック図である。

【図９】図８におけるアクセス要求スタック回路からア
クセス要求受けスタック回路間のＯＶＥＲ ＲＵＮタイ
ミングの例を説明する図である。

【符号の説明】

１０ プロセッサ群 １０ａ〜１０ｄ プロセッサ ２０ 記憶制御装置 ２１ アクセス要求スタック回路群 ２１ａ〜２１ｄ アクセス要求スタック回路 ２２ 優先判定待ちスタック回路群 ２２ａ〜２２ｈ 優先判定待ちスタック回路 ２２ａ０ ライトポインタ回路 ２２ａ１ リードポインタ回路 ２２ａ２ スタック状況検出回路 ２２ａ４ 優先アクセス要求検出回路 ２２ａ３０〜２２ａ３３ スタック領域 ２３ 優先判定回路群 ２３ａ、２３ｂ 優先判定回路 ３０ 主記憶装置 ３０ａ、３０ｂ 記憶バンク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安藤 利光 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 古賀 美穂子 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 飯塚 卓也 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサに共用されそれぞれが
   独立にアクセス可能な複数の記憶装置、または、複数の
   プロセッサに共用されそれぞれが独立にアクセス可能な
   複数の記憶バンクに分割された主記憶装置に対する複数
   のプロセッサのそれぞれからのアクセス要求を、前記記
   憶装置または記憶バンクに送出する制御を行う記憶制御
   装置において、アクセス要求元となるプロセッサ対応に
   設けられ、各プロセッサからのアクセス要求を保持する
   複数のアクセス要求スタック回路と、複数の独立にアク
   セス可能な記憶装置または記憶バンク対応に設けられ、
   複数のアクセス要求スタック回路間の優先順位を判定す
   る複数の優先順位判定回路と、前記アクセス要求スタッ
   ク回路と前記優先順位判定回路との間に、前記アクセス
   要求スタック回路のそれぞれに対応し、かつ、前記優先
   順位判定回路のそれぞれに対応して設けられる優先判定
   待ちスタック回路と備えることを特徴とする記憶制御装
   置。
2. 【請求項２】 前記複数のアクセス要求スタック回路と
   複数の優先判定待ちスタック回路とが同一ＬＳＩチップ
   内に形成されることを特徴とする請求項１記載の記憶制
   御装置。
3. 【請求項３】 前記優先判定待ちスタック回路は、自優
   先判定待ちスタック回路をバイパスして、直接後段の優
   先判定回路へアクセス要求を送出するバイパス手段を有
   し、該バイパス手段は、自優先判定待ちスタック回路内
   にスタックされているアクセス要求がない場合、また
   は、優先的に処理する必要がある特別なアクセス要求を
   検出した場合に、アクセス要求をバイパスさせることを
   特徴とする請求項１または２記載の記憶制御装置。