JPH011046A - メモリアクセス制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理システムにおけるメモリアクセス
制御システムに関連し、特に、演算処理プロセッサ（複
数）や入出カプロセッサ（複数）および主記憶装置と接
続されてプロセッサからのメモリアクセス要求を集中的
に管理・処理するメモリアクセス制御装置の内部処理シ
ステムに関するものである。なお、ここにいうメモリア
クセス制御装置には、その内部に大容量のストアイソ方
式またはストアスル一方式のキャッシュメモリを擁する
ものも含まれる。

〔従来の技術〕

システム制御装置とも呼ばれる上述したメモリアクセス
制御装置には、複数の要求元（リクエスタ）からのメモ
リアクセスを公平かつ効率良く処理することが要求され
る。またその内部にキャッシュメモリを有する場合には
、キャツシュヒツトかミスかの判断やミスの場合の主記
憶とのブロックデータ転送などの操作が、その制御論理
をより複雑なものとする。

特開昭５６−８７２８４号公報には、プロセッサ内のス
トアイソ方式キャッシュメモリと土泥憶装（なとの間の
データ転送（ライン取り出しとライン吐き出し）方式に
関する技術が示されている。これは、要求元装置がただ
ひとつしか存在しないことが暗礁的に仮定されている点
で本発明とは多少異なるが、いずれにせよストアイソ方
式のキャッシュメモリを効率良く使用するために少なか
らぬ工夫とハードウェア量を必要とすることは事実であ
る。すなわち、キャッシュミスによって引き起こされる
ライン取り出し・ライン吐き出し、あるいはインタリー
ブされたキャッシュメモリにおける同一バンク上での競
合などがパイプラインの乱れを引き起こし、制御を複雑
化する。

〔発明が解決しようとする課題〕

このようなパイプラインの乱れは、複数の要求元からの
アクセスを受は入れるべきメモリアクセス制御装置にお
いてはより深刻なものとなる。単なるキャッシュミス以
外にも、このような装置の内部ではさまざまな競合−一
キャッシュメモリバンクの競合、セットアソシアティブ
タイプのキャッシュメモリにおけるセットアドレスの競
合、キャッシュミスしたリクエスト同士の主記憶アクセ
スの競合、ライン取り出し・吐き出し処理と後続のキャ
ツシュヒツト処理との間の競合などｍ−が発生するが、
これらはすべてパイプラインの乱れの原因となる。要求
元が複数存在する場合には、このような競合が発生して
も競合に関係しないリクエストを遅滞なく処理すること
が要求される。

その一方で、キャッシュミスあるいは競合によって処理
が保留されているリクエストを、同じ要求元からの後続
リクエストが追い越してしまうことは避ける必要がある
。

通常、パイプラインの流れの中で処理できない上述のよ
うなケースにおいては、リクエストやメモリンクセスは
パイプラインからはずれ、各ケース専用に用意されたバ
ッファまたはキュー内で待たされたのち処理が施される
。この待ち合わせの間は、同一要求元からの後続するリ
クエストの処、シ 理を禁止してお（必要がある。のように、パイプライン
の乱れの各種の要因のために、いくつかのバッファと、
それらを制御する、あるいは全体のリクエストの流れを
制御する回路を用意しなくてはならず、ハードウェアが
大きくて複雑なものとなる。

本発明の目的は、複数の要求元からアクセスを受けつけ
て処理を行なうメモリアクセス制御装置から上述したバ
ッファやキューを取り除き、ハードウェア量を削減する
ようにしたメモリアクセス制御システムを提供すること
にある。

本発明の別の目的は、要求元が複数存在するための制御
の複雑さを軽減することである。

本発明の別の目的は、内部にストアイン方式のキャッシ
ュメモリを持つことによる制御の複雑さを軽減すること
である。

本発明の別の目的は、キャッシュミスや競合の発生によ
って他のリクエストが受ける影響を最小に抑えることで
ある。

〔課題を解決するための手段〕

本発明は、メモリアクセス制御装置が循環的に接続され
たパイプラインと、パイプラインの各ステージのリクエ
ストに付属してその状態を示す制御情報群（リクエスト
と同じように循環する）を持ち、リクエストの処理の開
始から終了まですべての判断や制御をパイプライン内で
行なうことに特徴づけられる。すなわち、−度パイブラ
インに入ったリクエストはそのすべての処理が終了する
までパイプラインから出ることはない。そして、主犯ｔ
ｔへのアクセスや要求元へのリプライの送出などの動作
は、それぞれ特定のステージでのみ行なわれ、各処理動
作に必要な情報は基本的に全部それぞれのリクエストの
付属情報に含まれている。

本発明によれば、各ステージの制御回路は主としてその
ステージにある情報だけで判断を行なうことができ、論
理はよりシンプルになる。同時に、パイプラインは常に
整然と循環するため、あるリクエストが後続の他のリク
エストの処理を乱すことも避けることができる。

本発明の第１の側面に従った第１のシステムは、要求元
の装置と主記憶とに接続され、要求元の装置からのメモ
リアクセス処理を行なうメモリアクセス制御システムで
あって、メモリアドレスおよびデータを遂次処理するた
めのパイプライン制御を行なうパイプライン制御手段と
、 このパイプライン制御手段からの指示にもとづきアドレ
スおよびデータの選択的格納および読出を行なう複数段
のパイプラインユニット手段と、これら複数段のパイプ
ラインユニット手段のうちアドレスに関連するユニット
手段を該アドレスが巡回するように接続するアドレス巡
回接続手段と、 前記複数段のパイプラインユニット手段のうちデータに
関連するユニット手段を該データが巡回するように接続
するデータ巡回接続手段とを含むことを特徴とする。

本発明の第２の側面に従った第２のシステムは、第１の
システムのメモリアクセス制御システムのパイプライン
制御手段が、前記主記憶へのアクセス可能条件の不成立
に応答して前記アドレスおよびデータを前記アドレス巡
回接続手段、前記データ巡回接続手段、および前記複数
段のパイプラインユニット手段上で巡回させ、この一巡
回毎に前記主記憶へのアクセス可能条件が成立したか否
かを判定するビジー判定手段を有することを特徴とする
。

本発明の第３の側面に従った第３のシステムは、第１の
システムのメモリアクセス制御シスチムニ、前記主記憶
に対するアクセス要求後このアクセス要求に対する応答
受取前に前記複数段のパイプラインユニット手段および
前記アドレス巡回接続手段からアドレスを取出し格納す
るアドレス格納手段と、 前記主記憶に対するアクセス要求後このアクセス要求に
対する応答受取前に前記複数のパイプラインユニット手
段および前記データ巡回接続手段の少なくとも１つから
データを取出し格納するデータ格納手段と、 このデータ格納手段からのデータおよび前記アドレス格
納手段からのアドレスを使用して処理を行なう処理手段
とを含むことを特徴とする。

〔実施例〕

次に本発明の一実施例について図面を参照して詳細に説
明する。

第１図を参照すると、本発明の第１の実施例はメモリア
クセス要求に応答して線１０１を介して与えられるアド
レスを受付けるステージ１のアドレスバイブラインユニ
ット１．このステージ１のアドレスバイブラインユニッ
ト１から線１０３を介して与えられるアドレスを格納す
るステージ２のアドレスパイブラインユニット２．この
ステージ２のアドレスバイブラインユニット２から線１
０４を介して与えられるアドレスを格納し、線１０５を
介してステージ１のパイブラインユニット１にフィード
バックするステージ３のアドレスパイブラインユニット
３．アドレスバイブラインユニット２から線１１１を介
して与えられるアドレスの指示位置に主記憶（図示せず
）のデータと同一データを格納するキャッシュメモリ８
．このキャッシュメモリ８に格納されているデータのア
ドレスを登録するアドレスアレイ７、メモリアクセス要
求に応答して線１０２を介して与えられるデータを格納
するステージ１のデータパイプラインユニット４．この
ステージ１のデータパイプラインユニット４から線１０
６を介して与えられるデータを格納するステージ２のデ
ータパイプラインユニット５．このステージ２のデータ
パイプラインユニットト５から線１０７を介して与えら
れるデータを格納し線１０８を介してステージ１のデー
タパイプラインユニット４にフィードバックするステー
ジ３のテ゛−タパイプラインユニット６、信号線１１０
を介して与えられる信号に基づいて要求元からのアドレ
スに対応するデータキャッシュメモリ８に登録されてい
るか否かを要求元からのアクセスアドレスがアドレスア
レイ７に登録されているか否かを判定し、パイプライン
の各ステージのユニツ）１　６に対する選択的出力およ
び格納を線１１８−１２０を介して指示し、アドレスア
レイ７およびキャッシュメモリ８に対する続出書込を線
１２１および１２２を介して指示し、かつこれらの判定
指示を順序制御として行なうパイプライン制御部９を含
む。

このパイプラインでは、ステージ１のユニット１および
４に存在するアドレスおよびデータは１クロツクで次の
ステージ２におけるユニット２および５に書込まれる。

同様にこれらユニット２および５に格納されたアドレス
およびデータはスよレ データ３におけるユニット３および１クロツクで移送さ
れ格納され、これらユニット３および６に格納されたア
ドレスおよびデータはステージ１におけるユニットｌお
よび４に移送され格納される。

従って、３クロツクでデータおよびアドレスはパイプラ
インを一周する。

このパイプラインにおけるステージ１では、メモリアク
セス要求が受付けられ、ステージ１から２ではアドレス
アレイ７が索引され、ステージ２から３では、キャッシ
ュメモリ８に対する書込および読出が行なわれ、ステー
ジ３では、要求元にデータが返却される。

次に本発明の第１の実施例の動作を順を追って詳細に説
明する。第１図を参照すると、メモリアクセス要求に応
答して、線１０１を介して与えられるアドレスがステー
ジ１のアドレスパイプラインユニット１に格納され、線
１０２を介して与えられるデータがステージ１のデータ
パイプラインユニット４に格納される。ステージ１のア
ドレスパイプラインユニット１から線１０９を介してア
クセスされるアドレスに応答して、アドレスアレイ７は
アクセスされたアドレスと登録されているアドレスとの
比較を行なう。キャッシュメモリ８に格納されているデ
ータのアドレスがアドレスアレイ７に登録されており、
該比較動作により登録されたアドレスとアクセスされた
アドレスとの一致がとられればキャッシュメモリ８に所
望のデータが存在すること（以下キャツシュヒツト）と
なる。キャツシュヒツトであるか否かの情報はアドレス
アレイ７から線１１０を介してパイプライン制御部９に
与えられる。この線１１０を介して与えられるキャツシ
ュヒツト信号およびメモリアクセス要求の読出／書込指
示に応答して、キャッシュメモリ８に対するアドレスア
クセスがパイプライン制御部９から線１１９を介してユ
ニット２に指示される。もし該メモリアクセス要求が書
込指示の場合このアドレスアクセス指示とともに、キャ
ッシュメモリ８へのデータ供給指示がパイプライン制御
部９から線１１９を介してユニット５に与えられる。こ
れらの指示に応答してユニット２から線１１１を介して
キャッシュメモリ８にアドレスが供給される。前記メモ
リアクセス要求が書込指示の場合、パイプライン制御部
９からの指示に応答してユニット５から線１１２を介し
てキャッシュメモリ８にデータが供給される。

キャッシュメモリ８は線１１１を介して与えられるアド
レスの指示位置に線１１２を介して与えられるデータを
記憶する。前記メモリアクセス要求が読出指示の場合、
キャッシュメモリ８は線１１１を介して与えられるアド
レスの指示位置からデータを読出し、線１１３を介して
ステージ３のデータパイプラインユニット６に供給する
。このユニット６は線１１３を介して与えられるデータ
を旦フェッチしたあと線１１７を介して要求元に返却す
る。

次にキャッシュミスの場合の動作について詳細に説明す
る。キャッシュミスとは、要求元から要求されたデータ
がキャッシュメモリ８に格納されていないために、線１
０９を介して与えられるアクセスアドレスとアドレスア
レイ７に格納されたアドレスとの比較動作において一致
がとれないことをいう。

アドレスアレイ７およびパイプライン制御部９において
キャッシュミスが判定されると、要求元からのアクセス
要求？主記憶に送られなければならない。この主記憶へ
のアクセス要求は、パイプラインのステージ２のユニッ
ト２および５から送圧される。すなわち、アドレスがユ
ニット２から線１１４を介して主記憶に供給されるとと
もに、データがユニット５から線１１５を介して主記憶
に供給される。

本発明の特徴の１つはアクセス要求後生記憶からの応答
がある間、そのアドレスおよびデータは主記憶（図示せ
ず）から線１１６を介して与えられたデータは、ステー
ジ３のデータパイプラインユニット６で受取られて線１
１７を介して要求元に返される。これとともに必要に応
じて、ユニット６からのデ′−夕は、線１０８．ユニッ
ト４、線１０６．ユニット５および線１１２を介してキ
ャッシュメモリ８に書込まれる。この書込データに対応
するアドレスはステージ１のアドレスパイプラインユニ
ットｌから線１０９を介してアドレスアレイ７に登録さ
れる。

次に本発明の第２の実施例について第２図を参照して詳
細に説明する。

第２図を参照すると本発明の第２の実施例の構成は第１
図に示した第１の実施例の構成とほぼ同一である。この
第１の実施例の構成と異なる第２の実施例の特徴は、パ
イプライン制御部９内にビジー判定回路１０を有するこ
とである。

このビジー判定回路１０はステージ２のアドレスパイプ
ラインユニット２から線１１６を介して与えられるアド
レスおよび主記憶（図示せず）の動作状態に基づいて、
ステージ２におけるメモリアクセス要求を主記憶に出力
できる状態にあるか否かを判断する。

次に本発明の第２の実施例の動作について図面を参照し
て詳細に説明する。

キャツシュヒツトの場合の動作は、上述の第１の実施例
の動作と同一である。従って以下キャッシュミスの場合
の動作を詳細に説明する。

アドレスアレイ７およびパイプライン制御部９において
キャッシュミスが判定されると、要求元からのアクセス
要求は主記憶に送られなければならない。この主記憶へ
のアクセス要求は、パイプラインのステージ２のユニッ
ト２および５から送出される。すなわち、アドレスがユ
ニット２から線１１４を介して主記憶に供給されるとと
もに、データがユニット５から線１１５を介して主記憶
に供給される。

このとき、この実施例の特徴の１つであるパイプライン
制御部９内のビジー判定回路１０では、ステージ２のア
ドレスパイプラインユニット２から線１１６を介して与
えられるアドレスおよび主記憶の動作状態に基づいて、
ステージ２におけるメモリアクセス要求が主記憶にアク
セス可能状態にあるか否かを判定する。

このビジー判定回路１０におけるアクセス可能状態の判
定に応答して、ステージ２のユニット２および５から主
記憶にアクセス要求が出力される。

ビジー判定回路１０におけるアクセス不可能状態の判定
に応答して、ステージ２のユニット２および５のアドレ
スおよびデータはステージ３のユニット３および６に移
送されパイプラインを巡回する。メモアリアクセス要求
のアドレスおよびデータと同一のアドレスおよびデータ
がステージ２のユニット２および５に再び巡回されたと
き、ビジー判定回路１０は主記憶に対するアクセス可能
条件が成立したか否かの判定を再び行なう。再度のアク
セス不可能（ビジー）判定は、メモリに対してアクセス
要求がまだ発生できないことを示す。従って、このビジ
ー判定に応答して、巡回されてきたアト゛レスおよびデ
ータはパイプライン中を再び巡回する。この一連の動作
は該メモリアクセス要求が主記憶に送出されるまで何度
でも繰返される。

このように本発明の第２の実施例の特徴は、主記憶への
アクセス可能条件が成立しない場合、メモリアクセスの
ためのアドレス、データおよび制御情報をパイプライン
で巡回しながら待合せ、パイプラインを−回りするたび
にビジー判定回路１０においてアクセス可能状態か否か
が判定されることにある。

次に本発明の第３の実施例について第３図を参照して詳
細に説明する。

第３図を参照すると、本発明の第３の実施例の構成は第
１図に示した第１の実施例の構成に以下の特徴となる回
路が付加されている。

第３の実施例の特徴はステージ２からのアクセスに応答
して主記憶（図示せず）からの応答が最も早く返される
一定のタイミングで、ステージ１のユニット１および４
から線１２４および１２５を介して与えられるアドレス
およびデータを格納するレジスタ１６および１１、この
レジスタ１１から線１２５を介して与えられるデータと
主記憶から線１１６を介して与えられるデータと演算す
る演算器１４、この演算器１４から信号線１２６を介し
て与えられる演算結果とユニット５から信号線１２９を
介して与えられるデータとのどちらか一方を選択し選択
結果を信号線１１２を介してキャッジ−メモリＥＮ−牟
セする選択器１３．、：（７）キャッシュメモリ８に対
するアクセスデータのアクセスアドレスを与えるため、
レジスタ１６から信号線１２８を介して与えられるアド
レスおよびユニット２から信号線１１１を介して与えら
れるアドレスを選択する選択器１２、および選択器１３
から信号線１１２を介して与えられるデータとユニット
６から信号線１１７を介して与えられるデータとを選択
し線１２７を介して要求元に戻す選択器１５を備えてい
ることにある。

次に本発明の第３の実施例の動作について図面を参照し
て詳細に説明する。

キャツシュヒツトの場合の動作は、上述の第１および第
２の実施例の動作と同一である。従って以下キャッシュ
ミスの場合の動作を詳細に説明する。

アドレスアレイ７およびパイプライン制御部９における
キャッシュミス判定に応答して、主記憶へのアクセス要
求はパイプラインのステージ２のユニット２および５か
ら信号線１１４および１１５に送出される。メモリアク
セス要求のアドレスおよびデータと同一のアドレスおよ
びデータは、クロック毎に次のステージに移送されパイ
プライン中を巡回する。パイプライン中を巡回したあと
アドレスおよびデータはステージ１のユニット１および
４から信号線１２５および１２４を介してレジスタ１０
および１１に格納される。レジスタ１１は信号線１１６
を介して主記憶からアクセス要求に応答したデータが戻
されるまでデータを格納する。このレジスタ１１から線
１２５を介して与えられるデータと主記憶から線１１６
を介して与えられるデータとは演算器１４で演算され、
演算結果は信号線１２６２選択器１３および信号線１１
２を介してキャッシュメモリ８に格納される。

このキャッシュメモリ８の格納位置を示すアクセスアド
レスは信号線１２８１選択器１２および信号線１２３を
介してレジスタ１６からキャッシュメモリ８に与えられ
る。このキャッシュメモリ８に与えられるデータは、同
時に選択器１３．１５および信号線１２７を介して要求
元に戻される。

なお、主記憶からの応答後の一連の処理は、この応答そ
のものを契機として開始される。

このように本発明の第３の実施例の特徴は、主記憶への
アクセス要求後、主記憶から応答が返される前に、メモ
リアクセスのメモリアドレスとデータをパイプラインか
ら抜き出して待機させ、該メモリアクセスの応答を契機
として必要な処理を開始することにある。

〔発明の効果〕

本発明の特徴の１つであるメモリアクセスのためのアド
レス、データおよび制御情報のパイプラインでの持回り
により、それら諸情報を保持するバッファが不要となり
ノ・−ドウエア量が節約できる。

さらに、メモリアクセスのメモリアドレスに対応するデ
ータがキャッシュメモリ８にある場合にもない場合にも
同じパイプラインで扱うことができるという効果がある
。

このように本発明の第２の実施例の特徴は、上述のよう
に主記憶へのアクセス可能条件が成立しない場合、メモ
リアクセスのためのアドレス、データおよび制御情報を
パイプラインで巡回しながら待合せ、パイプラインを−
回りするたびにビジー判定回路１０においてアクセス可
能状態か否かが判定されることにある。この特徴により
上述の諸情報を保持するバッファが不要となりハードウ
ェア量が節約できるという効果がある。また、メモリア
クセスのメモリアドレスに対応スるデータがキャッシュ
メモリ中にあるなしにかかわらず同じパイプラインで扱
うことができるという効果もある。

本発明の第３の特徴により主記憶からの応答後にパイプ
ラインとのタイミング合わせのための待合せを行なう必
要がなく、また何通りかある主記憶のアクセスタイムを
意識せずに制御が行なえる。

その結果記憶装置アクセス時の性能向上をもたらすとと
もに制御を簡単化できるという効果もある。

以上３つの実施例では理解を助けるため３段のパイプラ
インで説明したが、実際に良好な効果をもたらすために
は３段以上、例えば６段のパイプライン段数が望ましい
。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図；第２図は本発
明の第２の実施例を示す図；および 第３図は本発明の第３の実施例を示す図である。 第１図から第３図において１・・・・・・ステージｌの
アドレスバイブラインユニット、２・・・・・・ステー
ジ２のアドレスバイブラインユニットト、３・・・・・
・ステージ３のアドレスバイブラインユニット、４・・
・・・・ステージ１のデータパイプラインユニット、５
・・・・・・ステージ２のデータパイプラインユニット
、６・・・・・・ステージ３のデータパイプラインユニ
ットト、７・・・・・・アドレスアレイ、８・・・・・
・キャッシュメモリ、９・・・・・・パイプライン制御
部、１０・・・・・・ビジー判定回路。 代理人　弁理士　　内　原　　　音

Claims (1)

1. 【特許請求の範囲】 １、要求元の装置と主記憶とに接続され、要求元の装置
   からのメモリアクセス処理を行なうメモリアクセス制御
   システムであって、メモリアドレスおよびデータを順次
   処理するためのパイプライン制御を行なうパイプライン
   制御手段と、このパイプライン制御手段からの指示にも
   とづきアドレスおよびデータの選択的格納および読出を
   行なう複数段のパイプラインユニット手段と、 これら複数段のパイプラインユニット手段のうちアドレ
   スに関連するユニット手段を該アドレスが巡回するよう
   に接続するアドレス巡回接続手段と、 前記複数段のパイプラインユニット手段のうちデータに
   関連するユニット手段を該データが巡回するように接続
   するデータ巡回接続手段とを含むことを特徴とするメモ
   リアクセス制御システム。 ２、特許請求の範囲第１項記載とメモリアクセス制御シ
   ステムであって、前記パイプライン制御手段は、 前記主記憶へのアクセス可能条件不成立に応答して前記
   アドレスおよびデータを前記アドレス巡回接続手段、前
   記データ巡回接続手段および前記複数段のパイプライン
   ユニット手段上で巡回させ、この一巡回毎に前記主記憶
   へのアクセス可能条件が成立したか否かを判定するビジ
   ー判定手段とを有することを特徴とする。 ３、特許請求の範囲第１項記載のメモリアクセス制御シ
   ステムであって、前記主記憶に対するアクセス要求後こ
   のアクセス要求に対する応答受取前に前記複数段のパイ
   プラインユニット手段および前記アドレス巡回接続手段
   の少なくとも一つからのアドレスを取出し格納するアド
   レス格納手段と、 前記主記憶に対するアクセス要求後このアクセス要求に
   対する応答受取前に前記複数のパイプラインユニット手
   段および前記データ巡回接続手段の少なくとも１つから
   データを取出し格納するデータ格納手段と、 このデータ格納手段からのデータおよび前記アドレス格
   納手段からのアドレスを使用して処理を行なう処理手段
   とを含むことを特徴とする。