JPH0516061B2 - - Google Patents
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- JPH0516061B2 JPH0516061B2 JP62120602A JP12060287A JPH0516061B2 JP H0516061 B2 JPH0516061 B2 JP H0516061B2 JP 62120602 A JP62120602 A JP 62120602A JP 12060287 A JP12060287 A JP 12060287A JP H0516061 B2 JPH0516061 B2 JP H0516061B2
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- 238000012545 processing Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 15
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- 238000010586 diagram Methods 0.000 description 6
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- 230000000694 effects Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
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- 230000003111 delayed effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
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- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
〔目次〕
概 要
産業上の利用分野
従来の技術と発明が解決しようとする問題点
問題点を解決するための手段
作 用
実施例
発明の効果
〔概要〕
主記憶装置（MS）の内容の一部の写しを保持
するストアスル−方式、或いはスワツプ方式のキ
ヤツシユメモリを備えた情報処理装置において、
主記憶へのブロツクフエツチ要求が、先行してい
る同一種類のブロツクフエツチが終了する迄持た
されることによる、主記憶装置（MS）からのブ
ロツク転送の効率の低下を抑止する為に、複数個
の、同格の主記憶読み出しポートを設け、該ポー
トに空きポートが存在する限り、該ブロツクフエ
ツチ要求の種類に関わらず、該空きポートを使用
してブロツクフエツチ要求を送出し、同一種類の
ブロツクフエツチ要求の多重処理を行うようにし
たものである。
するストアスル−方式、或いはスワツプ方式のキ
ヤツシユメモリを備えた情報処理装置において、
主記憶へのブロツクフエツチ要求が、先行してい
る同一種類のブロツクフエツチが終了する迄持た
されることによる、主記憶装置（MS）からのブ
ロツク転送の効率の低下を抑止する為に、複数個
の、同格の主記憶読み出しポートを設け、該ポー
トに空きポートが存在する限り、該ブロツクフエ
ツチ要求の種類に関わらず、該空きポートを使用
してブロツクフエツチ要求を送出し、同一種類の
ブロツクフエツチ要求の多重処理を行うようにし
たものである。
本発明は、主記憶装置（MS）の内容の一部の
写しを保持するストアスル−方式、或いはスワツ
プ方式のキヤツシユメモリを備えた情報処理装置
におけるキヤツシユメモリ制御方法に係り、特
に、該情報処理装置の中央処理装置（CPU）内
における命令ユニツト（Ｉユニツト）からの命令
フエツチ要求、及びオペランドフエツチ要求等に
対応して、ミスヒツトが生起した場合に、主記憶
装置（MS）に対して行うブロツクフエツチ要求
に対する制御方法に関する。
写しを保持するストアスル−方式、或いはスワツ
プ方式のキヤツシユメモリを備えた情報処理装置
におけるキヤツシユメモリ制御方法に係り、特
に、該情報処理装置の中央処理装置（CPU）内
における命令ユニツト（Ｉユニツト）からの命令
フエツチ要求、及びオペランドフエツチ要求等に
対応して、ミスヒツトが生起した場合に、主記憶
装置（MS）に対して行うブロツクフエツチ要求
に対する制御方法に関する。
情報処理装置における中央処理装置（CPU）
内のキヤツシユメモリに対するアクセス時間に対
して、最近の半導体技術の著しい進歩に伴う主記
憶装置（MS）の大容量化動向により、そのアク
セス時間は非常に大きくなる傾向にある。
内のキヤツシユメモリに対するアクセス時間に対
して、最近の半導体技術の著しい進歩に伴う主記
憶装置（MS）の大容量化動向により、そのアク
セス時間は非常に大きくなる傾向にある。
一方、該情報処理装置における処理量の増大化
と、多様化に伴つて、該情報処理装置に対する処
理能力の向上に対する要求は益々大きくなつてお
り、該キヤツシユメモリを備えた情報処理装置の
処理能力の向上を図る為には、アクセス時間の小
さいキヤツシユメモリ内に、有効なデータを、主
記憶装置（MS）から効率よく転送する必要があ
る。
と、多様化に伴つて、該情報処理装置に対する処
理能力の向上に対する要求は益々大きくなつてお
り、該キヤツシユメモリを備えた情報処理装置の
処理能力の向上を図る為には、アクセス時間の小
さいキヤツシユメモリ内に、有効なデータを、主
記憶装置（MS）から効率よく転送する必要があ
る。
第２図はキヤツシユメモリを備えた情報処理装
置の概略図である。
置の概略図である。
キヤツシユメモリ（OP CACHE、IF
CACHE）５２，５３を備えた情報処理装置は、
図示されている如く、命令ユニツト（Iu）（以下、
Ｉユニツトと云う）１Ａと、記憶制御ユニツト
（Su）（以下、Ｓユニツトと云う）１Ｂと、演算
ユニツト（Eu）（以下、Ｅユニツトと云う）１Ｃ
からなる中央処理装置（CPU）１と、記憶制御
装置（MCU）２と、主記憶装置（MS）３とか
ら構成されており、キヤツシユメモリ（OP−
CACHE、IF−CACHE）５２，５３は、上記Ｓ
ユニツト１Ｂ内に設けられている。
CACHE）５２，５３を備えた情報処理装置は、
図示されている如く、命令ユニツト（Iu）（以下、
Ｉユニツトと云う）１Ａと、記憶制御ユニツト
（Su）（以下、Ｓユニツトと云う）１Ｂと、演算
ユニツト（Eu）（以下、Ｅユニツトと云う）１Ｃ
からなる中央処理装置（CPU）１と、記憶制御
装置（MCU）２と、主記憶装置（MS）３とか
ら構成されており、キヤツシユメモリ（OP−
CACHE、IF−CACHE）５２，５３は、上記Ｓ
ユニツト１Ｂ内に設けられている。
かかる情報処理装置において、Ｉユニツト１Ａ
から命令フエツチ要求（IF−REQ）信号により、
命令フエツチ要求を受けたＳユニツト１Ｂは、該
命令が上記キヤツシユメモリ（IF−CACHE）５
３に存在する場合には、Ｉユニツト１Ａに対して
命令フエツチステータスバリツド（IF−STV）
信号を返し、該命令がキヤツシユメモリ（IF−
CACHE）５３に存在しない場合には、Ｉユニツ
ト１Ａに対して命令フエツチラインミツシング検
出（以下、IF−LMDと云う）信号を返すと共に、
主記憶制御装置（MCU）２に対して主記憶要求
（MS−REQ）信号を送出し、該記憶制御装置
（MCU）２が主記憶装置（MS）３を制御するこ
とにより、該命令を含むブロツクフエツチが行わ
れる。
から命令フエツチ要求（IF−REQ）信号により、
命令フエツチ要求を受けたＳユニツト１Ｂは、該
命令が上記キヤツシユメモリ（IF−CACHE）５
３に存在する場合には、Ｉユニツト１Ａに対して
命令フエツチステータスバリツド（IF−STV）
信号を返し、該命令がキヤツシユメモリ（IF−
CACHE）５３に存在しない場合には、Ｉユニツ
ト１Ａに対して命令フエツチラインミツシング検
出（以下、IF−LMDと云う）信号を返すと共に、
主記憶制御装置（MCU）２に対して主記憶要求
（MS−REQ）信号を送出し、該記憶制御装置
（MCU）２が主記憶装置（MS）３を制御するこ
とにより、該命令を含むブロツクフエツチが行わ
れる。
又、Ｉユニツト１Ａからオペランドフエツチ要
求（OP−REQ）信号により、オペランドフエツ
チ要求を受けたＳユニツト１Ｂは、該オペランド
がキヤツシユメモリ（OP CACHE）５２に存在
する場合には、Ｉユニツト１Ａに対して、オペラ
ンドステータスバリツド（以下、OP−STVと云
う）信号を返し、該オペランドがキヤツシユメモ
リ（OP CACHE）５２に存在しない場合には、
Ｉユニツト１Ａに対して、オペランドラインミツ
シング検出（OP−LMD）信号を返すと共に、主
記憶制御装置（MCU）２に対して主記憶要求
（MS−REQ）信号を送出し、該記憶制御装置
（以下、MCUと云う）２が主記憶装置（MS）３
を制御することにより、該オペランドを含むブロ
ツクフエツチが行われる。
求（OP−REQ）信号により、オペランドフエツ
チ要求を受けたＳユニツト１Ｂは、該オペランド
がキヤツシユメモリ（OP CACHE）５２に存在
する場合には、Ｉユニツト１Ａに対して、オペラ
ンドステータスバリツド（以下、OP−STVと云
う）信号を返し、該オペランドがキヤツシユメモ
リ（OP CACHE）５２に存在しない場合には、
Ｉユニツト１Ａに対して、オペランドラインミツ
シング検出（OP−LMD）信号を返すと共に、主
記憶制御装置（MCU）２に対して主記憶要求
（MS−REQ）信号を送出し、該記憶制御装置
（以下、MCUと云う）２が主記憶装置（MS）３
を制御することにより、該オペランドを含むブロ
ツクフエツチが行われる。
このとき、上記主記憶要求（MS−REQ）信号
と共に、主記憶要求アドレス（MS−REQ−
ADRS）信号と、該要求の種別、例えば、命令フ
エツチ、プリフエツチ、アドレス変換バツフアフ
エツチ、オペランドフエツチ等を示す要求識別子
（REQ−ID）が送出される。
と共に、主記憶要求アドレス（MS−REQ−
ADRS）信号と、該要求の種別、例えば、命令フ
エツチ、プリフエツチ、アドレス変換バツフアフ
エツチ、オペランドフエツチ等を示す要求識別子
（REQ−ID）が送出される。
そして、主記憶装置（MS）３から該ブロツク
フエツチデータ（MS−DATA）が返送されると
き、そのデータの種別を示すリターン識別子
（RTN−ID）｛上記、要求識別子（REQ−ID）対
応｝と共に、何バイト目のデータであるかを示す
識別子（DATA−ID）が返送される。
フエツチデータ（MS−DATA）が返送されると
き、そのデータの種別を示すリターン識別子
（RTN−ID）｛上記、要求識別子（REQ−ID）対
応｝と共に、何バイト目のデータであるかを示す
識別子（DATA−ID）が返送される。
上記ブロツクフエツチに関する従来方式を、第
３図によつて説明する。
３図によつて説明する。
第３図は従来のキヤツシユメモリ制御方式を説
明する図であつて、ａはアドレス系を示し、ｂは
データ系を示し、ｃは制御系を示し、ｄは要求識
別子（REQ−ID）の一例を示している。但し、
以下の説明においては、特に断らない限りオペラ
ンドキヤツシユメモリの場合の例を主にして説明
する。
明する図であつて、ａはアドレス系を示し、ｂは
データ系を示し、ｃは制御系を示し、ｄは要求識
別子（REQ−ID）の一例を示している。但し、
以下の説明においては、特に断らない限りオペラ
ンドキヤツシユメモリの場合の例を主にして説明
する。
先ず、ａ図は従来方式の主記憶読み出しポート
の構成例のアドレス系を示している。
の構成例のアドレス系を示している。
本図から分かるように、従来方式においては、
該ブロツクフエツチ要求の種類によつて固定され
る、主記憶読み出しポート（OP−BFAR、PR−
BFAR、TR−BFAR、IF−BFAR）３５〜３８
を備えていた。
該ブロツクフエツチ要求の種類によつて固定され
る、主記憶読み出しポート（OP−BFAR、PR−
BFAR、TR−BFAR、IF−BFAR）３５〜３８
を備えていた。
従つて、Ｓユニツト１ＢがMCU２に対して、
各種のブロツクフエツチ要求を送出する場合に
は、該要求アドレスを主記憶アドレスレジスタ
（以下、MSARと云う）３０にセツトすると共
に、オペランド要求に関するものは、オペランド
ブロツクフエツチアドレスレジスタ（以下、OP
−BFARと云う）３５に、プリフエツチ要求に
関するものは、プリフエツチアドレスレジスタ
（PR−BFAR）３６に、アドレス変換バツフア
（TLB）要求に関するものは、TLBブロツクフ
エツチアドレスレジスタ（TP−BFAR）３７
に、命令フエツチ要求に関するものは、命令フエ
ツチブロツクアドレスレジスタ（IF−BFAR）
３８に、それぞれ該要求アドレスがセツトされて
いた。
各種のブロツクフエツチ要求を送出する場合に
は、該要求アドレスを主記憶アドレスレジスタ
（以下、MSARと云う）３０にセツトすると共
に、オペランド要求に関するものは、オペランド
ブロツクフエツチアドレスレジスタ（以下、OP
−BFARと云う）３５に、プリフエツチ要求に
関するものは、プリフエツチアドレスレジスタ
（PR−BFAR）３６に、アドレス変換バツフア
（TLB）要求に関するものは、TLBブロツクフ
エツチアドレスレジスタ（TP−BFAR）３７
に、命令フエツチ要求に関するものは、命令フエ
ツチブロツクアドレスレジスタ（IF−BFAR）
３８に、それぞれ該要求アドレスがセツトされて
いた。
又、MSAR３０にセツトされた該要求アドレ
スはMCU２に、該要求アドレスを送出すると共
に、即クリアされるが、上記読み出しポート
（OP−BFAR，PR−BFAR，TP−BFAR，IF−
BFAR）３５〜３８にセツトされた該要求アド
レスは、該ブロツクフエツチ要求による処理が全
て終了する迄保持されている。
スはMCU２に、該要求アドレスを送出すると共
に、即クリアされるが、上記読み出しポート
（OP−BFAR，PR−BFAR，TP−BFAR，IF−
BFAR）３５〜３８にセツトされた該要求アド
レスは、該ブロツクフエツチ要求による処理が全
て終了する迄保持されている。
第４図は、キヤツシユメモリ制御方式の動作タ
イムチヤートであり、ａは従来方式の場合を示
し、ｂは後述する本発明の場合を示している。
イムチヤートであり、ａは従来方式の場合を示
し、ｂは後述する本発明の場合を示している。
先ず、ａ図によつて、上記従来のキヤツシユメ
モリ制御動作を、更に詳細に説明する。
モリ制御動作を、更に詳細に説明する。
本図のａに示された各サイクルにおいて、Ｐサ
イクルは、プライオリテイサイクルを示してお
り、Ｔ／Ｗサイクルはアドレス変換を行うサイク
ル、又はキヤツシユメモリのデイレクトリ５０に
対するデイレクトリ検索サイクル、又は該デイレ
クトリ５０に対する書き込みサイクルであり、
Ｂ／Ｓサイクルはキヤツシユメモリのデータアレ
イ５１からの読み出しサイクル、又は該データア
レイ５１に対するライトサイクルであり、Ｒサイ
クルはリザルトサイクルを、それぞれ示してい
る。
イクルは、プライオリテイサイクルを示してお
り、Ｔ／Ｗサイクルはアドレス変換を行うサイク
ル、又はキヤツシユメモリのデイレクトリ５０に
対するデイレクトリ検索サイクル、又は該デイレ
クトリ５０に対する書き込みサイクルであり、
Ｂ／Ｓサイクルはキヤツシユメモリのデータアレ
イ５１からの読み出しサイクル、又は該データア
レイ５１に対するライトサイクルであり、Ｒサイ
クルはリザルトサイクルを、それぞれ示してい
る。
上記第３図ａのアドレス系に示すように、上記
Ｐサイクルにおいて、Ｉユニツト１Ａから送出さ
れてきたオペランドフエツチ要求アドレス（IU
−OP−REQ−ADRS）は、次のＴサイクルに
は、オペランドＴサイクル実効アドレスレジスタ
（以下、OP−TEARと云う）１０に有効アドレ
スとしてセツトされ、オペランドアドレス変換バ
ツフア（OP TLB）４０により、絶対アドレス
に変換させると共に、該有効アドレスの一部（即
ち、検索タグアドレス）で、オペランドキヤシユ
デイレクトリ（OP CACHE DIR）５０を検索
し、比較器(C)５０ａにおいて、上記絶対アドレス
（即ち、比較タグアドレス）との比較が行なわれ
る。
Ｐサイクルにおいて、Ｉユニツト１Ａから送出さ
れてきたオペランドフエツチ要求アドレス（IU
−OP−REQ−ADRS）は、次のＴサイクルに
は、オペランドＴサイクル実効アドレスレジスタ
（以下、OP−TEARと云う）１０に有効アドレ
スとしてセツトされ、オペランドアドレス変換バ
ツフア（OP TLB）４０により、絶対アドレス
に変換させると共に、該有効アドレスの一部（即
ち、検索タグアドレス）で、オペランドキヤシユ
デイレクトリ（OP CACHE DIR）５０を検索
し、比較器(C)５０ａにおいて、上記絶対アドレス
（即ち、比較タグアドレス）との比較が行なわれ
る。
次のＢサイクルにおいては、上記絶対アドレス
は、オペランドＢサイクル絶対アドレスレジスタ
（以下、OP−BAARと云う）２０にセツトされ、
Ｔサイクルにおける比較結果が、オペランドデイ
レクトリ照合レジスタ（以下、OP−DMRと云
う）２１にセツトされ、該比較の結果、何れかの
ウエイ（即ち、セツト）と一致したものがあつた
場合には、上記OP−DMR２１より、前述のOP
−STV信号がＩユニツト１Ａに送出されると共
に、オペランドＢサイクル実効アドレスレジスタ
（以下、OP−BEARと云う）２２にセツトされた
アドレスにより、オペランドキヤツシユデータア
レイ（OP CACHE DATA ARRAY）５１内
の、例えば、16ウエイ（WAY ０〜WAY Ｆ）
のデータが読み出され、上記OP−DMR２１より
送出される信号により、その１つのウエイが選
択される。
は、オペランドＢサイクル絶対アドレスレジスタ
（以下、OP−BAARと云う）２０にセツトされ、
Ｔサイクルにおける比較結果が、オペランドデイ
レクトリ照合レジスタ（以下、OP−DMRと云
う）２１にセツトされ、該比較の結果、何れかの
ウエイ（即ち、セツト）と一致したものがあつた
場合には、上記OP−DMR２１より、前述のOP
−STV信号がＩユニツト１Ａに送出されると共
に、オペランドＢサイクル実効アドレスレジスタ
（以下、OP−BEARと云う）２２にセツトされた
アドレスにより、オペランドキヤツシユデータア
レイ（OP CACHE DATA ARRAY）５１内
の、例えば、16ウエイ（WAY ０〜WAY Ｆ）
のデータが読み出され、上記OP−DMR２１より
送出される信号により、その１つのウエイが選
択される。
又、上記の比較により、何れのウエイとも一致
の無かつた場合、つまり、キヤツシユミスヒツト
した場合には、上記OP−DMR２１よりOP−
LMD信号がＩユニツト１Ａに送出される。
の無かつた場合、つまり、キヤツシユミスヒツト
した場合には、上記OP−DMR２１よりOP−
LMD信号がＩユニツト１Ａに送出される。
次のＲサイクルにおいては、キヤシユヒツトし
た場合には、上記オペランドキヤツシユデータア
レイ（OP CACHE DATA ARRAY）５１より
選択されたデータが、第３図ｂのデータ系に示さ
れるように、演算ユニツト（Ｅユニツト）１ｃ内
のレジスタ（OWR）１００に書き込まれる。
た場合には、上記オペランドキヤツシユデータア
レイ（OP CACHE DATA ARRAY）５１より
選択されたデータが、第３図ｂのデータ系に示さ
れるように、演算ユニツト（Ｅユニツト）１ｃ内
のレジスタ（OWR）１００に書き込まれる。
然し、キヤツシユミスヒツトした場合には、第
３図ａのOP−BAAR２０にセツトされた、該要
求アドレスがMSAR３０と、OP−BFAR３５に
セツトされ、MSAR３０よりMCU２に該要求ア
ドレスが送出される。
３図ａのOP−BAAR２０にセツトされた、該要
求アドレスがMSAR３０と、OP−BFAR３５に
セツトされ、MSAR３０よりMCU２に該要求ア
ドレスが送出される。
MCU２に該要求アドレスを送出する際には、
第３図ｃ図に示した制御系において、ブロツクフ
エツチ制御部（以下、BF−CNTLと云う）８０
により、MS−REQ信号９０、及びｄ図に示すよ
うに、該主記憶読み出しポートの種類、つまり該
要求の種類を示す要求識別子（REQ−ID）９１
が作成され、MCU２に送出されて、該オペラン
ドを含むブロツクフエツチが開始される。
第３図ｃ図に示した制御系において、ブロツクフ
エツチ制御部（以下、BF−CNTLと云う）８０
により、MS−REQ信号９０、及びｄ図に示すよ
うに、該主記憶読み出しポートの種類、つまり該
要求の種類を示す要求識別子（REQ−ID）９１
が作成され、MCU２に送出されて、該オペラン
ドを含むブロツクフエツチが開始される。
このとき、ブロツクフエツチは、例えば、61バ
イト単位で行われ、主記憶装置（MS）３から返
送されてくるMS−DATAは、８バイト単位で８
回に分けられて送られてくる。データ識別子
（DATA−ID）はこのときの第何バイト目のデー
タであるかを示す識別子である。
イト単位で行われ、主記憶装置（MS）３から返
送されてくるMS−DATAは、８バイト単位で８
回に分けられて送られてくる。データ識別子
（DATA−ID）はこのときの第何バイト目のデー
タであるかを示す識別子である。
MCU２から中央処理装置（CPU）１へのデー
タ送出に際しては、上記MS−DATAが送出され
る数サイクル前｛第４図のタイムチヤートでは、
例えば、３サイクル（τ）前｝に、該MCU２か
らデータ出力指示（DOW）信号と共に、リター
ン識別子（RTN−ID）｛前述の要求識別子
（REQ−ID）と等価なもの｝信号、並びに、前述
のデータ識別子（DATA−ID）信号の送出が開
始される。
タ送出に際しては、上記MS−DATAが送出され
る数サイクル前｛第４図のタイムチヤートでは、
例えば、３サイクル（τ）前｝に、該MCU２か
らデータ出力指示（DOW）信号と共に、リター
ン識別子（RTN−ID）｛前述の要求識別子
（REQ−ID）と等価なもの｝信号、並びに、前述
のデータ識別子（DATA−ID）信号の送出が開
始される。
これらの制御信号により、第３図ｂのデータ系
に示すオペランドムーブインレジスタ偶数側OP
−MIR−EVN）６５ａ、オペランドムーブイン
レジスタ奇数側（OP−MIR−ODD）６５ｂに、
上記MS−DATAがセツトされ、各々、オペラン
ドキヤツシユデータインレジスタ偶数側（OP−
CDIR−EVN）７０、オペランドキヤシユデータ
インレジスタ奇数側（OP−CDIR−ODD）７１
に送出される。
に示すオペランドムーブインレジスタ偶数側OP
−MIR−EVN）６５ａ、オペランドムーブイン
レジスタ奇数側（OP−MIR−ODD）６５ｂに、
上記MS−DATAがセツトされ、各々、オペラン
ドキヤツシユデータインレジスタ偶数側（OP−
CDIR−EVN）７０、オペランドキヤシユデータ
インレジスタ奇数側（OP−CDIR−ODD）７１
に送出される。
第４図のタイムチヤートに示された
“BYPASS”とは、該ブロツクフエツチ要求を起
動することになつたＩユニツト１Ａからの要求ア
ドレスで指定される８バイト以内のデータを、第
３図ｂのデータ系で示したオペランドキヤツシユ
データアレイ（OP CACHE DATA ARRAY）
５１を介することなく、レジスタ（OWR）１０
０に書き込むタイムチヤートを示すものであり、
ムーブイン（Move In）は、上記オペランドキ
ヤツシユデータインレジスタ偶数側（OP−
CDIR−EVN）７０、オペランドキヤツシユデー
タインレジスタ奇数側（OP−CDIR−ODD）７
１の両者にデータがセツトされた時点において、
オペランドキヤツシユデータアレイ（OP
CACHE DATA ARRAY）５１に、該オペラン
ドキヤツシユデータインレジスタ偶数側（OP−
CDIR−EVN）７０、オペランドキヤツシユデー
タインレジスタ奇数側（OP−CDIR−ODD）７
１の内容を同時に、都合16バイトのデータを書き
込むタイムチヤートを示したものである。
“BYPASS”とは、該ブロツクフエツチ要求を起
動することになつたＩユニツト１Ａからの要求ア
ドレスで指定される８バイト以内のデータを、第
３図ｂのデータ系で示したオペランドキヤツシユ
データアレイ（OP CACHE DATA ARRAY）
５１を介することなく、レジスタ（OWR）１０
０に書き込むタイムチヤートを示すものであり、
ムーブイン（Move In）は、上記オペランドキ
ヤツシユデータインレジスタ偶数側（OP−
CDIR−EVN）７０、オペランドキヤツシユデー
タインレジスタ奇数側（OP−CDIR−ODD）７
１の両者にデータがセツトされた時点において、
オペランドキヤツシユデータアレイ（OP
CACHE DATA ARRAY）５１に、該オペラン
ドキヤツシユデータインレジスタ偶数側（OP−
CDIR−EVN）７０、オペランドキヤツシユデー
タインレジスタ奇数側（OP−CDIR−ODD）７
１の内容を同時に、都合16バイトのデータを書き
込むタイムチヤートを示したものである。
従つて、該ムーブイン（Move In）動作は、
上記16バイトの書き込み動作を４回行つて、前述
の64バイトのデータをムーブインすることにな
る。
上記16バイトの書き込み動作を４回行つて、前述
の64バイトのデータをムーブインすることにな
る。
第４図のタイムチヤートに示すように、該ムー
ブインが終了する迄、つまり、ブロツクフエツチ
が終了する迄、前述のオペランドブロツクフエツ
チアドレスレジスタ（OP−BFAR）３５が有効
であることを示す“OP−BFAR−VALID信号”
が送出され続けることになり、該タイムチヤート
に示されるように、次のオペランド要求が送出可
能となるのは、先行しているオペランド要求に対
応する上記“OP−BFAR−VALID信号”の送出
の終了の１サイクル後となる。
ブインが終了する迄、つまり、ブロツクフエツチ
が終了する迄、前述のオペランドブロツクフエツ
チアドレスレジスタ（OP−BFAR）３５が有効
であることを示す“OP−BFAR−VALID信号”
が送出され続けることになり、該タイムチヤート
に示されるように、次のオペランド要求が送出可
能となるのは、先行しているオペランド要求に対
応する上記“OP−BFAR−VALID信号”の送出
の終了の１サイクル後となる。
プリフエツチ（PR）のブロツクフエツチ要求、
アドレス変換テーブル（TP）のブロツクフエツ
チ要求、命令（IF）のブロツクフエツチ要求に
ついても同様のことを行つていた。
アドレス変換テーブル（TP）のブロツクフエツ
チ要求、命令（IF）のブロツクフエツチ要求に
ついても同様のことを行つていた。
上記従来方式においては、ブロツクフイツチの
要求の種類により、該主記憶読み出しポート３５
〜３８は固定されており、該要求のブロツクフエ
ツチが終了する迄、該ブロツクフエツチの要求ア
ドレスを保持しているため、同一種類の要求がＩ
ユニツト１Ａから送出され、且つキヤツシユメモ
リ内に、該要求アドレスのデータが存在しなく
て、最初のブロツクフエツチ要求の処理が開始さ
れた場合には、該ブロツクフエツチ処理が終了す
る迄、後続の同じ種類のブロツクフエツチ要求の
送出が持たされ、効率の良いムーブインができな
いと云う問題があつた。
要求の種類により、該主記憶読み出しポート３５
〜３８は固定されており、該要求のブロツクフエ
ツチが終了する迄、該ブロツクフエツチの要求ア
ドレスを保持しているため、同一種類の要求がＩ
ユニツト１Ａから送出され、且つキヤツシユメモ
リ内に、該要求アドレスのデータが存在しなく
て、最初のブロツクフエツチ要求の処理が開始さ
れた場合には、該ブロツクフエツチ処理が終了す
る迄、後続の同じ種類のブロツクフエツチ要求の
送出が持たされ、効率の良いムーブインができな
いと云う問題があつた。
本発明は上記従来の欠点に鑑み、キヤツシユメ
モリを備えた情報処理装置におけるキヤシユメモ
リ制御方法において、ミスヒツトの場合に行われ
るブロツクフエツチ処理の種類が同じ場合、該ブ
ロツクフエツチ処理でのムーブインに必要な転送
タイミングを確保した後においては、次のムーブ
イン動作ができることに着目し、効率の良いムー
ブイン処理を行う方法を提供することを目的とす
るものである。
モリを備えた情報処理装置におけるキヤシユメモ
リ制御方法において、ミスヒツトの場合に行われ
るブロツクフエツチ処理の種類が同じ場合、該ブ
ロツクフエツチ処理でのムーブインに必要な転送
タイミングを確保した後においては、次のムーブ
イン動作ができることに着目し、効率の良いムー
ブイン処理を行う方法を提供することを目的とす
るものである。
第１図は本発明のキヤツシユメモリ制御方法の
構成例を示した図である。
構成例を示した図である。
本発明においては、
主記憶装置（MS）の内容の一部の写しを保持
するキヤツシユメモリ５０，５１を備えた情報処
理装置において、 複数個の、同格の主記憶読み出しポート３１〜
を具備し、 該主記憶装置（MS）へのブロツクフエツチの
要求を、同一種類のブロツクフエツチが処理中で
あつても、上記複数個の、同格の主記憶読み出し
ポート３１〜に空きのポート３１〜が存在する限
り、 先行している同一種類の該ブロツクフエツチ要
求の処理が終了するのを待つことなく、後続のブ
ロツクフエツチ要求を、該空きポート３１〜に設
定して送出するように構成する。
するキヤツシユメモリ５０，５１を備えた情報処
理装置において、 複数個の、同格の主記憶読み出しポート３１〜
を具備し、 該主記憶装置（MS）へのブロツクフエツチの
要求を、同一種類のブロツクフエツチが処理中で
あつても、上記複数個の、同格の主記憶読み出し
ポート３１〜に空きのポート３１〜が存在する限
り、 先行している同一種類の該ブロツクフエツチ要
求の処理が終了するのを待つことなく、後続のブ
ロツクフエツチ要求を、該空きポート３１〜に設
定して送出するように構成する。
即ち、本発明によれば、主記憶装置（MS）の
内容の一部の写しを保持するストアスル−方式、
或いはスワツプ方式のキヤツシユメモリを備えた
情報処理装置において、主記憶へのブロツクフエ
ツチ要求が、先行している同一種類のブロツクフ
エツチが終了する迄持たされることによる、主記
憶装置（MS）からのブロツク転送の効率の低下
を抑止する為に、複数個の、同格の主記憶読み出
しポートを設け、該ポートに空きポートが存在す
る限り、該ブロツクフエツチ要求の種類に関わら
ず、該空きポートを使用してブロツクフエツチ要
求を送出し、同一種類のブロツクフエツチ要求の
多重処理を行うようにしたものであるので、主記
憶読み出しポートが、該主記憶に対するブロツク
フエツチの種類に固定されることがない為、同じ
種類のブロツクフエツチが生起しても、空きのポ
ートが存在する限り、該空きポートに該同じ種類
のブロツクフエツチをセツトでき、アクセス時間
の小さいキヤツシユメモリ内に、有効なデータの
主記憶装置（MS）から効率よく転送することが
できる効果がある。
内容の一部の写しを保持するストアスル−方式、
或いはスワツプ方式のキヤツシユメモリを備えた
情報処理装置において、主記憶へのブロツクフエ
ツチ要求が、先行している同一種類のブロツクフ
エツチが終了する迄持たされることによる、主記
憶装置（MS）からのブロツク転送の効率の低下
を抑止する為に、複数個の、同格の主記憶読み出
しポートを設け、該ポートに空きポートが存在す
る限り、該ブロツクフエツチ要求の種類に関わら
ず、該空きポートを使用してブロツクフエツチ要
求を送出し、同一種類のブロツクフエツチ要求の
多重処理を行うようにしたものであるので、主記
憶読み出しポートが、該主記憶に対するブロツク
フエツチの種類に固定されることがない為、同じ
種類のブロツクフエツチが生起しても、空きのポ
ートが存在する限り、該空きポートに該同じ種類
のブロツクフエツチをセツトでき、アクセス時間
の小さいキヤツシユメモリ内に、有効なデータの
主記憶装置（MS）から効率よく転送することが
できる効果がある。
以下本発明の実施例を図面によつて詳述する。
前述の第１図が本発明のキヤツシユメモリ制御
方法の構成例を示した図であり、ａはアドレス系
を示し、ｂはデータ系を示し、ｃは制御系を示
し、ｄは要求識別子（REQ−ID）の一例を示し、
ｅはブロツクフエツチアドレスレジスタコード
（BFAR−CODE）の一例を示しており、ブロツ
クフエツチアドレスレジスタ（BFAR、０、１、
２、３）３１〜３４、ムーブインレジスタ
（MIRO−EVN、ODD、MIRI−EVN、ODD、
……）６０ａ，ｂ〜，ブロツクフエツチ制御部
（BF−CNTL）８０′、及び関連機構が本発明を
実施するのに必要な手段である。尚、全図を通し
て同じ符号は同じ対象物を示している。
方法の構成例を示した図であり、ａはアドレス系
を示し、ｂはデータ系を示し、ｃは制御系を示
し、ｄは要求識別子（REQ−ID）の一例を示し、
ｅはブロツクフエツチアドレスレジスタコード
（BFAR−CODE）の一例を示しており、ブロツ
クフエツチアドレスレジスタ（BFAR、０、１、
２、３）３１〜３４、ムーブインレジスタ
（MIRO−EVN、ODD、MIRI−EVN、ODD、
……）６０ａ，ｂ〜，ブロツクフエツチ制御部
（BF−CNTL）８０′、及び関連機構が本発明を
実施するのに必要な手段である。尚、全図を通し
て同じ符号は同じ対象物を示している。
以下、第１図、第４図によつて、本発明のキヤ
ツシユメモリ制御方法を説明する。
ツシユメモリ制御方法を説明する。
本発明を実施しても、当該Ｓユニツト１Ｂにお
ける各演算サイクル、即ち、Ｐサイクル、Ｔサイ
クル、Ｂサイクルにおいては、従来方式と同様の
動作が行われるが、Ｒサイクルにおいては、従来
はブロツクフエツチ要求の種類（ブロツクフエツ
チ、プリフエツチ、……）により、該要求アドレ
スを保持するブロツクアドレスレジスタが、例え
ば、第２図ａに示すように、OP−BFAR３５、
PR−BFAR３６，……のように固定されていた
ものが、本発明においては、主記憶読み出しポー
ト（BFAR.0、１、２、３）３１〜３４のよう
に、ブロツクフエツチの種類に固定されることが
なくなつており、空きポートが存在する限り、同
一種類の該ブロツクフエツチの要求アドレスを保
持できるように構成されている所が異なる。この
ときの動作は、第１図ｃの制御系で示してブロツ
クフエツチ制御部（BF−CNTL）８０′から送出
されるBFARn−VALD（ｎ＝０、１、２、３）
信号により制御される。
ける各演算サイクル、即ち、Ｐサイクル、Ｔサイ
クル、Ｂサイクルにおいては、従来方式と同様の
動作が行われるが、Ｒサイクルにおいては、従来
はブロツクフエツチ要求の種類（ブロツクフエツ
チ、プリフエツチ、……）により、該要求アドレ
スを保持するブロツクアドレスレジスタが、例え
ば、第２図ａに示すように、OP−BFAR３５、
PR−BFAR３６，……のように固定されていた
ものが、本発明においては、主記憶読み出しポー
ト（BFAR.0、１、２、３）３１〜３４のよう
に、ブロツクフエツチの種類に固定されることが
なくなつており、空きポートが存在する限り、同
一種類の該ブロツクフエツチの要求アドレスを保
持できるように構成されている所が異なる。この
ときの動作は、第１図ｃの制御系で示してブロツ
クフエツチ制御部（BF−CNTL）８０′から送出
されるBFARn−VALD（ｎ＝０、１、２、３）
信号により制御される。
つまり、該ブロツクフエツチ要求アドレスを保
持する際には、上記BFARn−VALD（ｎ＝０、
１、２、３）信号が“オフ”であり、且つ該レジ
スタの番号(n)の最も小さいレジスタに、該要求ア
ドレスを保持して、該BFARn−VALD（ｎ＝０、
１、２、３）を“オン”とするように制御され
る。｛ｃ図のブロツクフエツチ制御部（BF−
CNTL）８０′参照｝ 又、第１図ｃの制御系に示した、MS−REQ信
号９０の送出に際しては、従来方式と同じく、要
求識別子（REQ−ID）９１′が送出されるが、従
来方式で説明した要求識別子（REQ−ID）９１
とは、その生成条件が異なる。
持する際には、上記BFARn−VALD（ｎ＝０、
１、２、３）信号が“オフ”であり、且つ該レジ
スタの番号(n)の最も小さいレジスタに、該要求ア
ドレスを保持して、該BFARn−VALD（ｎ＝０、
１、２、３）を“オン”とするように制御され
る。｛ｃ図のブロツクフエツチ制御部（BF−
CNTL）８０′参照｝ 又、第１図ｃの制御系に示した、MS−REQ信
号９０の送出に際しては、従来方式と同じく、要
求識別子（REQ−ID）９１′が送出されるが、従
来方式で説明した要求識別子（REQ−ID）９１
とは、その生成条件が異なる。
即ち、従来方式における要求識別子（REQ−
ID）９１は、ブロツクフエツチアドレスレジス
タ（BFAR）３５〜の種類、つまりブロツクフ
エツチ要求の種類を示していたが、本発明におけ
る要求識別子（REQ−ID）９１′は第１図ｄに示
すように、単に、ブロツクフエツチアドレスレジ
スタ（BFAR.0、１、２、３）３１〜３４を識別
するだけのものであり、該ブロツクフエツチ要求
の種類を示すブロツクフエツチアドレスレジスタ
コード（BFAR−CODE）は、ｅ図に示すよう
に、上記ブロツクフエツチ制御部（BF−CNTL）
８０′内において、前述のように、そのとき発生
したブロツクフエツチ要求が捕捉した“空き”即
ち、BFARn−VALD（ｎ＝０、１、２、３）が
“オフ”のブロツクフエツチアドレスレジスタ
（BFAR.0、１、２、３）３１〜３４に対応して、
該ブロツクフエツチの種類（OP、PR、TR、
IF）のコードを保持するようにする。
ID）９１は、ブロツクフエツチアドレスレジス
タ（BFAR）３５〜の種類、つまりブロツクフ
エツチ要求の種類を示していたが、本発明におけ
る要求識別子（REQ−ID）９１′は第１図ｄに示
すように、単に、ブロツクフエツチアドレスレジ
スタ（BFAR.0、１、２、３）３１〜３４を識別
するだけのものであり、該ブロツクフエツチ要求
の種類を示すブロツクフエツチアドレスレジスタ
コード（BFAR−CODE）は、ｅ図に示すよう
に、上記ブロツクフエツチ制御部（BF−CNTL）
８０′内において、前述のように、そのとき発生
したブロツクフエツチ要求が捕捉した“空き”即
ち、BFARn−VALD（ｎ＝０、１、２、３）が
“オフ”のブロツクフエツチアドレスレジスタ
（BFAR.0、１、２、３）３１〜３４に対応して、
該ブロツクフエツチの種類（OP、PR、TR、
IF）のコードを保持するようにする。
｛第１図ｃ，ｅ図参照｝
従つて、MCU２より返送されてくるリターン
識別子（RTN−ID）（REQ−ID）と等価なもの）
により、ブロツクフエツチアドレスレジスタ
（BFAR.0、１、２、３）３１〜３４の番号（00、
01、10、11）を認識し、該番号に基づいて、セレ
クタ（SEL）８２をアクセスして、該ブロツクフ
エツチアドレスレジスタコード（BFAR−
CODE）を選択、出力する。
識別子（RTN−ID）（REQ−ID）と等価なもの）
により、ブロツクフエツチアドレスレジスタ
（BFAR.0、１、２、３）３１〜３４の番号（00、
01、10、11）を認識し、該番号に基づいて、セレ
クタ（SEL）８２をアクセスして、該ブロツクフ
エツチアドレスレジスタコード（BFAR−
CODE）を選択、出力する。
従来方式においては、主記憶装置（MS）３か
らのムーブインデータ（MS−DATA）のキヤツ
シユメモリデータアレイ（OP CACHE DATA
ARRAY）５１への書き込みに際して、リターン
識別子（RTN−ID）を制御信号として用いてい
た｛第２図ｃ図のバイパスムーブイン制御部
（Bypass Move In CONTROL）８１参照｝が、
本発明においては、上記BFAR−CODEによりｃ
図のバイパスムーブイン制御部（Bypass Move
In CONTROL）８１′の制御を行う。
らのムーブインデータ（MS−DATA）のキヤツ
シユメモリデータアレイ（OP CACHE DATA
ARRAY）５１への書き込みに際して、リターン
識別子（RTN−ID）を制御信号として用いてい
た｛第２図ｃ図のバイパスムーブイン制御部
（Bypass Move In CONTROL）８１参照｝が、
本発明においては、上記BFAR−CODEによりｃ
図のバイパスムーブイン制御部（Bypass Move
In CONTROL）８１′の制御を行う。
本発明を実施した場合の、主記憶装置（MS）
３からのブロツクフエツチデータ（MS−
DATA）のバイパス（Bypass）、ムーブイン
（Move In）のタイミングは、第４図ｂのタイム
チヤートに示す通りであり、同一種類のブロツク
フエツチ要求の処理中、即ち、BFARO−
VALIDが“オン”中であつても、同一種類のブ
ロツクフエツチが、一時期に重ならない程度、具
体的には、該ムーブイン処理に必要な8τ（64バイ
トのムーブインにおいて、16バイト単位で４回の
キヤツシユメモリデータアレイ（OP CACHE
DATA ARRAY）５１の書き込みを行うのに必
要な時間）を確保しさえすれば、次の同じブロツ
クフエツチ要求の送出を行うことができる。
３からのブロツクフエツチデータ（MS−
DATA）のバイパス（Bypass）、ムーブイン
（Move In）のタイミングは、第４図ｂのタイム
チヤートに示す通りであり、同一種類のブロツク
フエツチ要求の処理中、即ち、BFARO−
VALIDが“オン”中であつても、同一種類のブ
ロツクフエツチが、一時期に重ならない程度、具
体的には、該ムーブイン処理に必要な8τ（64バイ
トのムーブインにおいて、16バイト単位で４回の
キヤツシユメモリデータアレイ（OP CACHE
DATA ARRAY）５１の書き込みを行うのに必
要な時間）を確保しさえすれば、次の同じブロツ
クフエツチ要求の送出を行うことができる。
このように、本発明は、キヤツシユメモリを備
えた情報処理装置において、該キヤツシユメモリ
に対するヒツトミスが生起した時のブロツクフエ
ツチを行うのに、該ブロツクフエツチの種類には
関係しない、同様の主記録読み出しポートを複数
個設け、該ポートが空いている限り、同じ種類の
ブロツクフエツチ要求であつても、該空きのポー
トを使用して、先行する同一種類のブロツクフエ
ツチの処理が終了するのを待つことなく、少なく
とも、該ムーブイン処理に必要なタイミングだけ
ずらせて、同一種類のブロツクフエツチの多重処
理を行うようにした所に特徴がある。
えた情報処理装置において、該キヤツシユメモリ
に対するヒツトミスが生起した時のブロツクフエ
ツチを行うのに、該ブロツクフエツチの種類には
関係しない、同様の主記録読み出しポートを複数
個設け、該ポートが空いている限り、同じ種類の
ブロツクフエツチ要求であつても、該空きのポー
トを使用して、先行する同一種類のブロツクフエ
ツチの処理が終了するのを待つことなく、少なく
とも、該ムーブイン処理に必要なタイミングだけ
ずらせて、同一種類のブロツクフエツチの多重処
理を行うようにした所に特徴がある。
以上、詳細に説明したように、本発明のキヤツ
シユメモリ制御方法は、主記憶装置（MS）の内
容の一部の写しを保持するストアスル−方式、或
いはスワツプ方式のキヤツシユメモリを備えた情
報処理装置において、主記憶へのブロツクフエツ
チ要求が、先行している同一種類のブロツクフエ
ツチが終了する迄待たされることによる、主記憶
装置（MS）からのブロツク転送の効率の低下を
抑止する為に、複数個の、同格の主記憶読み出し
ポートを設け、該ポートに空きポートが存在する
限り、該ブロツクフエツチ要求の種類に関わら
ず、該空きポートを使用してブロツクフエツチ要
求を送出し、同一種類のブロツクフエツチ要求の
多重処理を行うようにしたものであるので、主記
憶読み出しポートが、該主記憶に対するブロツク
フエツチの種類に固定されることがない為、同じ
種類のブロツクフエツチが生起しても、空きのポ
ートが存在する限り、該空きポートに該同じ種類
をブロツクフエツチをセツトでき、アクセス時間
の小さいキヤツシユメモリ内に、有効なデータを
主記憶装置（MS）から効率よく転送することが
できる効果がある。
シユメモリ制御方法は、主記憶装置（MS）の内
容の一部の写しを保持するストアスル−方式、或
いはスワツプ方式のキヤツシユメモリを備えた情
報処理装置において、主記憶へのブロツクフエツ
チ要求が、先行している同一種類のブロツクフエ
ツチが終了する迄待たされることによる、主記憶
装置（MS）からのブロツク転送の効率の低下を
抑止する為に、複数個の、同格の主記憶読み出し
ポートを設け、該ポートに空きポートが存在する
限り、該ブロツクフエツチ要求の種類に関わら
ず、該空きポートを使用してブロツクフエツチ要
求を送出し、同一種類のブロツクフエツチ要求の
多重処理を行うようにしたものであるので、主記
憶読み出しポートが、該主記憶に対するブロツク
フエツチの種類に固定されることがない為、同じ
種類のブロツクフエツチが生起しても、空きのポ
ートが存在する限り、該空きポートに該同じ種類
をブロツクフエツチをセツトでき、アクセス時間
の小さいキヤツシユメモリ内に、有効なデータを
主記憶装置（MS）から効率よく転送することが
できる効果がある。
第１図は本発明のキヤツシユメモリ制御方法の
構成例を示した図、第２図はキヤツシユメモリを
備えた情報処理装置の概略図、第３図は従来のキ
ヤツシユメモリ制御方式を説明する図、第４図は
キヤツシユメモリ制御方式の動作タイムチヤー
ト、である。 図面において、１は中央処理装置（CPU）、２
は記憶装置制御部（MCU）、１Ａは命令ユニツト
（Ｉユニツト）、１Ｂは記憶制御ユニツト（Ｓユニ
ツト）、１Ｃは演算ユニツト（Ｅユニツト）、３は
主記憶装置（MS）、１０はオペランドＴサイク
ル実効アドレスレジスタ（OP−TEAR）、２０
はオペランドＢサイクル絶対アドレスレジスタ
（OP−BAAR）、２１はオペランドデイレクトリ
照合レジスタ（OP−DMR）、２２はオペランド
Ｂサイクル実効アドレスレジスタ（OP−
BEAR）、３０は主記憶アドレスレジスタ
（MSAR）、３１〜３４はブロツクフエツチアド
レスレジスタ（BFAR.0、１、２、３）、又は主
記憶読み出しポート、３５〜はオペランドブロツ
クフエツチアドレスレジスタ（OP−BFAR、…
…）、又は、主記憶読み出しポート、４０はオペ
ランドアドレス変換バツフア（OP TLB）、５０
はオペランドキヤツシユデイレクトリ（OP
CACHE DIR）、５１はオペランドキヤツシユデ
ータアレイ（OP CACHE DATA ARRAY）、
６５ａ〜はオペランドムーブインレジスタ偶数側
（OP−MIR−EVN）、６５ｂ〜はオペランドムー
ブインレジスタ奇数側（OP−MIR−ODD）、７
０はオペランドキヤツシユデータインレジスタ偶
数側（OP−CDIR−EVN）、７１はオペランドキ
ヤシユデータインレジスタ奇数側（OP−CDIR
−ODD）、８０，８０′はブロツクフエツチ制御
部（BF−CNTL）、８１，８１′はバイパスムー
ブイン制御部（Bypa Move In CONTROL）、
８２はセレクタ（SEL）、９０は主記憶要求
（MS−REQ）、９１は要求識別子（REQ−ID）、
DOW信号はデータ出力指示信号、RTN−IDは
リターン識別子、DATA−IDはデータ識別子、
MS−DATAは主記憶データ、BFAR−CODEは
ブロツクフエツチアドレスレジスタコード、をそ
れぞれ示す。
構成例を示した図、第２図はキヤツシユメモリを
備えた情報処理装置の概略図、第３図は従来のキ
ヤツシユメモリ制御方式を説明する図、第４図は
キヤツシユメモリ制御方式の動作タイムチヤー
ト、である。 図面において、１は中央処理装置（CPU）、２
は記憶装置制御部（MCU）、１Ａは命令ユニツト
（Ｉユニツト）、１Ｂは記憶制御ユニツト（Ｓユニ
ツト）、１Ｃは演算ユニツト（Ｅユニツト）、３は
主記憶装置（MS）、１０はオペランドＴサイク
ル実効アドレスレジスタ（OP−TEAR）、２０
はオペランドＢサイクル絶対アドレスレジスタ
（OP−BAAR）、２１はオペランドデイレクトリ
照合レジスタ（OP−DMR）、２２はオペランド
Ｂサイクル実効アドレスレジスタ（OP−
BEAR）、３０は主記憶アドレスレジスタ
（MSAR）、３１〜３４はブロツクフエツチアド
レスレジスタ（BFAR.0、１、２、３）、又は主
記憶読み出しポート、３５〜はオペランドブロツ
クフエツチアドレスレジスタ（OP−BFAR、…
…）、又は、主記憶読み出しポート、４０はオペ
ランドアドレス変換バツフア（OP TLB）、５０
はオペランドキヤツシユデイレクトリ（OP
CACHE DIR）、５１はオペランドキヤツシユデ
ータアレイ（OP CACHE DATA ARRAY）、
６５ａ〜はオペランドムーブインレジスタ偶数側
（OP−MIR−EVN）、６５ｂ〜はオペランドムー
ブインレジスタ奇数側（OP−MIR−ODD）、７
０はオペランドキヤツシユデータインレジスタ偶
数側（OP−CDIR−EVN）、７１はオペランドキ
ヤシユデータインレジスタ奇数側（OP−CDIR
−ODD）、８０，８０′はブロツクフエツチ制御
部（BF−CNTL）、８１，８１′はバイパスムー
ブイン制御部（Bypa Move In CONTROL）、
８２はセレクタ（SEL）、９０は主記憶要求
（MS−REQ）、９１は要求識別子（REQ−ID）、
DOW信号はデータ出力指示信号、RTN−IDは
リターン識別子、DATA−IDはデータ識別子、
MS−DATAは主記憶データ、BFAR−CODEは
ブロツクフエツチアドレスレジスタコード、をそ
れぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置（MS）の内容の一部の写しを保
持するキヤツシユメモリ５０，５１を備えた情報
処理装置において、 複数個の、同格の王記憶読み出しポート３１〜
を具備し、 該主記憶装置（MS）へのブロツクフエツチの
要求を、同一種類のブロツクフエツチが処理中で
あつても、上記複数個の、同格の主記憶読み出し
ポート３１〜に空きのポート３１〜が存在する限
り、 先行している同一種類の該ブロツクフエツチ要
求の処理が終了するのを待つことなく、後続のブ
ロツクフエツチ要求を、該空きポート３１〜に設
定して送出するように制御することを特徴とする
キヤツシユメモリ制御方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120602A JPS63284648A (ja) | 1987-05-18 | 1987-05-18 | キャッシュメモリ制御方法 |
| AU15883/88A AU587935B2 (en) | 1987-05-18 | 1988-05-10 | Cache system |
| EP19880304267 EP0292188B1 (en) | 1987-05-18 | 1988-05-11 | Cache system |
| ES88304267T ES2056926T3 (es) | 1987-05-18 | 1988-05-11 | Sistema de memoria cache. |
| DE19883850608 DE3850608T2 (de) | 1987-05-18 | 1988-05-11 | Cache-Speicheranordnung. |
| BR8802439A BR8802439A (pt) | 1987-05-18 | 1988-05-18 | Sistema de memoria cache |
| US08/047,386 US5276853A (en) | 1987-05-18 | 1993-04-16 | Cache system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120602A JPS63284648A (ja) | 1987-05-18 | 1987-05-18 | キャッシュメモリ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63284648A JPS63284648A (ja) | 1988-11-21 |
| JPH0516061B2 true JPH0516061B2 (ja) | 1993-03-03 |
Family
ID=14790317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62120602A Granted JPS63284648A (ja) | 1987-05-18 | 1987-05-18 | キャッシュメモリ制御方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0292188B1 (ja) |
| JP (1) | JPS63284648A (ja) |
| AU (1) | AU587935B2 (ja) |
| BR (1) | BR8802439A (ja) |
| DE (1) | DE3850608T2 (ja) |
| ES (1) | ES2056926T3 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69231762T2 (de) * | 1991-07-08 | 2001-07-26 | Seiko Epson Corp | Risc-prozessor mit dehnbarer architektur |
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| JP3071752B2 (ja) | 1998-03-24 | 2000-07-31 | 三菱電機株式会社 | ブリッジ方法、バスブリッジ及びマルチプロセッサシステム |
| CN1168025C (zh) * | 1999-03-10 | 2004-09-22 | 国际商业机器公司 | 用于多线程处理机的指令高速缓存器 |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1987
- 1987-05-18 JP JP62120602A patent/JPS63284648A/ja active Granted
-
1988
- 1988-05-10 AU AU15883/88A patent/AU587935B2/en not_active Ceased
- 1988-05-11 EP EP19880304267 patent/EP0292188B1/en not_active Expired - Lifetime
- 1988-05-11 ES ES88304267T patent/ES2056926T3/es not_active Expired - Lifetime
- 1988-05-11 DE DE19883850608 patent/DE3850608T2/de not_active Expired - Fee Related
- 1988-05-18 BR BR8802439A patent/BR8802439A/pt not_active IP Right Cessation
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
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| AU587935B2 (en) | 1989-08-31 |
| DE3850608D1 (de) | 1994-08-18 |
| AU1588388A (en) | 1988-12-15 |
| DE3850608T2 (de) | 1994-11-24 |
| EP0292188A3 (en) | 1990-09-26 |
| JPS63284648A (ja) | 1988-11-21 |
| EP0292188A2 (en) | 1988-11-23 |
| EP0292188B1 (en) | 1994-07-13 |
| BR8802439A (pt) | 1988-12-13 |
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