JPS588366A - メモリモジユ−ルシステム - Google Patents
メモリモジユ−ルシステムInfo
- Publication number
- JPS588366A JPS588366A JP56107472A JP10747281A JPS588366A JP S588366 A JPS588366 A JP S588366A JP 56107472 A JP56107472 A JP 56107472A JP 10747281 A JP10747281 A JP 10747281A JP S588366 A JPS588366 A JP S588366A
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- JP
- Japan
- Prior art keywords
- memory
- module
- input
- main memory
- output
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0692—Multiconfiguration, e.g. local and global addressing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理能力の向上を図ったメモリモジュー
ルシステムに関する。
ルシステムに関する。
一般に、電子計′算機、マイクμコンピーータその他の
応用製品のメモリモジエールシステムは、第１図に示す
ような構成をとっている・即ち、中央演算処理機能をも
つＣＰＵモノ−−ルＣより出力されるアドレス・データ
バスＢＫ対し、メインメモリモジニールミ１１補助メ紬
リモジュールＭ２およびＤＭＡ （Ｄ１ｒ＠ａｔ Ｍ＠
ｍｏｒｙ Ａｓ５ｅｓｓ ）モジエールＤ′等の外に、
各種インタフェースや各種コントローラ等の入出力モジ
為−ル五１゜ＡＺ、・・・ＡＮが接続されている。
応用製品のメモリモジエールシステムは、第１図に示す
ような構成をとっている・即ち、中央演算処理機能をも
つＣＰＵモノ−−ルＣより出力されるアドレス・データ
バスＢＫ対し、メインメモリモジニールミ１１補助メ紬
リモジュールＭ２およびＤＭＡ （Ｄ１ｒ＠ａｔ Ｍ＠
ｍｏｒｙ Ａｓ５ｅｓｓ ）モジエールＤ′等の外に、
各種インタフェースや各種コントローラ等の入出力モジ
為−ル五１゜ＡＺ、・・・ＡＮが接続されている。
ところで、ＤＭＡモジュールＤは、ＣＰＵやメインメモ
リにおける処理の高速化を図って入出力モジエールＡ１
〜ＡＮ等に接続せる図示しない周辺機器との間めで一夕
伝送の効率化に寄与させている。つまり、ＣＰＵがメイ
ンメモリモジエールＭ１および補助メモリモジエールＭ
２のプログレムデータを取や込んで入出カモ？） −−
ｊＬ’Ａ１〜Ａ、Ｎに与えた後、同ＣＰＵがＤＭＡモジ
λ−ルＤにある指令を与えると、同ＤＭＡモジ為−ルＤ
はデータ処理の主導権を握って実行し、データ処理終了
後にその終了信号をＣＰＵモゾ瓢−７・。
リにおける処理の高速化を図って入出力モジエールＡ１
〜ＡＮ等に接続せる図示しない周辺機器との間めで一夕
伝送の効率化に寄与させている。つまり、ＣＰＵがメイ
ンメモリモジエールＭ１および補助メモリモジエールＭ
２のプログレムデータを取や込んで入出カモ？） −−
ｊＬ’Ａ１〜Ａ、Ｎに与えた後、同ＣＰＵがＤＭＡモジ
λ−ルＤにある指令を与えると、同ＤＭＡモジ為−ルＤ
はデータ処理の主導権を握って実行し、データ処理終了
後にその終了信号をＣＰＵモゾ瓢−７・。
Ｃに送出する方式である。従って、ＣＰＵ、・メインメ
篭り、補助メモリは勿論のこと、ＤＭＡも電子計算機の
コンビ、−夕等の基幹部を成すもの−でああ、この結果
、コンビ、−夕勢の処理能力はそれら基幹部の処理速度
やＤＭＡ接続可能チャンネル数によって事実上決定付け
られてしまう。
篭り、補助メモリは勿論のこと、ＤＭＡも電子計算機の
コンビ、−夕等の基幹部を成すもの−でああ、この結果
、コンビ、−夕勢の処理能力はそれら基幹部の処理速度
やＤＭＡ接続可能チャンネル数によって事実上決定付け
られてしまう。
特に、この種のＤｌｉＥ＆によるデータ授受は、メイン
メモリモゾ、−ルＭ１と各入出力モノエールＡ１〜ＡＮ
とが対の関係にあるので、ある特定の入出力モジ、−ル
がＤＭＡモゾユールＤを一部してデータの処理を行なり
ている間、他の大田カモ−）１−ルはＤＭＡモノ、−ル
Ｄを利用できない不具合がある。従って、例えば伝送語
数が大龜い場合中周ｊ！Ｉ慢器の速度が多少遅い場合、
それだけ各入出力モゾ、−ルＡ１〜ムＮがＤＭＡモノ、
−ルＤを専有している時間が長くなり、この藺他の入出
力モジ、−ルム１〜ＡＮＫおけるデータ処理が逼れ、シ
ステム全体の処理能力の低下は否めなかった。
メモリモゾ、−ルＭ１と各入出力モノエールＡ１〜ＡＮ
とが対の関係にあるので、ある特定の入出力モジ、−ル
がＤＭＡモゾユールＤを一部してデータの処理を行なり
ている間、他の大田カモ−）１−ルはＤＭＡモノ、−ル
Ｄを利用できない不具合がある。従って、例えば伝送語
数が大龜い場合中周ｊ！Ｉ慢器の速度が多少遅い場合、
それだけ各入出力モゾ、−ルＡ１〜ムＮがＤＭＡモノ、
−ルＤを専有している時間が長くなり、この藺他の入出
力モジ、−ルム１〜ＡＮＫおけるデータ処理が逼れ、シ
ステム全体の処理能力の低下は否めなかった。
本発明は上記実情にかんがみてなされたもの ′で、そ
の目的とするところは、入出力モジ、−ルにメインメモ
リの一部の機能を持たせるとともにサイクルスチール方
式をとってＣＰＵモジ。
の目的とするところは、入出力モジ、−ルにメインメモ
リの一部の機能を持たせるとともにサイクルスチール方
式をとってＣＰＵモジ。
−ルと入出力モジニールとの間のデニタ伝送の低減化を
図システム全体の処理能力を高め、かつ基幹部にてデー
タ処理の限界を意識させないようにするメモリモ’／
＆−ルシステムを提供するものである。
図システム全体の処理能力を高め、かつ基幹部にてデー
タ処理の限界を意識させないようにするメモリモ’／
＆−ルシステムを提供するものである。
以下、本発明の一実施例について第２図を参照して説明
する。このモゾ、−ルシステムにおいてＣ’ＰＵモジ、
−ルＣ、ｅメインメモリモジ、−ル＆Ｉ １ ＊ １１
助メ１リモゾ、−ルＭ２およびＤＭＡモノ、−ルＤは
アドレス・データバスＢに接続され、従来とほぼ同じよ
うな機能を行なう。
する。このモゾ、−ルシステムにおいてＣ’ＰＵモジ、
−ルＣ、ｅメインメモリモジ、−ル＆Ｉ １ ＊ １１
助メ１リモゾ、−ルＭ２およびＤＭＡモノ、−ルＤは
アドレス・データバスＢに接続され、従来とほぼ同じよ
うな機能を行なう。
本発明のメモリモジ、−ルシステムにおいて特に、異な
るところは、各種インタ７８−スやコントロール等の入
出力モシ、−ルＡＪ７〜ムＩＮ内には、書込みおよび読
出し可能なパ、フッとしての性格を有しかつシステム全
体としてはメインメモリの一形態として使用するデュア
ルホードメモリＭ１が実装され、さらＫ Ｉ／ｂ ７”
ロセッサＰが実装されている。このλモリＭｌは、鵞つ
の出入口（デュアル４−ト）を有し、かつＣＰＵ峰ジ、
−ルＣとＩ１０デ四セ、すＰとから同時にアタースでき
るナイクルスチール方疵がとられている。ｔた、デュア
ル／−）メモリＭ３は、ｃｐｔｒモゾ、−ルＣと周辺機
器との間のデータ伝送に際し、中継機能の役目を果九す
構成である・ 而して、以上のような構成のメモリモゾ、−ルシステム
において、処理データを図示しないａｍ機器へ伝送する
場合、先ず、プログラムに従りてメインメモリモゾ、−
ルＭ１．補助メモリモジ、−ルＭ２のデータを入出力モ
ゾ、−ルＭ３へ移し九−後％ｃｐｕＣＰＵモジＣがＩｌ
ｏ ｆロセッサＰＫ所定の処理を行なわせるべく指令を
与えると一同Ｉ／Ｄ ｆ ａセ、すＰはメインメモリモ
ジ、−ルＭ１の例えばファイ〃ナンｄ−Ｆｘ（第３図参
照）を利用してデータを処理し図示していない周辺機器
へ伝送する。このとき、ＣＰＵモジ＆−ルＣは、デ為ア
ルｚ−トメモリＭ３のファイルナンバーＦｊＫ対し、メ
インメモリＭ１のプログラムデータを読取って入力する
ことができる。つまり−デ纂アルポートメモリＭ３はサ
イクルスチール方式なので、Ｉ１０デロセ、すＰによっ
て所定のプログラムを実行している時、又は別の処理を
実行している時、ＣＰＵはデ１アルポートメモリＭ３を
アクセスできる。
るところは、各種インタ７８−スやコントロール等の入
出力モシ、−ルＡＪ７〜ムＩＮ内には、書込みおよび読
出し可能なパ、フッとしての性格を有しかつシステム全
体としてはメインメモリの一形態として使用するデュア
ルホードメモリＭ１が実装され、さらＫ Ｉ／ｂ ７”
ロセッサＰが実装されている。このλモリＭｌは、鵞つ
の出入口（デュアル４−ト）を有し、かつＣＰＵ峰ジ、
−ルＣとＩ１０デ四セ、すＰとから同時にアタースでき
るナイクルスチール方疵がとられている。ｔた、デュア
ル／−）メモリＭ３は、ｃｐｔｒモゾ、−ルＣと周辺機
器との間のデータ伝送に際し、中継機能の役目を果九す
構成である・ 而して、以上のような構成のメモリモゾ、−ルシステム
において、処理データを図示しないａｍ機器へ伝送する
場合、先ず、プログラムに従りてメインメモリモゾ、−
ルＭ１．補助メモリモジ、−ルＭ２のデータを入出力モ
ゾ、−ルＭ３へ移し九−後％ｃｐｕＣＰＵモジＣがＩｌ
ｏ ｆロセッサＰＫ所定の処理を行なわせるべく指令を
与えると一同Ｉ／Ｄ ｆ ａセ、すＰはメインメモリモ
ジ、−ルＭ１の例えばファイ〃ナンｄ−Ｆｘ（第３図参
照）を利用してデータを処理し図示していない周辺機器
へ伝送する。このとき、ＣＰＵモジ＆−ルＣは、デ為ア
ルｚ−トメモリＭ３のファイルナンバーＦｊＫ対し、メ
インメモリＭ１のプログラムデータを読取って入力する
ことができる。つまり−デ纂アルポートメモリＭ３はサ
イクルスチール方式なので、Ｉ１０デロセ、すＰによっ
て所定のプログラムを実行している時、又は別の処理を
実行している時、ＣＰＵはデ１アルポートメモリＭ３を
アクセスできる。
次に１データを入力する場合、図示しない周辺機器から
デ凰アルポートメモリＭ１の例えばファイルナンバーＦ
ｆ、’Ｆｊ等へブータラ格納するが、このときデータが
ファイルナン′パーＦｘ、Ｆｚ等に満杯であるとき、Ｉ
１０！ロセッーサＰはＣＰＵモジ＾−ルＣヘデータの読
出しを依頼し、メインメモリモノ為−ルＭｌ、補助メ毫
すモジェールＭ２ヘデータを移す処理を実施することが
できる。このような処理は、デ為アルポートメモリＭ３
がメインメモリとしての役割を有し、かつサイクルスチ
ール方式であればこそ実現できるものである。
デ凰アルポートメモリＭ１の例えばファイルナンバーＦ
ｆ、’Ｆｊ等へブータラ格納するが、このときデータが
ファイルナン′パーＦｘ、Ｆｚ等に満杯であるとき、Ｉ
１０！ロセッーサＰはＣＰＵモジ＾−ルＣヘデータの読
出しを依頼し、メインメモリモノ為−ルＭｌ、補助メ毫
すモジェールＭ２ヘデータを移す処理を実施することが
できる。このような処理は、デ為アルポートメモリＭ３
がメインメモリとしての役割を有し、かつサイクルスチ
ール方式であればこそ実現できるものである。
なお、本発明は上記実施例に限定されるも′のではない
◎例えば本システムは各入出力モジーールＡ１１〜ＡＩ
Ｎととにメインメモリの一部を持ったプーアルポートメ
モリとしたが、これらの各モジ為−ルム１１〜ＡＪＮへ
ＣＰＵ ト同等又はこれ以下のプロセッサを内菫させ、
各モジエールｋｌｌ〜ＡＪＮにインテリジェンス性を持
たすこともできゐ。こＯようにすれば、各モジ為−ルＡ
１・１〜ＡＪＮに関連するデータは、総て各Ｉ１０デロ
セ、すＰで演算、編集が可能となり、システム全体の機
能が著しく向上さ讐ることかでき石。
◎例えば本システムは各入出力モジーールＡ１１〜ＡＩ
Ｎととにメインメモリの一部を持ったプーアルポートメ
モリとしたが、これらの各モジ為−ルム１１〜ＡＪＮへ
ＣＰＵ ト同等又はこれ以下のプロセッサを内菫させ、
各モジエールｋｌｌ〜ＡＪＮにインテリジェンス性を持
たすこともできゐ。こＯようにすれば、各モジ為−ルＡ
１・１〜ＡＪＮに関連するデータは、総て各Ｉ１０デロ
セ、すＰで演算、編集が可能となり、システム全体の機
能が著しく向上さ讐ることかでき石。
以上詳記し九ように本発明によれば、各人出カモジーー
ルにプーアルポートメモリとＩ１０ゾロセヅナとを実装
せしめ、このデエアルーートメモリをシステム全体のメ
インメモりの一部として使用するので、ＣＰＵはデエア
ルポートメモリの一部へデータを格納しているときでも
データ処理を行なうことができる。このことは、デェア
ルポートメモリからメインメモリモジエールへのデータ
転送時間が短縮でき、データ処理の高速化を図れる。ま
た、入出力モジー−ル自身にメインメモリの一部を内蔵
しているので、ＤＭＡモジ−−ルに頼ることなく各モジ
ーール自身で処理できる。また、ＣＰＵがデエアル／−
）メモリをアクセスした時のみサイクルスチール方式が
とられ、その゛アクセス頻度も少ないので、データの高
速処理を実現しうるメモ７リモジーールシステムを提供
できる。
ルにプーアルポートメモリとＩ１０ゾロセヅナとを実装
せしめ、このデエアルーートメモリをシステム全体のメ
インメモりの一部として使用するので、ＣＰＵはデエア
ルポートメモリの一部へデータを格納しているときでも
データ処理を行なうことができる。このことは、デェア
ルポートメモリからメインメモリモジエールへのデータ
転送時間が短縮でき、データ処理の高速化を図れる。ま
た、入出力モジー−ル自身にメインメモリの一部を内蔵
しているので、ＤＭＡモジ−−ルに頼ることなく各モジ
ーール自身で処理できる。また、ＣＰＵがデエアル／−
）メモリをアクセスした時のみサイクルスチール方式が
とられ、その゛アクセス頻度も少ないので、データの高
速処理を実現しうるメモ７リモジーールシステムを提供
できる。
第１図は従来システムの構成図、第・２図は本発明に係
るメモリモジエールシステムの一実施例を示す構成図、
第３図は第２図に示すプーアル／−）メモリの一構成例
を示す図′である。 Ｃ・・・ＣＰＵモジエール、Ｍｌ・・・メインメモリモ
ジュール、Ｍｌ・・・補助メモリ□モジエール、Ａ１１
〜ＡＪＮ・・・入出力士ジ纂−ル、Ｍ 、Ｊ−・デ１ア
ルポートメモリ、Ｐ・・・Ｉ１０プロセッサ、ＦＪ〜Ｆ
Ｎ・・・ファイルナンバー〇
るメモリモジエールシステムの一実施例を示す構成図、
第３図は第２図に示すプーアル／−）メモリの一構成例
を示す図′である。 Ｃ・・・ＣＰＵモジエール、Ｍｌ・・・メインメモリモ
ジュール、Ｍｌ・・・補助メモリ□モジエール、Ａ１１
〜ＡＪＮ・・・入出力士ジ纂−ル、Ｍ 、Ｊ−・デ１ア
ルポートメモリ、Ｐ・・・Ｉ１０プロセッサ、ＦＪ〜Ｆ
Ｎ・・・ファイルナンバー〇
Claims (1)
- ＣＰＵモジュールに入出力するアドレスバスにメインメ
モリモジ瓢−ルおよび補助ンモリモジェールの外に各種
インタフェースモジ為−ルやコントロール毛ジ＝−ル等
の入出力モジエールを接続してなるメモリモジュールシ
ステムにおいて、、前記入出力モジエール内に、メイン
メモリの一部として機能するデ瓢アルポート′メモリと
、Ｉ１０デｐセ、すとを設け、前記ＣＰＵモジ一ルのＣ
ＰＵおよびＩ１０プロセッサが前記デエアルポートメモ
リをメインメモリとして自由にアクセスするよう圧した
ことを特徴とするメモリ毫ジ為−ルシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107472A JPS588366A (ja) | 1981-07-09 | 1981-07-09 | メモリモジユ−ルシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107472A JPS588366A (ja) | 1981-07-09 | 1981-07-09 | メモリモジユ−ルシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588366A true JPS588366A (ja) | 1983-01-18 |
| JPS6130300B2 JPS6130300B2 (ja) | 1986-07-12 |
Family
ID=14460060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107472A Granted JPS588366A (ja) | 1981-07-09 | 1981-07-09 | メモリモジユ−ルシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588366A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104084A (ja) * | 1986-10-22 | 1988-05-09 | 株式会社日立製作所 | Ｃｒｔコントロ−ラ |
| JPS63106897A (ja) * | 1986-10-24 | 1988-05-11 | 能美防災株式会社 | 防災装置などに使用される多ポ−トｒａｍ |
| JPS63284648A (ja) * | 1987-05-18 | 1988-11-21 | Fujitsu Ltd | キャッシュメモリ制御方法 |
-
1981
- 1981-07-09 JP JP56107472A patent/JPS588366A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| b¨m®MULTIVUSýÐc±lxbýÐ=S55 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104084A (ja) * | 1986-10-22 | 1988-05-09 | 株式会社日立製作所 | Ｃｒｔコントロ−ラ |
| JPS63106897A (ja) * | 1986-10-24 | 1988-05-11 | 能美防災株式会社 | 防災装置などに使用される多ポ−トｒａｍ |
| JPS63284648A (ja) * | 1987-05-18 | 1988-11-21 | Fujitsu Ltd | キャッシュメモリ制御方法 |
| JPH0516061B2 (ja) * | 1987-05-18 | 1993-03-03 | Fujitsu Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6130300B2 (ja) | 1986-07-12 |
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