JPH01142844A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、メモリを内臓する半導体集積回路に関する
。とくにキャッシュメモリまたは、ローカルメモリを内
臓する半導体集積回路に関する。

（従来の技術） 近年、半導体デバイスおよびプロセス技術の進展により
、マイクロプロセッサのトランジスタ集積度は、年１．
３５倍のペースで増大してきたと言われている。現在で
は、数十五個のトランジスタを集積したマイクロプロセ
ッサが出現している。

この高集積技術により、キャッシュメモリを内臓したマ
イクロプロセッサ、通常のメモリを内臓したマイクロプ
ロセッサ等が商品化されている。

通常のメモリを内臓したマイクロプロセッサは、ワンチ
ップマイコンとも呼ばれ、家電製品、自動車を始めとす
る各種機器のコントローラとして幅広く応用されている
。

キャッシュメモリを内臓することの利点は、メモリアク
セスタイムの実質的な短縮である。近年のデバイス技術
の進展により個々のトランジスタの動作速度は、極めて
速くなっている。そのため動作速度が２０ＭＨ２を超え
るマイクロプロセッサも登場してきた。このバイブライ
ン技術により一つの命令を実行するためにかかるクロッ
ク数は極めて少なくなってきている。しかし、一つの命
令を実行するために必要な命令コード、オペランドすな
わち、メモリとマイクロプロセッサ間のデータ転送量は
、変わっていない。むしろ、命令コードが長くなったた
めに増加さえしている。したがって、プログラムを実行
するために必要なデータを転送するために使えるクロッ
ク数は、少なくなってきており、さらにそのクロック周
期も短縮しつつある。そのためメモリアクセスに許され
る時間は極めて少なくなってきている。従来このことに
対して命令ブリフェッチ機構を付けてバスを効率的に利
用する。または、バス幅を拡張して一回のメモリアクセ
スで転送できる量を増やすといった対応が成されてきた
。しかし、バスの効率的利用という対応では、限界に来
つつあり、また、バス幅の拡張は、システム全体のコス
ト増加、チップのピン数の制限といった問題が生じる。

このようにこの問題は、マイクロプロセッサの性能向上
を阻む大きな要因となってきている。

この問題を解決するためにはメモリアクセスタイムが短
縮すればいいのだが、実際のメモリ回路を構成するには
、メモリの他に各種周辺回路を付加する必要がある。そ
れらの周辺回路による遅れ時間とボード上を信号が伝達
するために必要な時間の短縮はたいして望めない。

したがって、メモリとマイクロプロセッサを同一のチッ
プ上に組み込むことができれば、メモリアクセス時間を
短縮することができる。実際、小規模のプログラムを走
らせるような応用では、通常のメモリをマイクロプロセ
ッサと同一チップに組込んだワンチップマイコンが用い
られている。

しかし、大量のデータを扱う応用では、現在の高集積化
技術を持って゛しても必要なメモリをすべて組み込むこ
とはできない。

そこで、メモリアクセスタイムを実質的に短縮するため
に、キャッシュメモリのオンチップ化が行なわれつつあ
る。

第２図に従来のキャッシュメモリの一例として、ＬＭ　
ＢＹＴＥのメモリ空間を持つシステムに４Ｋ　ｂｙｔｅ
のダイレクトマツプ方式のキャッシュメモリを実現する
ときの回路例を示す、。データバスは、８ｂｉｔとして
いる。ダイレクトマツプ方式なので、キャッシュメモリ
は、アドレスの下位１２　ｂｉｔでアクセスすることに
なる。また、タグ部には、アドレスの上位８　　ｂｉｔ
が入力される。

この回路の動作を説明する。図中１はアドレスバスであ
り、アドレスバスはＩＭ　ＢＹＴＥであるので、２０本
の信号線群で構成されている。２は、データバスであり
、８本の信号線群で構成されている。

３．４は、それぞれキャッシュメモリのデータ格納部と
タグ格納部であり、メモリセレクト１２に入力される信
号が“１”のとき動作状態になる。

動作状態のとき、リード／ライト制御端子１５に入力さ
れる信号が“１″のとき読み出しが、“０”のとき書き
込みが、アドレス端子１３の信号で選ばれたアドレスに
対して行われる。データの入出力は、データ端子１４を
用いて行う。

トライステートバッフ７８は、ゲートイネーブル端子１
７が“１“のとき信号線群１ｏからの入力信号を信号線
群１６にそのまま出力し、“０”のときはハイインピー
ダンスを出力する。

比較回路７は、信号線群１０と信号線群１６の２組の８
　　ｂｉｔデータを比較し、一致すれば出力を“１”に
、不一致であれば出力を“０”にする。

キャッシュメモリをリードするときは、キャッシュアク
セス信号５を“１°にすると共にリード／ライト制御信
号６を“１”にして、タグ格納部４のメモリを読み出し
状態とする。このとき、トライステートバッフ７８はｏ
ｆｆの状態となり、出力はハイインピーダンスとなる。

タグ部格納部のメモリ４は、読みだし状態であるので、
アドレスバス下位１２　ｂｉｔの信号９をデコードし格
納しているタグ部を、出力する。この出力データは、ア
ドレス上位８　　ｂｉｔの信号１０と比較回路７で比較
される。もし２つの信号が一致すればキャツシュヒツト
検出信号１１は“１１となる。するとデータ格納部のメ
モリ３は読み出し状態となり、対応するデータをデータ
バス２に出力する。２つの信号が一致しないときは、キ
ャツシュヒツト検出信号１１は、“θ′のままであり、
他の回路にキャッシュミスが発生したことを知らせ、デ
ータ格納部３は、データ出力をしない。

キャッシュミスが発生すると外部メモリをアクセスした
データをキャッシュメモリに書込む。

キャッシュメモリにライトするときは、キャッシュアク
セス５を“１″にすると共にリード／ライト制御信号６
を“Ｏ”にして、タグ格納部４のメモリを書き込み状態
とする。このとき、トライステートバッファ８はバッフ
ァとなり、信号線群１０のデータと信号線群１６のデー
タは同一のものとなり回路７の出力は“１”となる。信
号５は“１”であるので、データ格納部３は、メモリセ
レクト１２に“１″が入力され、書き込み状態となる。

したがって、データ格納部にはデータバス上のデータが
、タグ格納部には、アドレス上位８ｂｉｔのデータが、
書込まれることになる。

（発明が解決しようとする問題点） マイクロプロセッサとともに、キャシュメモリを集積す
るほうが良いか、通常のメモリを集積したほうが良いか
は応用分野によって決まる。すなわち、使用するプログ
ラムの規模が小さい応用分野にたいしては通常のメモリ
を集積した製品を提供し、使用するプログラムの規模が
大きい応用分野にた・いしてはキャッシュメモリを集積
した製品を提供することが好ましい。

しかし、大量生産によるメリットを追及するためには、
応用ごとに製品を作ることは好ましくない。また、応用
分野によっては、必要なメモリをすべて集積できるかど
うか決めかねるものもある。本発明は、この様な状況に
対応するために、キャッシュメモリとしても、通常のメ
モリとしても扱える半導体集積回路を提供することを目
的とする。また、どちらのメモリとして使用する場合に
も不要な回路が少なくなるように実現することも目的と
する。

［発明の構成］ （問題点を解決するための手段） メモリをダイレクトマツプ方式のキャッシュメモリとし
て構成するとともにアドレス信号の上位１または複数ｂ
ｉｔをデコードしアドレス空間のある特定の領域がアク
セスされたことを示す回路を付加し、タグ格納部とデー
タバスの間を双方向のトライステートバッファを設けた
信号線で結合する。また、該回路がアクセスされたこと
を示す信号線を２本用意し、通常のメモリとしてアクセ
スするときは、該信号線のうちの１本を、キャッシュメ
モリとしてアクセスするときには、他の１本を“１′に
する。本発明は、この様な半導体集積回路を提供する事
により問題点の解決を図った。

（作用） 本発明による半導体集積回路は、キャッシュメモリとし
てアクセスすることも通常のメモリとしてアクセスする
ことが可能である。キャッシュメモリの方式は、ダイレ
クトマツプ方式を採用しているので、比較回路は、一つ
だけで良い。他の方式では、比較回路は複数個必要とす
る。比較回路は、通常のメモリとして使用する場合は、
不必要なものである。従って、本発明による半導体集積
回路は他の方式とくらべ、通常のメモリとして使□用す
る場合での不要な回路が少ないといえる。

ダイレクトマツプ方式のキャッシュメモリを通□常のメ
モリとして使用する為には、以下の機能を付は加える必
要がある。

（１）キャッシュメモリとしてアクセスされているのか
、通常のメモリとしてアクセスされているのかを示す機
能。

（２）通常のメモリとしてアクセスされた場合、タグ格
納部とデータバスとのリード／ライトを行う機能。

（３）通常のメモリとしてアクセスされた場合、アドレ
ス空間のある特定の領域がアクセスされた時にのみ動作
状態になる機能。

（１）の機能は、前述したように、２本の信号を用意し
、通常のメモリとしてアクセスするときは、該信号線の
うちの１本を、キャッシュメモリとし□てアクセスする
ときには、他の１本を“１”にすることにより実現でき
る。

（２）の機能は、ダグ格納部とデータバスを双方向トラ
イステートバッファを設けた信号線群で結合することに
より得られる。この様にすることにより、キャッシュメ
モリとして使用する時には、データバス上の信号に影響
されることなく、タグ格納部をアクセスでき、通常のメ
モリとして使用するときには、データバスとの間でリー
ド／ライトを行う事ができる。

（３）の機能は、前述したデコード回路を付加すること
により、容易に実現できる。

（実施例） 第１図は、本発明の実施例を示す図である。この回路は
、キャッシュメモリとしてリード／ライトすることも通
常のメモリとしてリード／ライトすることもできる。

まず最初に、付加した回路の動作を説明する。

上位アドレスデコーダ１８．１９は、アドレスバスの上
位８　　ｂｉｔをデコードすることにより、メモリ空間
のある特定の領域が、アクセスされたかどうかを検出す
る。このデコーダは、イネーブル端子２４に“１″の信
号が入力されているときにのみ動作する。出力端子２３
は、デコーダが動作状態にあり、アドレス空間のある特
定の領域がアクセスされた場合にのみ“１°となる。

双方向トライステートバッファ２０は、ケートイネーブ
ル端子２１に“１２が入力されている時のみ、バッファ
として働く。方向は、方向指定端子２２に“１″が入力
されているときデータバス２の方向へのバッファとして
、ＭＯ”が入力されているときメモリ４の方向へのバッ
ファとして働く。

キャッシュメモリ・アクセス信号５と通常のメモリアク
セス信号２５は、通常は、共に“θ″であり、キャッシ
ュメモリとしてアクセスする時は信号５を、通常のメモ
リとしてアクセスする時は信号２５を、“１”にするこ
とにより行なう。以下に、この回路の動作を説明する。

０　キャッシュメモリとしてリードする場合キャッシュ
メモリとしてリードするときは、信号５を“１２にする
と共にリード／ライト制御信号６を“１＃にして、タグ
格納部４のメモリを読み出し状態とする。このとき、ト
ライステートバッファ８はｏｆｆの状態となり出力はハ
イインピーダンスとなる。タグ格納部のメモリ４は、読
み出し状態であるので、アドレスバス下位１２　ｂｉｔ
の信号９をデコードし格納しているタグを出力する。双
方トライステートバッファ２０もｏｆｆの状態となって
いるので、上記出力データはデータ２には、出力されな
い。この出力データは、アドレス上位８　　ｂｉｔの信
号１０と比較回路７で比較される。もし２つの信号が一
致すればキャツシュヒツト検出信号１１は“１”となる
。するとデータ格納部のメモリ３は読み出し状態となり
対応するデータをデータバス２に出力する。２つの信号
が一致しないときは、キャツシュヒツト検出信号１１は
ＭＯ”のままであり、データ格納部３は、データ出力を
せず、他の回路にキャシュミスが発生したことを知らせ
る。

０　キャッシュメモリとしてライトする場合信号５を“
１°にすると共にリード／ライト制御信号６を“０”に
して、タグ格納部４のメモアリ書き込み状態とする。こ
のとき、双方向トライステートバッフｙ２０はｏｆｆの
状態となり、トライステートバッフ７８はバッファとな
っているので、信号線群１０のデータと信号線群１６の
データは同一のものとなり回路７の出力は“１″となる
。信号５は“１＃であるので、データ３は、メモリセレ
クト端子１２に“１”が入力され、書き込み状態となる
。したがって、データ格納部とタグ格納部に書込みが行
なわれることになる。

Ｏ通常のメモリとしてリードする場合 信号２５を“１”、リード／ライト制御信号６を′１″
にし、リードする番地をアドレスバス１に出力する。

上位アドレスデコーダ１９によりメモリ４がアクセスさ
れたことがわかると、デコーダ１９の出力端子２３が“
１”となり、メモリ４は、読み出し状態となる。トライ
ステートバッファ８はｏｆｆの状態、双方向トライステ
ートバッフ７２０は、データバス２の方向へのバッファ
となり、メモリ４のデータバス２に出力される。

上位アドレスデコーダ１８によりメモリ３がアクセスさ
れたことがわかると、デコーダ１８の出力端子が“１”
となり、メモリ３は、読み出し状態となり、メモリ３の
データは、データバス２に出力される。

Ｏ通常のメモリとしてライトする場合 信号２５を“１”、リード／ライト制御信号６を′０”
にし、ライトする番地をアドレスバス１に出力する。

上位アドレスデコーダ１９によりメモリ４がアクセスさ
れたことがわかると、デコーダ１９の出力端子が１″と
なり、メモリ４は、書き込み状態となる。トライステー
タバッファ８はｏｆｆの状態、双方向トライステートバ
ッファ２０は、メモリ４の方向へのバッファとなり、デ
ータバス２のデータは、メモリ４へ入力される。

上位アドアレスデコーダ１８によりメモリ３がアクセス
されたことがわかると、デコーダ１８の出力端子が“１
”となり、メモリ３は、書き込み状態となり、データバ
ス２のデータは、メモリ３に入力される。

［発明の効果］ 上述したように、本発明を実施することにより、キャッ
シュメモリとしても通常のメモリとしても使用できる回
路を実現できる。

【図面の簡単な説明】

第１図は本発明に従う内臓メモリの回路図、第２図は従
来の内臓キャッシュメモリの回路図である。 １・・・アドレスバス（２０ｂｉｔ幅）２・・・データ
バス（８ｂｉｔ幅） ３・・・メモリ　（４ｋ　ｂｙｔｅ　）４・・・メモリ
　（４ｋ　ｂｙｔｅ　）５・・・キャッシュメモリ・ア
クセス信号６・・・リード／ライト制御信号 ７・・・比較回路 ８・・・トライステート・バッファ（８ｂｉｔ幅）９・
・・下位アドレス（１２ｂｉｔ幅）１０・・・上位アド
レス（８ｂｉｔ幅）１１・・・キャッシュ・ヒツト検出
信号１２・・・メモリセレクト端子 １３・・・アドレス端子 １４・・・データ端子 １５・・・リード／ライト制御端子 １６・・・データ信号線 １７・・・ゲートイネーブル端子 １８・・・上位アドレス（８ｂｉｔ　）デコーダ１９・
・・上位アドレス（８ｂｉｔ　）デコーダ２０・・・双
方向トライステートバッフｙ　（８ｂｉｔ幅）２１・・
・ゲートイネーブル端子 ２２・・・方向指定端子 ２３・・・出力端子 ２４・・・デコーダイネーブル端子 ２５・・・通常のメモリアクセス信号

Claims (2)

【特許請求の範囲】
1. （１）メモリを内蔵した半導体集積回路に対し、前記メ
   モリをキャッシュメモリとしてアクセスする手段を有す
   ることを特徴とする半導体集積回路。
2. （２）前記メモリはダイレクトマップ方式のキャッシュ
   メモリとして構成され且つ、アドレス信号を上位１また
   は複数ｂｉｔをデコードしアドレス空間のある特定の領
   域がアクセスされた事を示す回路を具備し且つ、前記キ
   ャッシュメモリのタグ格納部を構成するメモリのデータ
   入出力端子とデータバスとの間が双方向のトライステー
   トバッファを設けた信号線で結合されていることを特徴
   とする半導体集積回路。